DE102005036548A1

DE102005036548A1 - Verfahren zur Herstellung eines Kontaktes in einem Flash-Speicher

Info

Publication number: DE102005036548A1
Application number: DE102005036548A
Authority: DE
Inventors: Nicolas Dr. Nagel; Dominik Dr. Olligs
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-06-20
Filing date: 2005-08-03
Publication date: 2007-01-18
Also published as: JP2007019493A; US20060286796A1; GB2427755B; GB2427755A; US7320934B2; GB0611899D0

Abstract

Ein Verfahren zur Herstellung eines Kontaktes (51) zwischen einer Bitleitung (BL) und einer lokalen Zwischenverbindung (21) in einem Flash-Speicher umfasst die Bildung einer Hartmaskenschicht auf einer planarisierten Oberfläche (12), in der ein Oberflächenausschnitt der lokalen Zwischenverbindung (21) freiliegt. Dazu wird eine erste dielektrische Schicht (16) abgeschieden. Diese Schicht (16) umfasst ein Material, das ätzresistent gegenüber einem nachfolgend abgeschiedenen Material einer zweiten dielektrischen Schicht (61) ist. Öffnungen (18) in der Hartmaske legen Positionen zur Bildung der Kontakte (51) zu den lokalen Zwischenverbindungen fest. Auf der ersten dielektrischen Schicht (16) und in die Öffnungen (18) wird die zweite dielektrische Schicht (61) abgeschieden. Eine Ätzmaske (63) mit Öffnungen (68) wird auf der zweiten dielektrischen Schicht (61) gebildet, um Bitleitungsgräben (84) zu definieren. Die zweite dielektrische Schicht (61) wird anisotrop geätzt zur Bildung von Gräben (84) bis herunter zur ersten dielektrischen Schicht (16) und den Öffnungen (18), so dass der Oberflächenausschnitt wieder freigelegt ist. Der Kontakt (51) wird nur dort hergestellt, wo ein Überlappbereich zwischen den Öffnungen (18, 68) in der Hartmaske (16) und in der Ätzmaske (63) - projiziert in der Substratebene - vorliegt. Die Kontaktlöcher (51) sind somit selbstjustiert mit den Bitleitungsgräben (84) gebildet.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Kontaktes in einem Flash-Speicher. Die Erfindung betrifft des Weiteren die Herstellung eines Speicherzellenfeldes eines Flash-Speichers.
Nicht-flüchtiger Speicher, beispielsweise Flash-Speicher, nimmt bezüglich der Verwendung in Massenspeichermedien, Karten und Programmprodukten erheblich an Bedeutung zu. Speicherzellen eines Flash-Speichers basieren auf dem Prinzip des Einfangens von Ladungsträgern in einem so genannten Floating-Gate oder in einer dielektrischen Speicherschicht, die zwischen zwei Begrenzungsschichten, beispielsweise als Schichtabfolge von Oxid-, Nitrid- und Oxidschicht, eingebettet ist. Die nicht-flüchtigen Speicherzellen sind elektrisch programmier- und löschbar.

Zwei grundlegend verschiedene Konzepte für die Anordnung von Flash-Speichern sind als NOR- beziehungsweise NAND-Flash-Speicher bekannt. NOR-Flash-Speicher sind geeignet für die Speicherung von Software und Programmdateien aufgrund des erheblich schnelleren Zugriffs auf den Inhalt der Speicherzellen. NAND-Flash-Speicher sind geeignet für die Speicherung von großen Volumen an Nutzerdaten aufgrund der beträchtlich geringeren Zellgröße.

In jüngerer Vergangenheit wurde ein Zellkonzept entwickelt, das Elemente beider Speichertypen aufgreift und dabei die Speicherung von zwei Bits je Zelle erlaubt. Dabei verläuft eine Wortleitung über eine aktive Substratfläche und ist versehen mit einer Schichtabfolge z.B. aus Oxid, Nitrid und Oxid (ONO), die dazu eingerichtet ist, heiße Kanalelektronen (CHE, Channel Hot Electrons) in lokal begrenzten Bereichen innerhalb der ONO-Schichtabfolge auf beiden Seiten eines Kanalgebietes im Substrat einzufangen. Mit anderen Worten, die heißen Ladungsträger werden in einem Bereich innerhalb der ONO-Schichtabfolge eingefangen, die zwischen der Wortleitung oder Gate-Elektrode sowie dem aktiven Substrat angeordnet ist. Der lokal begrenzte Einfangbereich für die heißen Elektronen in dieser ONO-Schichtabfolge liegt jeweils genau dort, wo sich die Source- oder Drain-Bereiche, das Kanalgebiet und die Gate-Elektrode auf beiden Seiten der Schichtabfolge nahe kommen.

Sich von Source zu Drain durch das Kanalgebiet eines Transistors bewegende Ladungsträger werden beschleunigt und gewinnen dadurch genügend Energie, um die jeweils untere Begrenzungsschicht der ONO-Schichtabfolge zu durchqueren. Diese Ladungsträger sind dann in der Speicherschicht (zum Beispiel im Nitrid) eingefangen. Die Informationsspeicherung besteht darin, dass die Einsatzspannung des Zelltransistors bei Vorhandensein eingefangener Ladungsträger beeinträchtigt wird. Unterschiedliche Programmierzustände des Transistors, welche die Information repräsentieren, können dann entsprechend durch Anlegen von Lesespannungen ausgelesen werden.

Im Ergebnis kann die Programmierung und das Auslesen durch Anlegen verschiedener Spannungen benachbarter Bitleitungen erfolgen, wobei die Bitleitungen jeweils gegenüber liegende Source- beziehungsweise Drain-Gebiete eines Transistors anschließen. Welche der beiden lokal begrenzten Bereiche in der Zelle, in denen die Ladungsträger eingefangen sind, ausgelesen wird, hängt von der Stromrichtung entsprechend der Richtung des Spannungsabfalls zwischen den zwei Bitleitungen ab.

Obwohl es auf dem NOR-Flash-Speicherkonzept basiert, besitzt das Speicherzellenfeld wie oben beschrieben eine beträchtlich vergrößerte Speicherdichte, gerade weil jede Zelle zwei Bits anstatt nur eines Bits speichern kann. Das beschriebene Speicherkonzept wird auch mit der Bezeichnung "NROM" bezeichnet, welches irreführender Weise für "Nitride Read Only Memory" steht. Folglich können mit diesem NROM-Speicherkonzept diverse Vorteile errungen werden, welche ansonsten typisch für NAND-Flash-Speicher sind. Während dessen ist auch ein schneller Speicherzugriff möglich. Zu diesem Zweck ist die Packungsdichte der Bitleitungen, mit denen Source- und Drain-Regionen kontaktiert werden, erhöht. Jede der Bitleitungen ist dabei mit zwei Sourcebeziehungsweise Drain-Regionen pro Kontakt verbunden. Der Grund liegt darin, dass jede Speicherzelle durch zwei verschiedene Bitleitungen angeschlossen werden muss, damit ein Strommesskreis, welcher die entsprechende Speicherzelle einschließt, realisiert wird.

1 zeigt dieses Konzept in einer Draufsicht anhand eines Ausschnitts aus einem Speicherzellenfeld 10. Wortleitungen WL verlaufen über eine Substratoberfläche. Dabei bilden sie Transistoren 31, welche Source-Gebiete 41 und Drain-Gebiete 42 im Substrat umfassen. Die Speicherbereiche für die einzelnen Bits sind in dieser Draufsicht durch Punkte an den Grenzen der Wortleitungen verdeutlicht. Bitleitungen BL kreuzen die Wortleitungen WL senkrecht in einer oberhalb liegenden Metallebene. Von den dargestellten Bitleitungen sind die Bitleitungen BL_i und BL_i+1 elektrisch leitend verbunden mit dem Source-Gebiet 41 beziehungsweise dem Drain- Gebiet 42. Die Verbindung wird hergestellt mittels eines gestapelten Kontakts. Der gestapelte Kontakt umfasst eine lokale Zwischenverbindung 21, 22 (IC, local interconnect) in einem unteren Bereich und den Bitleitungskontakt 51, 52 (CI, contact to interconnect) in einem oberen Bereich. Die lokale Zwischenverbindung und der Bitleitungskontakt liegen auf dem Substrat auf.

Die lokalen Zwischenverbindungen 21, 22 verbinden jeweils zwei Source- beziehungsweise Drain-Gebiete 41, 43 beziehungsweise 42, 44 von jeweils zwei benachbarten Speicherzellen entlang der Wortleitungsrichtung. Dabei überbrücken sie auch eine Grabenisolation STI, welche die beiden Source-/Drain-Gebiete 41, 43 bzw. 42, 44 trennt. Die lokalen Zwischenverbindungen 21, 22 weisen ferner einen Kontakt 51, 52 zur Verbindung der Source- beziehungsweise Drain-Gebiete mit den Bitleitungen BL_i und BL_i+1 auf. Die Kontakte 51, 52 sind dabei gegenüber der Position des Transistors 31 in Längsrichtung der Wortleitung versetzt angeordnet.

Ein Nutzen, der aus diesem Konzept zu ziehen ist, betrifft die Dichte von Bitleitungen. Deren Dichte entspricht dabei nämlich der ohnehin hohen Dichte aktiver Gebiete, mit denen die entsprechenden Source- und Drain-Gebiete 41, 42 der Transistoren 31 gebildet werden. Zu beachten ist, dass die aktiven Gebiete jeweils durch Bereiche getrennt werden, in denen eine flache Grabenisolation (STI, Shallow Trench Isolation) erfolgt. Zwei solcher STI-Gebiete sind durch gepunktete Flächen in 1 gekennzeichnet.

Aus 1 wird jedoch ebenso ersichtlich, dass die Kontakte 51, 52 mit erheblich verminderter Breite hergestellt werden müssen als die unterliegenden lokalen Zwischenverbindungen 21, 22. Ferner muss ein hoher Grad an Lagegenauigkeiten zwischen den Kontakten 51, 52 und den Bitleitungen BL vorliegen, welches bei den Strukturdimensionen und -dichten zu erheblichen Schwierigkeiten führt.

Ein konventionelles Verfahren zur Herstellung des Speicherzellenfeldes 10 so wie es in 1 gezeigt ist sieht vor, einen Kontakt durch Abscheiden einer dielektrischen Schicht auf den Wortleitungen WL und den bereits hergestellten lokalen Zwischenverbindungen zu bilden. In der planarisierten Oberfläche liegen Oberflächenabschnitte der lokalen Zwischenverbindungen 21, 22 frei. In einem ersten lithographischen Schritt werden Gräben zur Bildung der Kontakte 51, 52 in die dielektrische Schicht bis hinunter zu den vorab freigelegten lokalen Zwischenverbindungen 21, 22 geätzt. Diesem ersten Schritt folgt ein zweiter lithographischer Schritt mit der Ätzung von Gräben für die Bitleitungen bis hinunter zu einer vorbestimmten Tiefe in der dielektrischen Schicht.

2 zeigt Seitenansichten beziehungsweise Querschnitte der aus diesen Schritten resultierenden Strukturen entsprechend dem Stand der Technik. Gleiche Bezugszeichen bezeichnen die gleichen Merkmale in den Figuren, wenn nicht abweichend in diesem Dokument darauf hingewiesen wird. 2a zeigt ein Querschnittsprofil entlang einer Linie A-A von 1, und 2b zeigt ein Querschnittsprofil entlang einer Linie B-B. Die Linie B-B verläuft parallel zur Richtung der Wortleitung, jedoch verläuft sie jeweils zwischen zwei Wortleitungen WL_i, WL_i+1.

Eine Isolationsschicht 60 dient dazu, jeweils zwei lokale Zwischenverbindungen 21, 22 zu trennen und eine dielektrische Schicht 61' dient dazu, die Bitleitungen BL von den Wortleitungen WL und von den lokalen Zwischenverbindungen 21, 22 zu trennen. Die dielektrische Schicht 61' beinhaltet folglich die Funktion eines so genannten Zwischenschicht-Dielektriums. Die Bitleitungen BL und die Kontakte 51 werden in weiteren Schritten mit weitendem Material beispielsweise in einem Damascene-Prozess gefüllt. Wie anhand von 2 ersichtlich ist, kann die Lagegenauigkeit zwischen den Bitleitungen BL und den Kontakten 51 kritisch sein. Eine nur geringfügige Fehljustage der Bitleitungen in die in der Figur linke Richtung gegenüber den Kontakten 51 wird durch Pfeile angedeutet. Diese Fehljustage kann zu Kurzschlüssen oder wenigstens zu einem verminderten Budget der Lagegenauigkeit (Overlay Accuracy) zwischen den entsprechenden lithographischen Maskenprozessen führen.

Es ist daher eine Aufgabe der Erfindung die Qualität von Flash-Speichern zu erhöhen. Es ist eine weitere Aufgabe der Erfindung die Gutausbeute bei der Herstellung von Flash-Speichern zu erhöhen. Eine weitere Aufgabe ist es, das Budget für die Lagegenauigkeit bei der Flash-Speicherproduktion zu erhöhen. Eine weitere Aufgabe betrifft die Reduktion von Kosten und Aufwand bei der Herstellung von Flash-Speicherprodukten.

Die Aufgabe wird gelöst durch ein Verfahren zur Herstellung eines Kontaktes zwischen einer Bitleitung und einer lokalen Zwischenverbindung in einem Flash-Speicher, wobei die lokalen Zwischenverbindungen eine elektrisch leitfähige Verbindung zu einem ersten und einem zweiten Source-Drain-Gebiet zweier benachbarter Speicherzellen bereitstellen, die entlang einer Wortleitung des Flash-Speichers angeordnet sind, umfassend die Schritte:

a) Bereitstellen eines Substrats mit einer darauf angeordneten Struktur, welche die ersten und zweiten Source-/Drain-Gebiete, die Wortleitung und die lokale Zwischenverbindung umfasst, wobei die Struktur eine planarisierte Oberfläche mit einem freigelegten Oberflächenabschnitt der lokalen Zwischenverbindung aufweist;
b) Abscheiden einer ersten dielektrischen Schicht auf der planarisierten Oberfläche mit dem freigelegten Abschnitt;
c) Ätzen einer ersten Öffnung in die erste dielektrische Schicht zum Freilegen eines Teils des Oberflächenabschnitts der lokalen Zwischenverbindung;
d) Abscheiden einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht und innerhalb der ersten Öffnung, wobei die zweite dielektrische Schicht eine Ätzselektivität gegenüber der ersten dielektrischen Schicht aufweist;
e) Bilden einer Ätzmaske auf der zweiten dielektrischen Schicht umfassend eine zweite Öffnung für die Bildung eines Grabens einer Bitleitung, wobei die zweite Öffnung mit der ersten Öffnung überlappt, wenn beide in die Substratebene projiziert werden;
f) Ätzen der zweiten dielektrischen Schicht unter Verwendung der Ätzmaske, so dass – der Graben für die Bitleitung gebildet wird, und – der Oberflächenabschnitt der lokalen Zwischenverbindung dort freigelegt wird, wo die zweite Öffnung der Ätzmaske mit der ersten Öffnung in der ersten dielektrischen Schicht überlappt;
g) Entfernen der Ätzmaske und Abscheiden einer elektrisch leitfähigen Füllung in die erste Öffnung der ersten dielektrischen Schicht auf dem Oberflächenabschnitt der lokalen Zwischenverbindung, so dass ein Kontakt zur lokalen Zwischenverbindung gebildet wird.

Die Aufgabe wird des Weiteren gelöst durch einen Flash-Speicher wie in den Ansprüchen angegeben.

Ausgehend von einer planarisierten Oberfläche, die darin Abschnitte der Oberfläche freigelegter lokaler Zwischenverbindungen aufweist, wird zunächst eine dielektrische Schicht abgeschieden, die als Hartmaske fungiert. Es wird ein Material für diese dielektrische Schicht ausgewählt, das widerstandsfähig gegenüber einem Ätzprozess ist, der an dem dielektrischen Material für die zweite dielektrische Schicht später durchgeführt wird. Mit anderen Worten, die zweite dielektrische Schicht weist eine Ätzselektivität gegenüber einem Ätzprozess auf, so dass die Hartmaske einen Ätzstopp bewirkt, sobald die zweite dielektrische Schicht bis hinunter zur Hartmaske beziehungsweise der planarisierten Oberfläche geätzt wird.

Folglich schlägt die vorliegende Erfindung eine Hartmaske vor, die unter der zweiten dielektrischen Schicht vergraben ist und oberhalb einer planarisierten Oberfläche mit den lokalen Zwischenverbindungen während der weiteren Prozessierung erhalten bleibt.

Öffnungen werden in die Hartmaske dort eingebracht, wo die lokalen Zwischenverbindungen von den eigentlichen Bitleitungskontakten kontaktiert werden sollen. Die lokalen Zwischenverbindungen besitzen im Allgemeinen einen aufgeweiteten Oberflächenabschnitt in der planarisierten Oberfläche. Aufgrund dessen wird das Problem der Justage der Öffnungen in der Hartmaske gegenüber den lokalen Zwischenverbindungen erheblich gemindert. Die Erfindung soll jedoch nicht auf die spezielle Ausführungsform eines aufgeweiteten Oberflächenabschnitts beschränkt sein.

Die Bildung der Öffnung in der Hartmaske beinhaltet eine lithographischen Strukturierungsschritt mit Aufbringen eines Resists auf die Oberfläche der ersten dielektrischen Schicht, Belichten derjenigen Gebiete, in denen die Öffnungen zu bilden sind, Entwickeln des belichteten Resists und Übertragen der Struktur in die dielektrische Schicht, d.h. der Hartmaske. Die Erfindung soll auch nicht auf die spezielle Ausführungsform des lithographischen Strukturierungsschritts zur Bildung der Öffnungen beschränkt sein.

Die zweite dielektrische Schicht wird auf der Hartmaske abgeschieden und ebenfalls in einem lithographischen Schritt strukturiert. Die entsprechende Ätzmaske, bei der es sich um einen entwickelten Resist oder eine weitere Hartmaske handeln kann, umfasst Öffnungen für Gräben, welche später der Bildung der Bitleitungen dienen. Die Ätzung der zweiten dielektrischen Schicht bis hinunter zur Hartmaske bietet den Vorteil, dass ein automatischer Ätzstopp erreicht wird. Dieser Ätzstopp ist unabhängig von der sonst üblichen zeitgesteuerten Endpunktkontrolle.

Eine weitere Ausgestaltung der Erfindung sieht vor, das Ätzen der zweiten dielektrischen Schicht anisotrop auszuführen. Im Ergebnis werden nur solche Bereiche der Hartmaskenöffnungen in der ersten dielektrischen Schicht geätzt, die mit den Ätzmaskenöffnungen der zweiten dielektrischen Schicht überlappen, wenn die Öffnungen in eine gemeinsame Ebene, etwa die des Substrats projiziert werden.

Folglich sind die Kontakte zwischen den lokalen Zwischenverbindungen und den Bitleitungen selbstjustiert mit den Bitleitungen gebildet. Kurzschlüsse werden mit Vorteil verhindert und eine einheitliche Breite der Kontakte mit jeweils in etwa gleich großen Widerstandswerten kann dadurch erreicht werden. Wie beim Stand der Technik sind auch vorliegend zwei Maskenschritte notwendig, um die erfindungsgemäßen Kontakte herstellen zu können. Jedoch wird lediglich ein Ätzschritt der zweiten dielektrischen Schicht durchgeführt anstatt dem zweifachen Ätzen entsprechend dem Stand der Technik. Eine Fehljustage der beiden Masken wie beim Stand der Technik führt dabei zu einer unerwünscht großen Breite der entsprechenden Kontaktlöcher.

Eine Ausgestaltung der Erfindung betrifft das Material, das für die Hartmaske genutzt wird. Vorzugsweise wird ein Nitrid oder ein Oxinitrid für die erste dielektrische Schicht verwendet, um eine Ätzselektivität gegenüber dem Oxidmaterial der zweiten dielektrischen Schicht zu bewirken. Die zweite dielektrische Schicht umfasst dann typischerweise ein in einem TEOS-Prozess abgeschiedenes Oxid (TEOS: Tetra-Ethyl-Ortho-Silikat).

Einer weiteren Ausgestaltung der Erfindung zufolge wird eine dritte dielektrische Schicht auf der planarisierten Oberfläche mit den Zwischenverbindungen abgeschieden, bevor die erste dielektrische Schicht abgeschieden wird. Diese weitere Schicht kann ein Oxid oder ein Oxinitrid aufweisen, wenn die erste dielektrische Schicht ein Nitrid ist. Diese dritte Schicht hat den Vorteil, dass die Dicke der Hartmaske allein reduziert ausgebildet werden kann, während die Dicke des Stapels aus dritter und erster dielektrischer Schicht dennoch hinreichend groß bleibt, um die notwendigen Isolation- und Kapazitätseigenschaften zu erfüllen.

Dennoch besitzt bei Berücksichtigung lediglich einer Schicht, nämlich der Nitridschicht für die Hartmaske, den Vorteil, dass die Seitenwände der Kontaktlöcher nicht durch ein nachteilhaftes Unterätzen der Oxidschicht beeinträchtigt werden.

Der vorgenannte Schichtstapel aus erster und dritter dielektrischer Schicht (oder alternativ: die erste dielektrische Schicht allein) ist allerdings bezüglich der Dicke durch eine obere Grenze beschränkt. Diese rührt davon her, dass die Öffnung in der Hartmaske zuverlässig mit Material der zweiten dielektrischen Schicht verfüllbar sein muss, d.h. es dürfen darin keine mit Luft gefüllten Löcher (englisch: voids) entstehen.

Der Schichtstapel aus der ersten und dritten dielektrischen Schicht (oder alternativ: der ersten dielektrischen Schicht allein) ist bezüglich der Dicke außerdem deshalb einer oberen Grenze unterworfen, weil das Kontaktloch nachfolgend zuverlässig auch mit dem elektrisch leitenden Material verfüllbar sein muss. Ferner müssen diese genannten Schichten als Zwischenschicht-Dielektrikum dienen und dabei die oben genannten elektrischen Eigenschaften erfüllen. Eine aus diesen Erfordernissen bestimmte vorteilhafte Dicke liegt im Bereich von zum Beispiel 80 nm-120 nm, die Erfindung ist jedoch grundsätzlich nicht auf diese Werte beschränkt.

Es ist weiter anzumerken, dass die Erfindung nicht auf Flash-Speicher beschränkt sein soll. Dem Fachmann ist vielmehr klar, dass das Verfahren und die Anordnung der Komponenten des hier vorgeschlagenen Speichers auch in anderen Speichertypen einsetzbar ist, insbesondere statische oder nicht-flüchtige Speicher, oder sogar dynamische Speicher mit wahlweise Schreib-/Lesezugriff (DRAM), soweit in diesen die Notwendigkeit gestapelter Kontakte innerhalb des Speicherzellenfeldes existieren.

Weitere vorteilhafte Aspekte und Ausgestaltungen sind den abhängigen Ansprüchen zu entnehmen.

Die Erfindung soll nun anhand eines Ausführungsbeispiels mit Hilfe einer Zeichnung näher erläutert werden.
Darin zeigen:
1 die Draufsicht auf ein Speicherzellenfeld gemäß dem NROM-Konzept;
2 einen Querschnitt durch das in 1 gezeigte Speicherzellenfeld anhand eines Beispiels gemäß dem Stand der Technik entlang der Linie A-A (a) bzw. der Linie B-B (b);
3-9 Querschnitte entlang den Linien A-A (a) und B-B (b) gemäß dem in 1 gezeigten Konzept mit Bezug auf eine Abfolge von Prozessschritten entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung;
10, 11 in Draufsichten eine schematische Darstellung der Reduzierung von Kontaktloch- und Bitleitungsbreiten bei Anwendung des Verfahrens gemäß dem Ausführungsbeispiel der Erfindung;
12 einen detaillierten Querschnitt entlang der Linie C-C in 1 des Speicherzellenfeldes entsprechend einem Ausführungsbeispiel der Erfindung.
Ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist in den 3-9 dargestellt. Diese zeigen Querschnitte des Speicherzellenfeldes 10 entlang der Linien A-A und B-B wie in 1 angedeutet, jedoch mit Bezug auf die vorliegende Erfindung. Das in 1 gezeigte und eingangs beschriebene NROM-Konzept bleibt – zumindest in Draufsicht – unangetastet. Der Unterschied zum Stand der Technik wird erst im Verglich mit 2 deutlich.
3 zeigt einen Zwischenschritt aus einer Abfolge von Schritten zur Herstellung eines Speicherzellenfeldes entsprechend dem Ausführungsbeispiel der Erfindung. Dieser Zwischenschritt soll hier als Startpunkt dienen, von welchem ausgehend die Details der Erfindung zu erläutern sind.
Im Folgenden soll jedoch eine kurze Übersicht über die Prozessschritte gegeben werden, die zu der in 3 dargestellten Situation führen. Nach Bereitstellung eines Halbleitersubstrats werden in paralleler Anordnung Wortleitungen WL auf der Oberfläche des Substrats gebildet. Die Wortleitungen WL umfassen – von unten nach oben aufgezählt – zunächst eine Schichtabfolge dielektrischer Materialien wie etwa eine ONO-Schichtabfolge, die als Gate-Dielektrikum des Transistors 31 dient und gleichzeitig die Speicherschicht 2 bereitstellt, die von zwei Begrenzungsschichten 1, 3 eingeschlossen ist. Für die Schichtabfolge können auch andere Materialkombinationen als ONO gewählt werden.
Des Weiteren umfasst die Wortleitung eine elektrisch leitfähige Schicht aus Polysilizium 4, welche die Gate-Elektrode bildet. Eine leitfähige Schicht 5 aus Metallsilizid verbessert die Widerstandseigenschaften der Wortleitungen, wobei diese Schicht beispielsweise aus Wolframsilizid gebildet ist. Ferner umfasst die Wortleitung eine Deckschicht 6 (Capping Layer), welcher beispielsweise aus Nitrid (nitride cap) gebildet ist. Außerdem können die Wortleitungen WL seitlich Spacer 7 umfassen, die beispielsweise aus einem Oxid oder Nitrid gebildet sind.
Ein detailliertes Querschnittsprofil der Wortleitungen WL entlang der Linie C-C in 1 ist aus 12 ersichtlich. Die in 12 gezeigten Details der Wortleitungen sind der vereinfachten Darstellung halber nicht mehr in den 3-9 wiederholt.
Weiterhin sei angemerkt, dass die Wortleitungen entsprechend einem weiteren Ausführungsbeispiel der Erfindung auch als vergrabene Wortleitungen ausgebildet werden können. Wichtig ist, dass die Bitleitungen BL die Wortleitungen WL in einer oberhalb von diesen angelegten Leiterbahnebene kreuzen, wobei einen elektrisch leitfähiger Kontakt zwischen den aktiven Gebieten im Substrat und den Bitleitungen erforderlich ist, mit welchem der Zugriff auf den Speicherinhalt in der Speicherzelle erfolgt.
Wieder bezugnehmend auf die in 3 dargestellte Situation werden die Räume zwischen den Wortleitungen WL mit einem Oxid 60 gefüllt, beispielsweise BPSG (Bor-Phosphor-Silikat-Glas). Als nächstes wird ein Oxidliner abgeschieden (TEOS-Abscheidung). Dieser Oxidliner wird gebraucht, um nachfolgend einen chemisch mechanischen Polierprozess (CMP) wie nachstehend beschrieben durchzuführen. Der Oxidliner ist jedoch optional. Eine Hartmaske aus Polysilizium wird abgeschieden, um Löcher zur Bildung der lokalen Zwischenverbindungen 21, 22 usw. festzulegen.
Zu diesem Zweck wird ein lithographischer Schritt durchgeführt. Bei diesem wird das Substrat mit einem Resist belackt, wonach der Resist belichtet und entwickelt wird. Der entwickelte Resist wird als Ätzmaske verwendet. Die Ätzmaske wird zur Ätzung der Polysiliziumschicht eingesetzt.
Anschließend wird der Resist entfernt und die Hartmaske aus Polysilizium wird für ein Ätzen des TEOS-Oxidliners und die Oxidschicht 60 bis auf die Substratoberfläche verwendet. D.h., die Ätzung erfolgt bis hinunter zu den Source-/Drain-Gebieten 41, 43 sowie einem Teil der flachen Grabenisolation STI, die jeweils zwei Source-/Drain-Gebiete 41, 43 zweier benachbarter Speicherzellen voneinander trennt (vergleiche 3b).
Ein Ti/TiN-Liner wird nachfolgend abgeschieden und die Löcher für die lokalen Zwischenverbindungen werden mit elektrisch leitfähigem Material, z.B. Wolfram, etc. aufgefüllt. Anschließend wird ein Polierschritt (CMP) wie erwähnt ausgeführt, welcher entweder auf dem TEOS-Oxidliner oder der Nitridkappe auf der Wortleitung WL endet. Das Ergebnis ist die planarisierte Oberfläche 12 wie in 3 dargestellt. Die lokalen Zwischenverbindungen 21, 22 weisen Oberflächenabschnitte 25 auf, die vorzugsweise auf geweitet innerhalb der planarisierten Oberfläche 12 angeordnet sind. Lokale Zwischenverbindungen 21, 22 mit beispielsweise senkrechten Seitenwänden sind aber ebenso möglich. Die Oberflächenabschnitte 25 sind umgeben von isolierendem Material 60 der BPSG-Schicht und/oder der isolierenden Deckschicht 6 bzw. der Nitridkappe der Wortleitungen WL.
4 zeigt die Abscheidung zunächst einer (dritten) dielektrischen Schicht 14 aus Oxid und danach einer (ersten) dielektrischen Schicht 16 aus Nitrid oder Oxinitrid auf der CMP-planarisierten Oberfläche 12 sowie auf den freiliegenden Oberflächenabschnitten 25 der lokalen Zwischenverbindungen 21, 22. Die beiden abgeschiedenen dielektrischen Schichten 14, 16 haben eine Dicke von beispielsweise 50 nm.
5 zeigt das Resultat eines lithographischen Schrittes, der auf die dielektrische Schicht 16 aus Nitrid angewendet wird. Diese dient fortan als Hartmaske. Durch Anwendung dieses Schrittes werden nämlich Öffnungen 18 in der Schicht 16 gebildet. Bei der Bildung der Öffnungen 18 werden auch Anteile der unterliegenden Schicht 14 weggeätzt. Dazu kann unter Umständen auch ein separater Ätzprozess durchgeführt werden.
Anhand des Ätzens der Öffnungen 18 werden Anteile der Oberflächenausschnitte 25 freigelegt, welche nachfolgend zur Herstellung eines Kontaktes zu einer Bitleitung dienen können. Der lithographische Strukturierungsschritt kann die Belackung des Wafers mit einem Resist, die Belichtung des Resists, nachfolgendes Entwickeln und ein Ätzen der Hartmaske anhand der gebildeten Resistmaske beinhalten.
6 zeigt einen nächsten Schritt der Abscheidung einer (zweiten) dielektrischen Schicht 61, beispielsweise eines TEOS-Oxids, auf der Hartmaske. Dadurch werden auch die Öffnungen 18 durch die dielektrische Schicht 61 aufgefüllt. Die Schichten 14, 16 bilden gemeinsam mit der Deckschicht 6 bzw. der Nitridkappe der Wortleitung WL ein Zwischenschicht-Dielektrikum zur Isolation der Bitleitungen BL von den unterliegenden Wortleitungen WL. Ferner wird eine Schicht 63 aus Polysilizium oder Nitrid auf der Oxidschicht 61 abgeschieden. Diese weitere Schicht 63 dient der Bildung einer Ätzmaske zur Ätzung der Bitleitungsgräben 84 und simultan der Kontaktlöcher 82 in der zweiten dielektrischen Schicht 61.
7 zeigt das Ergebnis eines entsprechenden zweiten lithographischen Schritts. 7a zeigt ein Querschnittsprofil entlang einer Richtung, in welcher eine Bitleitung gebildet werden soll. Die Ätzmaskenschicht 63 aus Polysilizium oder Nitrid ist dabei oberhalb der zu bildenden Gräben für die Bitleitung von der zweiten dielektrischen Schicht 61 entfernt worden.
In dem dazu senkrechten Querschnittsprofil gemäß 7b deuten Öffnungen 68 die Positionen von Bitleitungsgräben 84 an, die nachfolgend zu Ätzen sind. Die Öffnungen 68 in der Ätzmaskenschicht 63 sind mit den Öffnungen 18 in der ersten dielektrischen Schicht 16 aus Nitrid, d.h. der vergrabenen Hartmaske justiert.
Die Ätzmaskenschicht 63 repräsentiert gleichfalls eine Hartmaske. Sie kann alternativ auch aus einer entwickelten Resistmaske bestehen. Die Schicht 63 kann mittels eines lithographischen Prozesses wie in den vorigen Beispielen beschrieben mit einem Resist belackt werden, der anschließend belichtet, entwickelt und zur Ätzung der Schicht 63 einen Ätzprozess unterworfen wird. Die Resistschicht wird anschließend entfernt.
8 zeigt den Zustand nach Ätzen der zweiten dielektrischen Schicht 61 unter Nutzung der Schicht 63 als Ätzmaske. Das Oxid der Schicht 61 wird dabei anisotrop bis hinunter zur Hartmaske der ersten dielektrischen Schicht 16 aus Nitrid geätzt, wo keine Öffnung 18 vorliegt. Das Oxid der zweiten dielektrischen Schicht 61 wird außerdem bis hinunter zum Oberflächenabschnitt 25 der lokalen Zwischenverbindung 21, 22 geätzt, wo die Öffnung 18 entsprechend freien Zugang im selektiven Ätzprozess gewährt. Die Bezugszeichen 82 und 84 deuten die freigeätzten Räume für die Kontaktlöcher und Bitleitungsgräben an. Dabei ist hervorzuheben, dass die Kontaktlöcher 82 mit den Bitleitungsgräben 84 selbstjustiert sind.
9 zeigt den Zustand nach Auffüllen der Gräben 84 und der Kontaktlöcher 82 mit elektrisch leitfähigem Material 70. Als Material dafür kann Wolfram verwendet werden. Die Verfüllung kann in einem Damascene-Prozess erfolgen. Ferner wird die Ätzmaskenschicht 63 aus Polysilizium oder Nitrid entfernt und ein weiterer chemisch mechanischer Polierschritt angewendet. Der Polierschritt wird ausgeführt, um die Metallschicht 70 auf die Gräben 84 und die Kontaktlöcher 82 zu beschränken.
Wie aus 9b ersichtlich ist, ist die Breite der resultierenden Kontakte 51, 51', 52, 52' beträchtlich kleiner als die Breite der Öffnungen 18 in der Hartmaske. Weil die Ätzung der Oxidschicht 61 anisotrop ausgeführt wurde, führen lediglich die überlappenden Anteile 95 der Öffnungen 18 und 68 lokal zur Bildung von Kontaktlöchern 82.
Dieser Effekt ist in größerem Detail in den 10 und 11 zu sehen. 10 zeigt dabei einen Überblick über die Anordnung der Gräben und Kontaktlöcher in Draufsicht, welche durch die Öffnungen 18 und 68 entsprechend festgelegt sind. Diese sind im Vergleich mit den Oberflächenabschnitten 25 der lokalen Zwischenverbindungen 21, 22 dargestellt. 11 zeigt eine Vergrößerung einer beispielhaften Kontaktlochposition.
Der Oberflächenabschnitt 25 ist grundsätzlich verfügbar zur Herstellung eines Kontakts um eine Verbindung mit der lokalen Zwischenverbindung 21, 22 herzustellen. Die Öffnung 18 in der ersten dielektrischen Schicht 16 beschränkt die effektive Kontaktfläche, wie in 11 gezeigt, ein. Die Öffnung 68 in der Ätzmaskenschicht 63 aus Polysilizium oder Nitrid schränkt die verfügbare Fläche weiter ein, wie es durch den Überlappbereich 95 der Öffnungen 18 und der Öffnungen 68 angedeutet ist, wobei letztere Öffnungen 68 die Bitleitungsgräben 84 definieren. Die Bildung der Kontaktlöcher 82 ist daher auf diesen Überlappbereich 95 eingeschränkt, so dass diese Kontaktlöcher 82 grundsätzlich mit den Bitleitungsgräben 84 justiert sind.
Demgegenüber müssten gemäß dem Stand der Technik die Öffnungen 108 zur Bildung der Kontaktlöcher 51, 52 mittels einer Ätzmaske realisiert werden, die auf der zweiten dielektrischen Schicht 61 – und nicht unter dieser Schicht wie bei der Erfindung – gebildet würde. Bei gemäß dem Stand der Technik die Bitleitungsgräben und die Kontaktlöcher flächenmäßig durch den Ätzprozess einfach addiert werden, muss das Budget für die Lagegenauigkeit (Overlay Budget) bei den lithographischen Strukturierungsschritten auf Grundlage eines reduzierten Abstandes zwischen einem Graben einer benachbarten Bitleitung BL_i+1 und dem Kontaktloch aufgrund der Öffnung 108 bestimmt werden. Dieser Effekt wird durch den Pfeil 203 in 11 angedeutet.
Das Budget der Lagegenauigkeit ist gemäß dem Ausführungsbeispiel der Erfindung erhöht, weil das Kontaktloch 82 in selbsjustierter Weise mit dem Graben 84 der Bitleitung gebildet wird, wie es durch den Pfeil 202 dargestellt ist. Die Bitleitungen BL besitzen daher eine einheitliche Breite sowie einen einheitlichen Abstand 201 in Längsrichtung sogar dort, wo die in der zweiten dielektrischen Schicht 61 viel tiefer reichenden Kontakte 51, 52 vorhanden sind.
Mit „Budget" wird ein hier Toleranzbereich bezeichnet, welcher für prozessbedingte Ungenauigkeiten bei der Beplanung eines Herstellungsprozesses ausgeschöpft werden kann und gleichzeitig die zuverlässige Funktion des hergestellten Produktes gewährleistet.

(in Klammern gesetzte Ausdrücke optional)

1: Begrenzungsschicht (z.B. Oxid)
2: Speicherschicht (z.B. Nitrid)
3: Begrenzungsschicht (z.B. Oxid)
4: leitfähige Schicht für Gate-Elektrode
: (Polysilizium)
5: leitfähige Schicht für Wortleitung
: (Wolframsilizid)
6: Deckschicht (z.B. Nitrid)
7: Seitlicher Spacer
10: Speicherzellenfeld
12: Planarisierte Oberfläche
14: Dritte dielektrische Schicht (z.B. Oxid)
16: Erste dielektrische Schicht/Hartmaske (z.B.
: Nitrid)
18: Öffnungen in Hartmaske
20, 21, 22: Lokale Zwischenverbindung
25: Oberflächenausschnitt der lokalen
: Zwischenverbindung
31: Transistor
41-44: Source-/Drain-Gebiete
51, 52: Kontakte zu lokaler Zwischenverbindungen
60: Oxidschicht (z.B. BPSG) zum Auffüllen der
: Wortleitungszwischenräume
61: Zweite dielektrische Schicht (z.B. TEOS-Oxid)
61': Dielektrische Schicht (Stand der Technik, z.B.
: TEOS-Oxid)
63: Ätzmaske für Zwischenschicht-Dielektrikum,
: (Polysilizium oder Nitrid)
68: Öffnungen in Ätzmaske
70: Elektrisch leitfähige Füllung
82: Kontaktlöcher
84: Bitleitungsgräben
95: Überlappbereich
108: Öffnungen in Ätzmaske für Kontaktlöcher (Stand
: der Technik)
201: Bitleitungsabstand (Erfindung)
202: Gewinn an Budget für Lagegenauigkeit
: (Erfindung)
203: Bitleitungsabstand (Stand der Technik)
BL: Bitleitung
WL: Wortleitung
STI: Flache Grabenisolation (STI)

Claims

Verfahren zur Herstellung eines Kontaktes (51) zwischen einer Bitleitung (BL) und einer lokalen Zwischenverbindung (21) in einem Flash-Speicher, wobei die lokale Zwischenverbindung (21) eine elektrisch leitfähige Verbindung zu einem ersten (41) und einem zweiten (43) Source-/Drain-Gebiet zweier benachbarter Speicherzellen bereitstellt, die entlang einer Wortleitung des Flash-Speichers angeordnet sind, umfassend die Schritte: a) Bereitstellen eines Substrats mit einer darauf angeordneten Struktur, die das erste (41) und das zweite Source-/Drain-Gebiet (43), die Wortleitung (WL) und die lokale Zwischenverbindung (21) umfasst, und die eine planarisierte Oberfläche (12) mit einem darin freiliegenden Oberflächenabschnitt der lokalen Zwischenverbindung (21) aufweist; b) Abscheiden einer ersten dielektrischen Schicht (16) auf der planarisierten Oberfläche (12) mit dem Oberflächenabschnitt; c) Ätzen einer ersten Öffnung (18) in die erste dielektrische Schicht (16) zum Freilegen eines Anteils des Oberflächenabschnittes der lokalen Zwischenverbindung (21); d) Abscheiden einer zweiten dielektrischen Schicht (61) auf der ersten dielektrischen Schicht (16) und in die erste Öffnung (18), wobei die zweite dielektrische Schicht (61) eine Ätzselektivität gegenüber der ersten dielektrischen Schicht (16) aufweist; e) Bilden einer Ätzmaske (63) auf der zweiten dielektrischen Schicht (61) mit einer zweiten Öffnung (68) zum Festlegen eines Grabens (84) für die Bitleitung (BL), wobei die zweite Öffnung (68) mit der ersten Öffnung (18) überlappt, wenn beide in die Substratebene projiziert werden; f) Ätzen der zweiten dielektrischen Schicht (61) anhand der Ätzmaske (63), so dass – der Graben (84) für die Bitleitungen (BL) gebildet wird und – der Oberflächenabschnitt der lokalen Zwischenverbindung (21) dort zur Bildung eines Kontaktlochs (82) freigelegt wird, wo die zweite Öffnung (68) der Ätzmaske (63) mit der ersten Öffnung (18) überlappt; g) Entfernen der Ätzmaske (63) und Abscheiden einer elektrisch leitfähigen Füllung (70) in das in der ersten dielektrischen Schicht (16) gebildete Kontaktloch (82) und auf dem freigelegten Oberflächenabschnitt der lokalen Zwischenverbindung (21) zur Bildung eines Kontaktes (51) zu der lokalen Zwischenverbindung (21).
Verfahren nach Anspruch 1, bei dem der Schritt (g) ferner das Auffüllen des Grabens (84) für die Bitleitung (BL) mit der elektrisch leitfähigen Füllung (70) zum simultanen Bilden des Kontaktes (51) zur lokalen Zwischenverbindung (21) und der Bitleitung (BL) umfasst.
Verfahren nach Anspruch 2, umfassend einen Schritt (h) des Planarisierens der Oberfläche nach Schritt (g) des Füllen des Grabens (84), so dass die zweite dielektrische Schicht (61) freigelegt und die elektrisch leitfähige Füllung jeweils auf den Graben (84) und das Kontaktloch (82) beschränkt wird.
Verfahren nach Anspruch 1, bei dem Schritt (b) ferner die Auswahl eines Nitrids oder eine Oxinitrids als Material zur Abscheidung der ersten dielektrischen Schicht (16) zur Bildung der Hartmaske umfasst.
Verfahren nach Anspruch 4, umfassend den Schritt (b1) Abscheiden einer dritten dielektrischen Schicht (14) auf der planarisierten Oberfläche (12) mit dem Oberflächenausschnitt vor Abscheiden der ersten dielektrischen Schicht (16), wobei der Schritt (c) des Ätzens der ersten dielektrischen Schicht (16) ferner einen Schritt (c1) des Ätzens der dritten dielektrischen Schicht (14) zur Bildung der ersten Öffnung (18) umfasst.
Verfahren nach Anspruch 5, bei dem der Schritt der Abscheidung der dritten dielektrischen Schicht (14) die Auswahl eines Oxids als Material zur Abscheidung der dritten dielektrischen Schicht (14) umfasst.
Verfahren nach Anspruch 5, bei dem Schritt (b) die Auswahl eines Nitrids als Material zur Abscheidung der ersten dielektrischen Schicht (16) umfasst, und bei dem Schritt der Abscheidung der dritten dielektrischen Schicht (14) die Auswahl eines Oxinitrids als Material zur Abscheidung der dritten dielektrischen Schicht (14) umfasst.
Verfahren nach Anspruch 1, bei dem der Schritt der Abscheidung einer elektrisch leitenden Füllung (70) die Auswahl eines Wolfram enthaltenen Materials für die elektrisch leitfähige Füllung (70) umfasst.
Verfahren nach Anspruch 1, bei dem der Schritt der Abscheidung der zweiten dielektrischen Schicht (61) die Auswahl eines Oxids als Material zur Abscheidung der zweiten dielektrischen Schicht (61) umfasst.
Verfahren nach Anspruch 1, bei dem in Schritt (b) die Abscheidung der ersten dielektrischen Schicht (16) so ausgeführt wird, dass eine Dicke von mehr als 30 nm und von weniger als 90 nm erzielt wird.
Verfahren nach Anspruch 1, bei dem in Schritt (b) die Abscheidung der ersten dielektrischen Schicht (16) so ausgeführt wird, dass eine Dicke von mehr als 40 nm und von weniger 60 nm erzielt wird.
Verfahren nach Anspruch 5, bei dem in Schritt (b1) die Abscheidung der dritten dielektrischen Schicht (14) so ausgeführt wird, dass eine Dicke von mehr als 30 nm und von weniger als 90 nm erzielt wird.
Verfahren nach Anspruch 5, bei dem in Schritt (b1) die Abscheidung der dritten dielektrischen Schicht (14) so ausgeführt wird, dass eine Dicke von mehr als 40 nm und von weniger als 60 nm erzielt wird.
Verfahren nach Anspruch 1, bei dem in Schritt (f) die zweite dielektrische Schicht (61) anisotrop geätzt wird.
Verfahren nach Anspruch 1, bei dem in Schritt (c) die erste dielektrische Schicht (16) anisotrop geätzt wird.
Verfahren nach Anspruch 5, bei dem in Schritt (c1) die dritte dielektrische Schicht (14) anisotrop geätzt wird.
Flash-Speicher, umfassend: – ein Substrat mit einer Oberfläche; – eine Wortleitung (WL), welche auf der Oberfläche des Substrats verläuft und Zugriff auf wenigstens zwei benachbarte Speicherzellen erlaubt; – ein erstes (41) und ein zweites (43) Source-/Drain-Gebiet, die entlang der Wortleitung (WL) des Flash-Speichers angeordnet sind, und die einer der beiden benachbarten Speicherzellen zugeordnet sind; – eine lokale Zwischenverbindung (21), welche das erste (41) und das zweite (43) Source-/Drain-Gebiet der beiden benachbarten Speicherzellen verbindet; – eine Bitleitung (BL); – ein Kontakt (51) zwischen der Bitleitung (BL) und der lokalen Zwischenverbindung (21) zur Herstellung einer elektrisch leitfähigen Verbindung zwischen der Bitleitung (BL) und dem ersten (41) und dem zweiten (43) Source/Drain-Gebiet der beiden benachbarten Speicherzellen; – wobei der Kontakt (51) in der ersten dielektrischen Schicht (16) und die Bitleitung (BL) in der zweiten dielektrischen Schicht (61) gebildet ist, und die zweite dielektrische Schicht (61) eine Ätzselektivität bezüglich eines Ätzprozesses gegenüber der ersten dielektrischen Schicht (16) aufweist.
Flash-Speicher nach Anspruch 17, bei dem der Kontakt (51) in der ersten dielektrischen Schicht (16) in selbstjustierter Weise vollständig unterhalb der Bitleitung (16) angeordnet ist, wenn beide in die Substratebene projiziert werden.
Flash-Speicher nach Anspruch 17, bei dem die erste dielektrische Schicht (16) ein Nitrid oder ein Oxinitrid umfasst.
Flash-Speicher nach Anspruch 17, bei dem die zweite dielektrische Schicht (61) ein Oxid aufweist.
Flash-Speicher nach Anspruch 17, welcher eine dritte dielektrische Schicht (14) aufweist, die unterhalb der ersten dielektrischen Schicht (16) angeordnet ist, wobei der Kontakt (51) innerhalb der ersten (16) und der dritten (14) dielektrischen Schicht gebildet ist.
Flash-Speicher nach einem der Ansprüche 17 bis 21, bei dem die erste dielektrische Schicht (16), oder die erste (16) und die dritte (14) dielektrische Schicht ein Zwischenschicht-Dielektrikum zwischen der Wortleitung (WL) und der Bitleitung (BL) bilden.
Flash-Speicher nach einem der Ansprüche 17 bis 22, bei dem: – das erste (41) und das zweite (43) Source- und Drain-Gebiet durch eine flache Grabenisolation (STI) in dem Substrat voneinander getrennt sind, und – die lokale Zwischenverbindung (21) das erste (41) und das zweite (43) Source-/Drain-Gebiet der beiden benachbarten Speicherzellen oberhalb der Substratoberfläche miteinander verbindet.