KR100529673B1 - 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법 - Google Patents

듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 듀얼-다마신을 이용한 반도체 소자의 제조시에 유전 물질 대신에 감광막을 코팅하고, 이를 경화시킨 이후에 전면 식각하는 반도체 소자의 제조 방법에 관한 것이다. 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제1 절연막을 증착하고, 상기 증착된 제1 절연막의 일부에 제1 전도체를 형성하고, 상기 제1 전도체가 형성된 제1 절연막의 상부에 제2 절연막, 제3 절연막 및 제4 절연막을 증착하며, 제4 및 제3 절연막을 선택적으로 제거하여 홀을 형성하고, 제4 절연막 상부에 포토레지스트를 도포, 250 ℃ 내지 350℃의 범위에서 하드 베이크 및 에치 백 처리하여 상기 홀을 매립하는 제5 절연막을 형성하며, 제5 및 제4 절연막의 상부에 제6 절연막 및 트렌치 마스크 패턴을 형성하고, 상기 트렌치 마스크 패턴을 이용하여 트렌치 라인홀 및 트렌치 비아홀을 형성하고, 상기 결과물 상에 장벽금속막을 형성한 후 상기 트렌치 라인홀 및 트렌치 비아홀의 내부를 매립하는 제2 전도체를 형성한다. 본 발명에 따르면, 듀얼-다마신 제조 공정이 단순화되고 공정 시간이 단축될 수 있고, 또한, 공정 제어 능력이 향상된다.

Description

듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법 {A method for manufacturing a semiconductor device using dual-damascene pattern}
본 발명은 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로, 듀얼-다마신을 이용하여 반도체 소자를 제조할 경우, 유전 물질 대신에 감광막을 코팅하고, 이를 경화시킨 이후에 전면 식각하는 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 집적회로의 집적도가 증가함에 따라, 소자를 연결하는데 필요한 상호 연결의 수 또한 증가하게 되었다. 그러므로 두 개 또는 그 이상의 금속층을 사용하는 설계가 집적회로 제조 방법에 있어서 하나의 표준이 되고 있다. 집적회로의 집적도를 증가시키면, 고 수율(production yield) 및 신뢰성(reliability)을 얻기란 쉽지 않다. 다마신 공정을 이용한 반도체 제조 방법은 평평한 유전체막에 트렌치를 형성하는 우선 식각(first etching)에 의해 상호 연결선을 만들고, 그다음 생성된 트렌치에 금속을 채우는 단계를 포함하는 제조 기술이다. 이러한 방법에서 반도체 기판을 쉽게 식각되지 않는 구리 금속으로 채울 수 있다. 이러한 다마신 공정을 이용한 제조 방법은 서브쿼터 미크론 상호 연결(subquarter micron interconnects)의 제조 산업에 있어서 가장 많이 선택되고 있는 방법이다.
최근에 반도체소자의 집적도가 증가함에 따라 다층 금속 배선(Multi-metal interconnects) 구조가 요구되고 있다. 이러한 다층 금속 배선을 효율적으로 제조하기 위해 다마신 공정이 제안되었는데, 특히 듀얼 다마신 공정이 주로 적용되고 있다.
이러한 듀얼 다마신 공정은 금속 배선 외에 비트 라인 또는 워드라인 형성에 이용되며, 특히 다층 금속 배선에서 상층 금속 배선과 하층 금속 배선을 접속시키기 위한 비아홀을 동시에 형성할 수 있을 뿐만 아니라, 금속 배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
듀얼 다마신 공정은 크게 비아 퍼스트법(Via first)과 트렌치 퍼스트법(Trench first)으로 구분되는데, 비아 퍼스트법은 절연막을 사진 및 식각으로 식각하여 비아홀(via hole)을 먼저 형성한 후, 절연막을 다시 식각하여 비아홀 상부에 트렌치(Trench)를 형성하는 방법이다.
그리고 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이다. 상기한 두 방법 중 비아 퍼스트법이 주로 적용되고 있다.
그리고 반도체 소자의 제조 공정에서 다층 금속 배선의 알루미늄(Al)과 같은 금속막은 표면 반사율이 매우 높기 때문에 금속막을 패터닝하기 위한 사진 공정시 빛의 산란이 발생하여 금속막에 노칭(Notching) 및 씨닝(Thinning) 문제가 발생된다.
이러한 문제는 반도체 소자가 고집적화됨에 따라 금속 배선의 폭이 감소되기 때문에 더욱 심하게 나타나기 때문에, 이를 방지하기 위하여 금속막 상에 반사 방지막(Anti Reflective Coating; ARC)을 형성한다.
한편, 디자인룰이 0.15㎛ 이하로 미세화 됨에 따라, 알루미늄의 백엔드 공정에서 비아 홀 패턴과 금속 배선 패턴 형성이 어려워지고 있다. 알루미늄은 낮은 비저항과 우수한 전기전도도를 가지는 특성을 가지고 있지만, 질량 이동(mass transport)으로 인해 보이드(void) 등을 형성하는 일렉트로-마이그레이션(electro- migration: EM)에 대한 저항성이 열악하다는 단점이 있다. 그에 따라 차세대 배선 재료로서 구리가 고려되는데, 구리는 알루미늄에 비해 일렉트로-마이그레이션에 대한 저항성이 우수하다.
이러한 구리를 이용하여 반도체 집적회로 소자의 금속 배선을 형성하기 위하여 듀얼 다마신 공정이 이용되는 바, 일반적으로 비아 콘택홀과 배선 영역을 구현하기 위한 듀얼 다마신 패턴 공정을 거쳐 증착 공정을 통해 도전 물질을 채워 넣고 화학 기계적 연마(CMP) 공정을 통해 평탄화하는 방법으로 금속 배선을 형성한다.
그러나 종래의 듀얼-다마신 공정에 있어서, 다마신 프로파일이 거의 직각에 가깝기 때문에 후속 리소그래피 공정에서 반사 방지막으로 이용되는 반사 방지막의 제거가 용이하지 않으므로 반도체 소자의 제작이 어렵다는 문제점이 있었다.
또한, 종래의 듀얼-다마신 공정은 다마신-라인 패터닝 시에, 다마신-비아를 동시에 식각해야 하기 때문에, 평탄화 균일도, 식각률, 식각 선택비 등의 공정 제어가 어렵다는 문제점이 있었다.
상기 문제점을 해결하기 위한 본 발명의 목적은 듀얼-다마신 공정의 제어 능력을 향상시켜 공정을 단순화하고 공정 시간을 단축시킬 수 있는 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법은,반도체 기판 상에 제1 절연막을 증착하고, 상기 증착된 제1 절연막의 일부에 제1 전도체를 형성하는 단계;상기 제1 전도체가 형성된 제1 절연막의 상부에 제2 절연막, 제3 절연막 및 제4 절연막을 증착하는 단계;상기 제4 및 제3 절연막을 선택적으로 제거하여 홀을 형성하는 단계;상기 제4 절연막 상부에 포토레지스트를 도포, 250 ℃ 내지 350℃의 범위에서 하드 베이크 및 에치 백 처리하여 상기 홀을 매립하는 제5 절연막을 형성하는 단계;상기 제5 및 제4 절연막의 상부에 제6 절연막을 형성하는 단계;상기 제6 절연막의 상부에 트렌치 마스크 패턴을 형성하는 단계;상기 트렌치 마스크 패턴을 이용하여 트렌치 라인홀 및 트렌치 비아홀을 형성하는 단계;상기 결과물 상에 장벽금속막을 형성하는 단계; 및 상기 트렌치 라인홀 및 트렌치 비아홀의 내부를 매립하는 제2 전도체를 형성하는 단계;를 포함하는 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법.를 포함한다.
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여기에서, 상기 제2 절연막은 상기 제3 및 제4 절연막 식각시에 식각 정지층(Etch Stop Layer)으로 작용한다.
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또한, 상기 장벽 금속막은 ⅰ) Ta, TaN 또는 Ta와 TaN을 포함한 다층막, ⅱ) Ti, TiN 또는 Ti와 TiN을 포함한 다층막, 또는 ⅲ) WNx 또는 WNx를 포함한 다층막으로 이루어지는 그룹으로부터 선택된 어느 하나로 이루어지고, 상기 제2 전도체는 Cu 또는 Cu를 포함한 다층막으로 이루어지며, 상기 제3 및 제4 절연막의 패터닝 전에 반사방지막(ARC)을 더 증착할 수 있다.
그리고, 상기 제2 절연막 및 제4 절연막은 동일한 절연 물질로 이루어지는데, 상기 제2 절연막 및 제4 절연막은 질화막, SiC 또는 알루미늄 산화막 중에서 선택된 어느 하나로 이루어진다.이러한 구성의 본 발명은 통상적인 유전 재료를 이용하지 않고, 감광막을 코팅한 후에, 코팅된 감광막을 하드 베이크(Hard Bake) 경화시키며, 이후, 화학 기계적 연마 공정이 아닌 전면 식각(Etch-Back) 공정을 이용하여 상기 경화된 감광막을 식각한 후에 후속 공정을 진행함으로써, 보다 용이하고 빠르게 듀얼-다마신 패턴을 이용한 반도체 소자를 제조할 수 있게 된다.
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이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법을 상세히 설명한다.
도 1a 내지 도 1j는 본 발명에 따른 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법을 나타내는 도면들이다.
본 발명은 먼저, 도 1a에 도시된 바와 같이, 반도체 기판 상에 절연 물질을 증착하고, 마스크를 이용하여 제1 절연막(11)을 형성한 후에, 이후 도전성 물질을 증착하고, 다마신 방법을 이용하여 제1 전도체(13)를 형성한 다음에, 제2 절연막(15), 제3 절연막(17) 및 제4 절연막(19)을 차례로 형성한 다음에 상기 제1 감광막(30)을 이용하여 패턴을 형성한다. 여기서, 도면부호 A는 감광막 패턴을 나타낸다. 또한, 상기 제2 절연막(15) 및 제4 절연막(19)은 동일한 절연 물질로 이루어지는 질화막일 수 있다. 또한, 상기 제2 절연막(15) 및 제4 절연막(19)은 SiC이거나, 알루미늄 산화막일 수 있다.
다음으로, 도 1b에 도시된 바와 같이, 상기 제1 감광막 패턴(30)을 이용하여 건식 식각 방법으로 제4 절연막(19'), 제3 절연막(17')을 식각하여 홀(B)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 상기 제1 감광막(30)을 제거하고, 제5 절연막(21)을 코팅한 이후, 고온에서 하드 베이크를 실시한다. 이때 상기 제5 절연막(21)은 감광막(Photo Resist)을 코팅하여 형성되며, 상기 하드 베이크에 의해 경화되게 된다. 여기서, 상기 하드 베이킹 온도는 250 내지 350℃의 범위인 것이 바람직하다.
다음으로, 도 1d에 도시된 바와 같이, 건식 식각 방법으로 상기 제5 절연막(21)을 에치 백(Etch-Back)하여 홀(B)을 매립하는 홀 매립부(21')를 형성한다.
다음으로, 도 1e에 도시된 바와 같이, 절연 물질을 증착하여 제6 절연막(23)을 형성한다.
다음으로, 도 1f에 도시된 바와 같이, 상기 제6 절연막(23) 상에 패턴이 형성된 트렌치 마스크 패턴(40)을 형성한다. 여기서 도면부호 C는 다마신 라인과 다마신 비아를 형성하기 위한 패턴을 나타낸다.
다음으로, 도 1g에 도시된 바와 같이, 상기 트렌치 마스크 패턴(40)을 이용하여, 건식 식각 방법으로, 제6 절연막(23')을 형성하고, 상기 제2 감광막(40)을 제거(strip)한다. 이때, 상기 홀 매립부(21')는 상기 제6 절연막(23')의 형성 이후 상기 제2 감광막(40)의 제거 시에 함께 제거되며, 여기서 도면부호 D는 식각 부위를 나타낸다.
다음으로, 도 1h에 도시된 바와 같이, 전면 식각을 실시하여 제6 절연막(23"), 제4 절연막(19") 및 제2 절연막(15')을 형성한다. 여기서, 상기 제2 절연막은 상기 제3 및 제4 절연막 식각 시에 식각 정지층(Etch Stop Layer) 역할을 한다. 또한, 상기 제3 및 제4 절연막(17', 19")의 패터닝 전에 반사방지막(ARC)(도시되지 않음)을 더 증착할 수도 있다. 여기서, 도면부호 E1은 다마신 라인이 형성되는 다마신 라인홀을 나타내고, E2는 다마신 비아가 형성되는 다마신 비아홀을 나타낸다.
다음으로, 도 1i에 도시된 바와 같이, 상기 결과물 상에 장벽 금속막(25)과 제2 전도체(27)를 차례로 증착한다. 여기서, 상기 장벽 금속막(25)은 ⅰ) Ta, TaN 또는 Ta와 TaN을 포함한 다층막, ⅱ) Ti, TiN 또는 Ti와 TiN을 포함한 다층막, 또는 ⅲ) WNx 또는 WNx를 포함한 다층막으로 이루어지는 그룹으로부터 선택될 수 있다. 또한, 상기 제2 전도체는 Cu이거나 Cu를 포함한 다층막인 것이 바람직하다.
다음으로, 도 1j에 도시된 바와 같이, 화학 기계적 연마(CMP) 공정을 이용하여 상기 제6 절연막(23")과 같은 높이가 되도록 상기 장벽 금속막(25)과 제2 전도체(27)를 평탄화하여, 평탄화된 제2 전도체(27')과 장벽 금속막(25')을 형성한다. 여기서, 도면부호 X는 다마신 라인을 나타내고, 도면부호 B는 다마신 비아를 나타낸다.
결국, 본 발명은 통상적인 유전 재료 대신에 감광막을 코팅한 후에, 코팅된 감광막을 하드 베이크 경화시키며, 이후, 화학 기계적 연마 공정이 아닌 전면 식각 공정을 이용하여 상기 경화된 감광막을 식각한 후에 후속 공정을 진행하는 듀얼-다마신 패턴을 이용한 반도체 소자를 제조하게 된다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시 예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다.
본 발명에 따르면, 듀얼-다마신 제조 공정이 단순화되고 공정 시간이 단축될 수 있고, 또한, 공정 제어 능력이 향상된다.
또한, 본 발명에 따르면 듀얼-다마신 공정에서 사진 공정시 적용되는 반사 방지막(Anti Reflect Coating: ARC)을 제거하는데 용이해진다.
도 1a 내지 도 1j는 본 발명에 따른 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법을 나타내는 도면들이다.

Claims (8)

  1. 반도체 기판 상에 제1 절연막을 증착하고, 상기 증착된 제1 절연막의 일부에 제1 전도체를 형성하는 단계;
    상기 제1 전도체가 형성된 제1 절연막의 상부에 제2 절연막, 제3 절연막 및 제4 절연막을 증착하는 단계;
    상기 제4 및 제3 절연막을 선택적으로 제거하여 홀을 형성하는 단계;
    상기 제4 절연막 상부에 포토레지스트를 도포, 250 ℃ 내지 350℃의 범위에서 하드 베이크 및 에치 백 처리하여 상기 홀을 매립하는 제5 절연막을 형성하는 단계;
    상기 제5 및 제4 절연막의 상부에 제6 절연막을 형성하는 단계;
    상기 제6 절연막의 상부에 트렌치 마스크 패턴을 형성하는 단계;
    상기 트렌치 마스크 패턴을 이용하여 트렌치 라인홀 및 트렌치 비아홀을 형성하는 단계;
    상기 결과물 상에 장벽금속막을 형성하는 단계; 및
    상기 트렌치 라인홀 및 트렌치 비아홀의 내부를 매립하는 제2 전도체를 형성하는 단계;
    를 포함하는 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제2 절연막은 상기 제3 및 제4 절연막 식각시에 식각 정지층(Etch Stop Layer)으로 작용하는 것을 특징으로 하는 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 장벽 금속막은 ⅰ) Ta, TaN 또는 Ta와 TaN을 포함한 다층막, ⅱ) Ti, TiN 또는 Ti와 TiN을 포함한 다층막, 또는 ⅲ) WNx 또는 WNx를 포함한 다층막으로 이루어지는 그룹으로부터 선택된 어느 하나로 이루어지는 것을 특징으로 하는 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제2 전도체는 Cu 또는 Cu를 포함한 다층막으로 이루어지는 것을 특징으로 하는 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제3 및 제4 절연막의 패터닝 전에 반사방지막(ARC)을 더 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항 또는 제 3항 내지 제 6항 중 어느 한 항에 있어서,
    상기 제2 절연막 및 제4 절연막은 동일한 절연 물질로 이루어지는 것을 특징으로 하는 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 제2 절연막 및 제4 절연막은 질화막, SiC 또는 알루미늄 산화막 중에서 선택된 어느 하나로 이루어지는 것을 특징으로 하는 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법.
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