JP2002522923A - エッチング特性が異なる誘電体層を用いてデュアルダマシンにより形成される配線 - Google Patents

エッチング特性が異なる誘電体層を用いてデュアルダマシンにより形成される配線

Info

Publication number
JP2002522923A
JP2002522923A JP2000565566A JP2000565566A JP2002522923A JP 2002522923 A JP2002522923 A JP 2002522923A JP 2000565566 A JP2000565566 A JP 2000565566A JP 2000565566 A JP2000565566 A JP 2000565566A JP 2002522923 A JP2002522923 A JP 2002522923A
Authority
JP
Japan
Prior art keywords
dielectric layer
etching
layer
depositing
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000565566A
Other languages
English (en)
Inventor
スケツ, エー. パリク,
メフル, ビー. ナイク,
サミュエル ブロイド,
ハンス, ピーター, ダブリュー. ヘイ,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2002522923A publication Critical patent/JP2002522923A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005Formation and after-treatment of dielectrics
    • H01L2221/101Forming openings in dielectrics
    • H01L2221/1015Forming openings in dielectrics for dual damascene structures
    • H01L2221/1031Dual damascene by forming vias in the via-level dielectric prior to deposition of the trench-level dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

(57)【要約】 本発明により、エッチング特性が異なる連続した誘電体層(314および316)にデュアルダマシン構造(332および334)を形成する集積回路製造方法およびデバイスが提供される。また、本発明により、これらの誘電体層が異なる誘電率を有する方法およびデバイスが提供される。本発明のさらなる実施形態には、放射に露光されると、ハードマスク(622)を形成するシリコン系感光材料などの単層マスクの使用が含まれる。さらなる実施形態では、IC構造を製造するための製造システム(710)が提供される。これらのシステムには、複数の製造ステーション(720、722、724、726、728、730)と相互作用し得るコントローラ(700)が含まれる。

Description

【発明の詳細な説明】
【0001】 (技術分野) 本発明は、デュアルダマシン技術を用いて製造される半導体デバイスの配線お
よびバイアプラグの製造に関する。
【0002】 (背景技術) IC(集積回路)などの半導体デバイスには、一般に、半導体材料の単体に一
体に組み込まれたトランジスタ、ダイオードおよびレジスタなどの電子回路素子
がある。さまざまな回路素子が伝導性コネクタにより接続されて、数百万個の個
々の回路素子を含む完全な回路を形成する。半導体材料および処理技術の進歩に
伴い、IC全体のサイズが小型化する反面、単体上に形成される素子数が増大す
る。さらなる小型化は、改良されたIC特性およびコスト軽減に非常に望ましい
。相互配線により、ICのさまざまな電子素子間が電気的に接続され、これらの
素子とピンなどのデバイスの外部コンタクト素子間に接続が形成されて、ICを
他の回路に接続する。通常、配線により電子回路素子間に水平方向の接続が形成
されるのに対して、伝導性バイアプラグにより電子回路素子間に垂直方向の接続
が形成されることで、積み重なねられた接続が得られる。
【0003】 配線およびバイアプラグを形成するためにさまざまな技術が用いられている。
このような技術の一つに、一般にデュアルダマシンと呼ばれるプロセスがあり、
このプロセスには、トレンチおよび下地バイアホールを形成するステップが含ま
れている。トレンチおよびバイアホールは、例えば、金属などの導体材料で同時
に充填されることで、配線および下地のバイアプラグが同時に形成される。従来
のデュアルダマシン製造技術の例が、Kaanta等による「デュアルダマシン
:ULSI配線技術(Dual Damascene:A ULSI Wiri
ng Technology)」、1991年6月11から12日、VMIC
Conference、IEEE、第144から152頁と、1997年に登録
されたHuang等の米国特許第5,635,423号に記載されている。
【0004】 従来のデュアルダマシン技術の一例が、さまざまなIC構造を示す図1Aから
1Cに図示されている。図1Aに示されているように、半導体基板112上に誘
電体層110が堆積される。バイアパターン118をもつエッチングマスク11
6が、誘電体層110上に配置される。時間調節された異方性エッチングを用い
て、バイアパターンに適合するホール120を層110にエッチングする。引き
続きマスク116がトレンチパターン124をもつマスク122(図1B)に置
き換えられる。時間調節された異方性エッチングを用いて、トレンチ126を形
成すると同時にホール120をさらに深くして、バイアホール128を形成する
。このバイアホールは、半導体基板112を露出するようにエッチングされてよ
い。この替わりとして、バイアホールは、基板内に部分的にオーバーエッチング
されてよい。図1Cに示されているように、次いで、バイアホールとトレンチが
同時に適切な金属130で充填される。このようにして、金属130が金属化さ
れた配線132と、半導体基板112に接触したバイアプラグ134になる。さ
らに、配線金属およびバイアプラグを堆積する前に、バイアホールとトレンチ内
にライナまたはバリヤ層が堆積されてよい。層110の表面が平坦化されて、余
分な金属130を除去し、配線132を画定する。また、金属のエッチバックを
用いて配線の画定が可能である。
【0005】 従来のデュアルダマシンの別の例が、図2Aから2Cに図示されたIC構造に
示されている。図2Aに示されているように、半導体基板212上には第1の誘
電体層210が堆積される。第1の誘電体層上にはエッチングストップ層216
が堆積される。エッチングストップ216上には第2の誘電体層218が堆積さ
れ、誘電体層218上にはエッチングマスク220が配置される。エッチングマ
スク220は、バイアホールをエッチングするためにパターン化(221)され
ている。第1の異方性エッチング手順を用いて、第2の誘電体層218がエッチ
ングされて、バイアパターンに適合するホール222(図2A)を形成する。こ
のようなエッチング手順は、エッチングストップ層216で停止する。エッチン
グマスク220が除去され、別のエッチングマスク224(図2Bを参照)が、
トレンチを形成するためにパターン化(226)されるように、第2の誘電体層
218上に配置される。第2の異方性エッチング手順を用いて、層218にトレ
ンチ228をエッチングする。同時に、エッチングストップ層216と第1の誘
電体層210をエッチングして、ホール222が基板212まで延長される。こ
のようなデュアルダマシン技術では、第1のエッチング手順は、第2のエッチン
グ手順よりもエッチングストップ層216に対する選択性が高い。図2Bに示さ
れているように、第2のエッチング手順により、トレンチ228と、半導体基板
212に延びるバイアホール230が形成される。マスク224が除去された後
、トレンチ228とバイアホール230は、適切な導体材料232(図2Cを参
照)で同時に充填されて、金属化された配線234と、基板212と接触するバ
イアプラグ236を形成する。層218の表面から余分な金属が除去されて、配
線234を画定する。
【0006】 上述して例示したような従来のデュアルダマシン技術の欠点は、設計ルールの
縮小およびバイアプラグの高さの縮小に対して現在および今後の要求に応えるこ
とに関する。例えば、図1Aから1Cを参照して記載した技術は、時間調節され
たエッチングを用いる。当業者には既知であるように、時間調節されたエッチン
グ法を用いる場合、エッチングの深さを正確に制御することは困難である。エッ
チングを正確に制御できなければ、品質に問題が生じる。図2Aから2Cを参照
して記載したエッチングストップ技術を用いると、時間調節されたエッチングよ
りもエッチング制御が良好になる。しかしながら、この従来技術では、さらなる
層、すなわちエッチングストップ層を用いる必要がでてくる。さらなる層を用い
ると、製造プロセスがより複雑になる。
【0007】 したがって、例えば、エッチングストップ層をなくすか、またはその数を減ら
しながら、コスト効率の良い改良されたデュアルダマシン製造方法および材料が
望まれる。
【0008】 (発明の開示) 本発明によれば、上述した従来の問題を解消する集積回路デバイスを含む新規
のデュアルダマシン方法および構造が提供される。
【0009】 本発明の一実施形態において、半導体基板などの基板上に第1の誘電体層が堆
積される。次いで、第1の誘電体層上に第2の誘電体層が堆積される。第1およ
び第2の誘電体層のエッチング特性は異なるものであって、すなわち、2つの層
のうちの一方が、他方の層と比較した場合、特定のエッチング化学物質において
エッチング速度が速くなるようなエッチング特性をもつ。第2の誘電体層には、
バイアホール用にパターン化された第1のエッチングマスクが設けられる。次い
で、異方性エッチングにより両方の誘電体層を通してバイアパターンが転写され
る。第1のエッチングマスクを除去した後、第2の誘電体層上に、下地のバイア
ホール上に配置されるトレンチパターンをもつ第2のエッチングマスクが設けら
れる。エッチングストップとして第1の誘電体層を用いて、第2の誘電体層を通
してトレンチが異方的にエッチングされる。トレンチをエッチングするために用
いられるエッチング化学物質は、第2の誘電体層のエッチング速度が第1の誘電
体層と比較して速くなるようなものである。このような本発明のエッチング処理
により、トレンチは第2の誘電体層を通って延びるのに対して、バイアホールは
第1の誘電体層を通って延びるトレンチおよび下地バイアホールが形成される。
第2のエッチングマスクが除去された後、金属などの導体材料でトレンチとバイ
アホールが同時に充填されて、デュアルダマシン構造を形成する。この実施形態
で用いるエッチングマスクは、誘電体層をエッチングするために用いられるエッ
チング化学物質に対するエッチング耐性の要求に応じて、フォトレジスト、ハー
ドマスクまたはフォトレジストとハードマスクの組合せからなるものであってよ
い。
【0010】 本発明の別の実施形態において、半導体基板上に形成されたキャップ層上に、
第1の誘電体層が堆積される。第1の誘電体層上には、第1の誘電体層とエッチ
ング特性が異なる第2の誘電体層が堆積される。第2の誘電体層上にハードマス
ク層が堆積された後、バイアパターンをもつ第1のフォトレジストが堆積される
。バイアパターンがキャップ層まで異方的にエッチングされた後、第1のフォト
レジストが取り除かれ、ハードマスク上に第2のフォトレジスト層が形成され、
これはまた、バイアホール内のキャップ層の露出部分にも形成されることが好ま
しい。第2のフォトレジストにトレンチパターンが現像される。このトレンチパ
ターンは、エッチングストップなどの第1の誘電体層を用いて、ハードマスクお
よび第2の誘電体層を通して異方的にエッチングされて、トレンチを形成する。
次いで、第2のフォトレジストが取り除かれる。異方性エッチングプロセスをさ
らに用いて、ハードマスクの除去とキャップ層を通したバイアホールのエッチン
グを同時に行う。このプロセスにより、第2の誘電体層にあるトレンチと、第1
の誘電体層とキャップ層にある下地バイアホールが形成される。トレンチとバイ
アホールに、ライナまたはバリヤ層が堆積される。引き続き、一列に並んだトレ
ンチとバイアホールは、導体材料で同時に充填されることによって、デュアルダ
マシン構造が形成される。この替わりとして、本発明の実施形態のデュアルダマ
シン構造は、ライナを用いずに組み立てられてもよい。
【0011】 本発明において、第2の誘電体層の材料の誘電率が1から3.5のように低い
ものを選択し、第1の誘電体層の材料の誘電率が3.5から8のように少し高い
ものを選択することが特に利点となる。誘電体材料をこのように選択することに
よって、低誘電率材料の優れた電気特性と高誘電率材料の高度な機械的特性を兼
ね備えた層の組合せが得られる。また、層間のクロストークが大幅に低減される
。このような組合せは、これらの2つのタイプの誘電体材料が、一般に、2つの
異なるエッチング化学物質を必要とするため特に適切なものである。
【0012】 本発明のさらなる別の実施形態において、基板上に第1の誘電体層が堆積され
る。第1の誘電体層上には、バイアホール用にパターン化された第1のエッチン
グマスクが配置される。適切な異方性エッチングプロセスを用いて、第1の誘電
体層を通してバイアパターンが転写されることにより、バイアホールを形成する
。第1のエッチングマスクが除去され、第1の誘電体層上に第2の誘電体層が堆
積される。この第2の誘電体層材料により、バイアホールが部分的または完全に
充填される。第2の誘電体層上には、下地バイアホール上に位置するトレンチパ
ターンをもつ第2のエッチングマスクが配置される。第2の異方性エッチングプ
ロセスを用いて、第2の誘電体層にトレンチをエッチングすると同時に、バイア
ホールから第2の誘電体層材料を除去し、このときエッチングストップとして第
1の誘電体層を用いる。第2のエッチングプロセスは、第1の誘電体層と比較し
て第2の誘電体層のエッチング速度が速くなるようなエッチング化学物質を用い
る。第2のエッチングマスクが除去されると、トレンチおよびバイアは導体材料
で充填されることにより、上述した実施形態に類似したデュアルダマシン構造が
得られる。
【0013】 本発明のさらなる別の実施形態において、上述した実施形態と組み合わせて単
層のエッチングマスクが用いられる。これらの単層マスクには、放射に露光され
るとハードマスクとなるシリコン系フォトレジスト材料が含まれる。このような
タイプの材料の適切な例には、UV光に露光されるとプラズマ重合化メチルシラ
ン酸化物に転換されるプラズマ重合化メチルシランが含まれる。この実施形態で
は単層のハードマスクが得られるのに対して、従来のハードマスク技術では、2
つのマスク層、すなわちフォトレジストおよびハードマスク層が必要である。
【0014】 本発明のさらなる実施形態において、本発明のIC構造などの製造される構造
を形成するための製造システムが提供される。これらのシステムには、複数の製
造ステーションとの相互作用に適したコンピュータなどのコントローラが含まれ
る。これらの製造ステーションはそれぞれ、IC構造を製造するために用いる処
理ステップを実行する。コントローラと製造ステーション間は操作リンクにより
接続される。コンピュータプログラムなどのデータ構造により、コントローラが
製造ステーションで実行される処理ステップを実行する。データ構造は、取外し
可能な電子記録媒体に与えられる。
【0015】 (発明を実施するための最良の形態) 本発明および本発明の実施形態を記載する中で、明確に記載するためにいくつ
か専門用語が用いられる。このような専門用語は、記載する実施形態だけでなく
、同じ結果を得るために実質的に同じ方法で実質的に同じ機能を遂行するすべて
の同等のものを含むものである。
【0016】 本発明の一実施形態において、IC構造にトレンチと下地バイアホールを選択
的にエッチングするために、エッチング特性が異なる連続した誘電体層が用いら
れる新規のデュアルダマシンプロセスが実行される。本願明細書に定義される2
つの材料の「異なるエッチング特性」という表現には、材料の1つのエッチング
速度が特定の化学物質においてもう1つの材料のものよりも速くなるようなエッ
チング特性が含まれる。このプロセスは、図3Aから3Eに示されたIC構造の
ような製造される構造に示される。本願明細書に定義される「集積回路構造」と
いう表現には、完全に形成された集積回路と部分的に形成された集積回路が含ま
れる。図3Aは、半導体基板310などの基板上に堆積された第1の誘電体層3
14を示す。本願明細書で定義される「半導体基板」という表現には、通常の集
積回路素子、部品、配線および半導体材料からなる構造およびデバイスが含まれ
る。第1の誘電体層314上には第2の誘電体層316が堆積される。第1およ
び第2の誘電体層(314および316)のエッチング特性は異なるもので、こ
れらの層の一方のエッチングを他方の層を著しくエッチングせずに選択的に行う
。第2の誘電体層316上には第1のフォトレジスト318(図3A)が堆積さ
れる。これらの誘電体層およびフォトレジスト層は、当業者に既知の任意の方法
を用いて堆積されてよい。
【0017】 フォトレジスト318(図3A)が現像されて、バイアパターン320を形成
する。図3Bに示されているように、第1の異方性エッチングプロセスを用いて
、誘電体層316および314を通してバイアパターンを転写し、基板310の
露出した上面にある誘電体層314にバイアホール322を形成する。第1のエ
ッチングプロセスには、誘電体層316を通してバイアパターンをエッチングす
るステップと、引き続きエッチング化学物質を変えて、層314を通してバイア
パターンをエッチングするステップが含まれる。2つの誘電体層のエッチング特
性は異なるため、2つの異なるエッチング物質を用いる必要がある。エッチング
層314に用いられるエッチング化学物質は、本発明の技術では層316が層3
14にバイアホールをエッチングするためのマスクとなる必要があるため、この
化学物質が第1のフォトレジスト318を侵食するものであれば、層316に対
して選択性をもつことが必要となる。2つの材料が特定のエッチングプロセスに
露出される場合、エッチングプロセスは、本願明細書において、材料のうちの一
方が他方の材料よりも著しく低速にエッチングされる場合、この一方の材料に対
して選択性をもつものであると定義される。
【0018】 第1のフォトレジスト318(図3B)が取り除かれ、図3Cに示されている
ように、第2の誘電体層316上に第2のフォトレジスト層324が堆積される
。第2のフォトレジスト層が現像されて、トレンチパターンに適合するパターン
326を形成する。この替わりとして、フォトレジストを完全に現像せずに、バ
イアホール322にある基板310の露出部分上に第2のフォトレジスト層32
4が堆積される(図3C)。エッチングストップとして誘電体層314を用いて
、誘電体層316にトレンチ328(図3D)をエッチングし、このときエッチ
ングストップとして誘電体層314を用いる。これを達成するために、層314
よりもかなり高速に層316をエッチングするエッチングプロセスを用いる。バ
イアホール322にあるフォトレジスト324により、第2のエッチングプロセ
スから基板310が保護される。ついで、第2のフォトレジストが取り除かれる
。この替わりとして、ハードマスクを用いる場合、トレンチのエッチングプロセ
スを完了するときはフォトレジストをエッチングして除去しなければならない。
図3Eに示されているように、金属などの適切な導体330がバイアホール32
2とトレンチ328に同時に堆積されることにより、配線334と、基板310
と接触するバイアプラグ332が形成される。余分な導体材料は、例えば、CM
P(化学機械研磨)や金属エッチバックを用いた平坦化により、層316の表面
から除去される。配線334とバイアプラグ332によりデュアルダマシン構造
が形成される。本願明細書において定義される「デュアルダマシン構造」という
表現には、同時に形成されるトレンチの配線および下地バイアプラグが含まれる
【0019】 この替わりとして、導体材料を堆積する前に、バイアホール322とトレンチ
328に適切なライナ(図示せず)が堆積されてよい。Cuなどの導体は、ライ
ナまたはバリヤ層を必要とする。通常、0.5μm以下の厚みをもつ第1の誘電
体層314、すなわちバイアプラグを含む層により、金属間層が形成される。金
属化配線を含む第2の誘電体層316により、金属内層(intra-metal layer)が
形成される。通常、金属内層の厚みは、0.2から4μmの範囲のものである。
誘電体層の一方に適した誘電体材料の例には、PECVD(プラズマ強化型化学
気相堆積)SiO2およびF−SiO2などの酸化物が含まれるのに対して、他方
の誘電体層に適した誘電体材料には、アモルファスフッ化炭素系材料と、フッ化
および非フッ化ポリ(アリーレン)エーテル(商業上FLARE 1.0および
2.0として知られ、Allied Signal Companyから入手可
能)、ポリ(アリーレン)エーテル(商業上PAE2−3として知られ、Sch
umacher Companyから入手可能)、ジビニルシロキサンベンゾシ
クロブタン(DVS−BCB)や同様の製品などのスピンオン誘電体ポリマーと
、エーロゲルなどのポリマーが含まれる。これらの誘電体材料は、当業者に既知
のものである。ポリマーをエッチングするために用いられるO2系エッチング化
学物質は、SiO2に対して高度に選択性をもつため、酸化物とポリマーのエッ
チング特性は異なるものである。一方、SiO2をエッチングするために用いる
CHFx系エッチング化学物質は、ポリマーに対して高度に選択性をもつ。例え
ば、H2系化学物質を用いて金属線にパッシベーションを施した後、当業者に既
知の技術および材料を用いて、PECVD Sixyzなどの保護層を金属線
に堆積させることが好ましい。
【0020】 図3Aから3Eを参照して記載した本発明の技術はフォトレジストマスクを用
いるが、本発明は、ハードマスクまたはフォトマスクとハードマスクの組合せを
用いる場合も同等に動作可能であることを理解されたい。例えば、誘電体層をエ
ッチングするさいに施すエッチング処理や下地基板310内にエッチングするた
めのオーバーエッチングステップにより、デュアルダマシンバイアプラグと下地
導体間の接触の抵抗率を低くすることができるように、フォトレジストのエッチ
ング速度が十分に低いものでなければ、ハードマスクが用いられてよい。
【0021】 本発明の新規のデュアルダマシン技術により時間調節されたエッチングを用い
る必要がなくなることで、エッチングの深さ制御が高められる。また、本発明に
より、金属間層と金属内層誘電体層間にエッチングストップ層を用いる必要がな
くなることで、製造が容易になり、品質構造およびコスト削減が図れる。エッチ
ング選択性の上述した利点を備えたまま、機械的、熱的および電気的特性が最適
化される層の組合せが得られるように、金属間層と金属内層の誘電体材料を慎重
に選択することにより、従来のデュアルダマシン技術と比較した場合の本発明の
さらなる利点が得られる。
【0022】 デュアルダマシン構造で使用する誘電体材料は、機械的強度が高く、k(誘電
率)が低いものが望ましい。本願明細書に定義されるように、「低k材料」とい
う用語は、k=1−3.5の誘電体材料を指す。本願明細書で定義される「高k
材料」とは、k>3.5の誘電体材料を指す。当業者に既知であるように、以下
の材料などの低k材料の物理的強度は比較的低い。例えば、ポリ(アリーレン)
エーテル、フッ化ポリ(アリーレン)エーテルおよびジビニルシロキサンベンゾ
シクロブタンなどのポリマーや、エーロゲルのような低k材料の機械的強度は比
較的低く、これらの材料からなる膜は、層が非常に薄いものでなければ、一般に
、亀裂が生じやすい。また、これらの材料からなる高アスペクトの線は壊れやす
い。しかしながら、高k材料と比較すると、低キャパシタンスや低電力損失など
の誘電体特性が優れているため、低k材料を使用することは非常に望ましい。本
発明によれば、例えば、第2の誘電体層316(すなわち、金属内層)に使用す
る材料に低k材料を選択し、第1の誘電体層314(すなわち、金属間層)に使
用する材料にkが比較的高い材料を選択することにより、図3Aから3Eを参照
して記載して構造に低kと高kの誘電体材料が用いられることが利点となる。こ
のように誘電体材料を選択することによって、従来技術と比較した場合、金属内
層の厚みを低減させることができる。
【0023】 2つの誘電体層を組み合わせると、例えば、SiO2を用いる金属間層から主
に機械的強度が得られる。低k材料の中には亀裂への耐性が比較的弱いものもあ
るが、これは、本発明において低k材料からなる薄い層を用いることにより解消
される。低k層は、高k層よりもかなり薄いものが好ましい。さらに、本発明の
重要な利点は、金属間層と金属内層の両方の材料を低k材料にする場合と比較す
ると、一方の層が低k材料を備え、他方の層が高k材料を備える場合、層の組合
せのクロストークが10から20%低減される。本発明の技術のさらなる利点が
得られる要因は、バイアがトレンチとは別々に形成されることであり、言い換え
れば、トレンチが形成される前に両方の誘電体層を通してバイアホールが完全に
形成されるため、バイアとトレンチ間の位置ずれがある場合、バイアのサイズが
低減しないことである。この特徴により、金属線の幅が下地バイアの直径に実質
的に類似したデザインが得られる。
【0024】 本発明の別の実施形態が、IC構造などのさまざまな製造される構造を示す図
4Aから4Fに図示されており、この実施形態では、フォトレジストおよびハー
ドマスクを用い、さらに基板上に窒化物層などのエッチングストップやキャップ
層を用いる。図4Aに示された構造では、半導体基板410などの基板上に堆積
される窒化物層411などのストップまたはキャップ層が用いられる。キャップ
層411上には第1の誘電体層414が堆積される。第1の誘電体層414上に
は第2の誘電体層416が堆積される。第1および第2の誘電体層414および
416のエッチング特性はそれぞれ異なるため、これらの層の一方のエッチング
を他方の層を著しくエッチングすることなく選択的に行うことができる。誘電体
層の一方は、例えば、PECVD SiO2などの酸化物からなるのに対して、
他方の誘電体層に適した材料には、図3Aから3Eを参照して記載したポリマー
などの低k材料が含まれてよい。図4Aに図示されているように、層416上に
ハードマスク418が堆積された後、第1のフォトレジスト420が堆積される
。バイアパターン422が第1のフォトレジストに現像される。次いで、第1の
異方性エッチングプロセスを用いて、バイアパターンがキャップ層411までエ
ッチングされて、層414にバイアホール424(図4B)を形成する。図3B
を参照して記載されているように、バイアホール424を形成するためのエッチ
ングプロセスは、バイアホール322を形成するためのプロセスに類似したもの
である。第1のフォトレジスト420が取り除かれ、図4Cに示す第2のフォト
レジスト426が、ハードマスク418の露出表面上に堆積される。この替わり
として、バイアホール424にあるキャップ層411の露出部分上にフォトレジ
スト426が堆積されてもよい。第2のフォトレジスト426が構造上に堆積さ
れると、エッチングステップを施す前に、ハードマスク418が部分的または完
全に除去されてもよいことを理解されたい。トレンチパターン428が第2のフ
ォトレジストに現像される。誘電体、マスクおよびエッチングストップ層は、当
業者に既知の任意の方法により堆積されてよい。
【0025】 図4Dに示されているように、第2の異方性エッチングプロセスを用いて、ハ
ードマスク418と誘電体層416を通してトレンチパターンを転写し、このと
きエッチングストップとして誘電体層414とキャップ層411を用いることに
よって、トレンチ430を形成する。この替わりとして、このプロセスが著しい
速度でキャップ層をエッチング可能であれば、バイアホール424に堆積された
フォトレジスト426を用いて、第2のエッチングプロセスからキャップ層41
1の露出部分を保護してよい。図3Dを参照した記載と同様に、層416のエッ
チング化学物質が層414に対して高度に選択性をもつものであるように層41
4および416のエッチング特性が異なる場合、誘電体層414がエッチングス
トップとなる。ついで、第2のフォトレジスト426が除去される。次いで、図
4Eに示されているように、第3の異方性エッチングにより、ハードマスク41
8とバイアホール426内のキャップ層411を選択的に除去する。バイアホー
ル426とトレンチ430内にバリヤ層432(図4F)が堆積される。ライナ
内に金属などの導体材料が堆積されて、バイアプラグ434と金属線436を同
時に形成し、金属線436とバイアプラグ434によりデュアルダマシン構造が
形成される。CMPまたは金属エッチバックなどの平坦化ステップを用いて、金
属線436を画定する。本発明は、導体金属がライナまたはバリヤ層を必要とし
ない場合、ライナまたはバリヤ層432を用いずに同等に動作可能である。
【0026】 図3Aから3Eを参照して記載された利点は、図4Aから4Fを参照して記載
された製造方法および材料に同様に当てはまる。さらに、後者の形態では、トレ
ンチおよびバイアホールの画定部分にあまり影響を及ぼさずに、ハードマスクお
よびキャップ層を同時に除去するのに非常に適した方法が得られる。
【0027】 エッチング特性が異なる連続した誘電体層を含む本発明の別の実施形態が、図
5Aから5FのIC構造などの製造される構造に図示されている。図5Aは、半
導体基板510などの基板上に堆積された、PECVD SiO2やF−SiO2 などの第1の誘電体層514を示す。誘電体層514上には第1のフォトレジス
ト516が堆積され、バイアパターン518がこのフォトレジストに現像される
。図5Bに示されているように、層514を通してバイアパターンが転写され、
層514にバイアホール512を形成し、半導体基板510上でエッチングを停
止する。フォトレジストが取り除かれ、層514上に第2の誘電体層520(図
5B)が堆積されて、層514にあるバイアホール512を完全または部分的に
充填するプラグ513を形成する。第2の誘電体層520上には、図5Cに示さ
れている第2のフォトレジスト522が堆積される。誘電体層およびフォトレジ
スト層は、当業者に既知の任意の方法で堆積されてよい。
【0028】 第2のフォトレジストが現像されて、トレンチパターン524(図5C)を形
成する。層520は、エッチングストップとして層514と半導体基板510を
用いて異方的にエッチングされることにより、図5Dに示すトレンチ526を形
成する。また、層520にトレンチ526を形成するために用いる異方性エッチ
ングプロセスを用いて、バイアホール512(図5D)からプラグ513を除去
する。エッチング層520へのエッチングプロセスが、層514および基板51
0に対して高度に選択性をもつように、誘電体層514および520のエッチン
グ特性は異なるものである(図3Aから3Eの誘電体層314および316と同
様)。この替わりとして、半導体基板510には、窒化物などのキャップ(図示
せず)がある。さらに、第2のフォトレジストと層520間にはハードマスク(
図示せず)が挿間され、この場合、キャップとハードマスクが異方的にエッチン
グされて、ハードマスクを除去し、キャップ層を通してバイアパターンをエッチ
ングする。
【0029】 第2のフォトレジスト522が取り除かれると、層520にトレンチ526を
有し層514にバイアホール512を有する図5Eの構造が得られる。図5Fに
示されているように、金属などの導体材料がトレンチ526とバイアホール51
2に同時に堆積されて、金属線532とプラグ534を有するデュアルダマシン
構造が形成される。例えば、CMPや金属エッチバックを用いて、層520の表
面から余分な金属530が除去される。代替実施形態(図示せず)において、金
属530と誘電体層514および520間にライナが挿間される。層514は、
層314(図3Aから3F)に類似した図5Dから5Fの構造の金属内層である
。層520は、層316に類似した金属間層である。図3Aから3Eを参照して
記載された利点は、図5Aから5Fを参照して記載した製造方法および材料に同
等に当てはまるものである。また、本発明の新規の技術により、従来のデュアル
ダマシン技術と比較した場合、バイアエッチングで非常に深いバイアをエッチン
グする必要がないため、デュアルダマシン製造技術がさらに高められものとされ
る。
【0030】 本発明の新規の技術は、フォトマスク、ハードマスク、またはフォトマスクと
ハードマスクの組合せで実行可能である。SiO2や窒化シリコンなどのハード
マスクは、O2系エッチングに対して通常のフォトレジスト材料のエッチング耐
性が低いため、多くの低k材料を選択的にエッチングするさいに使用されるO2
系エッチング化学物質に適している。従来のハードマスク技術では、ハードマス
ク上にフォトレジストを使用する必要があるため、2つのマスク層が用いられる
。フォトレジストが現像され、パターンがハードマスク層に転写される。199
8年2月2日に出願された本願と同一の譲受人に譲渡された米港特許出願第09
/017,350号に記載されているように、本発明は、シリコン系の感光材料
からなる単層を用いたハードマスク作製技術に適用されることが好ましい。単層
のハードマスク技術を利用する本発明の一実施形態が、図6Aから6Cに示すI
C構造に図示されている。図6Aに示されているように、半導体基板610上に
は、PECVD SiO2などの第1の誘電体層614が堆積される。図5Aを
参照して記載したように、この層に最終的なバイアに適合するホール612が形
成される。図5Bを参照して記載されているように、層614上には第2の誘電
体層620が堆積され、プラグ613を形成することにより部分的または完全に
ホール612を充填し、ここでの第1および第2の誘電体層のエッチング特性は
異なるものである。誘電体層620に適した材料には、アモルファスフッ化炭素
または図3Aから5Eに図示した実施形態を参照して記載したような有機スピン
オン誘電体材料などの低k材料が含まれる。第2の誘電体層620上には、シリ
コン系感光マスク材料622の層が堆積される。マスク層622に適した材料に
は、本願明細書に参照により引用された米国特許第5,439,780号に示さ
れているように、CVD PPMS(プラズマ重合化メチルシラン)が含まれる
【0031】 PPMS層は、UV光に選択的に露出されて、PPMS層の露出部分をPPM
SO(プラズマ重合化メチルシラン酸化物)に転換する。層622のエッチング
パターンは、層の非露出PPMS部分を除去することにより現像されて、デュア
ルダマシンプロセスのトレンチ配置に適合する開口624(図6B)が得られる
。非露出PPMSは、例えば、Cl2またはCl2−HBr系のプラジマエッチン
グを用いて除去される。このエッチング化学物質は、これらの材料の多くのエッ
チング耐性がこのエッチング化学物質に対して一般に優れているため、低k材料
を含むデュアルダマシン技術に特に適している。図6Cに示されているように、
異方性のO2系プラズマエッチングを用いて、トレンチ626とバイアホール6
12を形成する。図5Fを参照して記載されているように、トレンチ626とバ
イアホール612は、適切な導体材料で同時に充填される。その結果得られる金
属線は、例えば、CMPを用いて画定され、このときマスク622も除去される
。図6Aから6Cを参照して記載されているように、シリコン系感光材料の単層
を用いるマスク技術は、図3Aから5Fに図示されている本発明の実施形態で用
いられる場合に同様に実行可能である。
【0032】 任意の次の製造ステップにおいて任意の層を堆積する前に、当業者に既知の表
面調整方法および材料を用いて、構造の表面を洗浄または調整する必要があるこ
とを理解されたい。また、フォトレジストを除去するための方法には、従来のド
ライおよびウェット方法が含まれることも理解されたい。
【0033】 本発明の新規のデュアルダマシン製造技術では、一連の処理ステップが必要と
なる。各処理ステップは、製造ステーションで実行されてよい。製造ステーショ
ンのすべてまたは一部およびそれぞれの処理ステップは、図7に図示されている
コントローラ700を含む新規の装置により統合される。コントローラ700は
、図3Aから3Cを参照して記載したIC構造のように、製造される構造を形成
するさいに利用する多数の製造ステーションを制御し得るものである。図7に示
されているように、IC構造を製造するための新規の製造システム710には、
コントローラ700と、複数の製造ステーション720、722、724、72
6、728および730が含まれる。さらに、システム710には、コントロー
ラ700と、製造ステーション720、722、724、726、728および
730のそれぞれとの間を接続する操作リンク721、723、725、727
、729および731がある。新規の装置には、コンピュータプログラムなどの
データ構造が含まれており、これにより、コントローラ700が各製造ステーシ
ョンでの処理ステップを制御し、任意に、新規の構造を形成するために製造ステ
ーションを用いる順番を調整する。
【0034】 適切なコントローラの例には、他のコンピュータやコンピュータまたはデータ
処理装置のネットワークに操作可能に接続された1以上のコンピュータを含む従
来のコンピュータおよびコンピュータシステムが含まれる。適切なコンピュータ
には、パーソナルコンピュータとして一般に知られるコンピュータが含まれる。
コントローラ700により使用されるデータ構造は、コンピュータのフロッピー
(登録商標)ディスク、取外し可能なコンピュータのハードディスク、磁気テー プおよび光ディスクなどの取外し可能な電子データ記録媒体740(図7)に格 納されることで、製造場所が異なる場合でも同じデータ構造を使用しやすくなる 。この替わりとして、当業者に既知であるように、このようなデータ記録装置を 用いて、コントローラ700から離れた位置にある位置に配置された媒体(図示 せず)を含む取外しができない電子データ記録媒体に格納されてよい。1以上の モデムやサーバとして一般に知られる1以上のコンピュータを用いた技術を利用 して、ハードワイヤ接続、ワイヤレス接続およびデータ通信方法を含む当業者に 既知の通信技術を利用して、遠隔地からコントローラ700へとデータ構造が伝 送されてよい。データ記録媒体は、当業者に既知の方法および装置部品を用いて 、コントローラに操作可能に接続されてよい。製造システム710に適した製造 ステーションの例には、表Aに示すステーションが含まれる。
【0035】 (表A) ─────────────────────────────────ステーション 処理ステップ ───────────────────────────────── 720 基板上に第1の誘電体層を堆積 722 第1の誘電体層上に第2の誘電体層を堆積 724 第2の誘電体層上にバイアパターンをもつ第1のエッチング マスク層を堆積 726 第1および第2の誘電体層を通してバイアパターンを異方的 にエッチング 728 第1のエッチングマスク層を除去 730 下地バイア上の第2の誘電体層にトレンチをエッチング
【0036】 製造システム710には、さらなる製造ステーションが追加されてよい。また
、1以上の製造ステーションが、他の製造ステーションから離れた位置に配置さ
れる場合、さらなるコントローラまたはコントローラのネットワークが用いられ
て、遠隔位置の製造ステーションを制御してもよいことも理解されたい。
【0037】 図7に示されているように、コントローラ700は、操作リンクを介して各製
造ステーションに接続され得るものである。これらの各リンクにより、双方向接
続が得られて、コントローラ700が特定の操作パラメータなどのコマンドをデ
ータ構造から転送し、テストデータなどの情報を製造ステーションから受信する
ことができる。操作リンクは、ハードワイヤ接続またはワイヤレス接続の形態の
ものであってよい。
【0038】 図8は、本発明の別の実施形態を示す。本発明のコントローラ800を含む新
規の装置は、図5Aから5Fを参照して記載されるIC構造のような製造される
構造を形成するさいに用いる製造ステーションを制御し得るものである。製造ス
テーション820、822、824、826、828、830および832は、
操作リンク821、823、825、827、829、831および833をそ
れぞれ介してコントローラ800に接続される。新規の装置には、各製造ステー
ションでの処理ステップをコントローラに制御させるデータ構造が含まれる。図
5Aから5Fに示されている構造を製造するための新規の製造システム810に
は、コントローラ800、データ構造、上述した製造ステーションおよび操作リ
ンクが含まれる。取外し可能な電子記録媒体840にデータ構造が与えられてよ
い。コントローラ、データ構造、操作リンクおよび取外し可能な記録媒体は、図
7を参照して記載したものと同様のものである。製造システム810に適した製
造ステーションの例には、表Bに示されるステーションが含まれる。
【0039】 (表B) ──────────────────────────────────ステーション 処理ステップ ────────────────────────────────── 820 基板上に第1の誘電体層を堆積 822 第1の誘電体層上にバイアパターンをもつ第1のエッチングマ スク層を堆積 824 第1の誘電体層にバイアホールを異方的にエッチング 826 第1のエッチングマスク層を除去 828 第1の誘電体層上に第2の誘電体層を堆積 830 第2の誘電体層上にトレンチパターンをもつ第2のエッチング マスク層を堆積 832 第2の誘電層を介してトレンチパターンを異方的にエッチング
【0040】 本発明の半導体基板の使用に適した半導体材料には、シリコン、ゲルマニウム
、シリコン/ゲルマニウム合金、ガリウムヒ素およびインジウム/ガリウム/ヒ
化物/リン化物が含まれる。通常、本発明のデュアルダマシン構造は、半導体基
板上の金属化線と接触する。本発明のデュアルダマシンのトレンチおよびバイア
ホールを充填するのに適した導体材料は、Cu、Ag、Al、W、これらの合金
および合金をもつかまたはもたないこれらの金属の混合物が含まれる。金属配線
および金属デュアルダマシン構造を用いて本発明の実施形態を記載および図示し
ているが、本発明は、金属以外の導体材料が用いられる場合も同等に実行可能で
ある。適切な導体材料には、金属および非金属の超伝導体、すなわち、金属ニッ
ケル/ゲルマニウムおよび非金属イットリウム/バリヤ/銅酸化物などの超伝導
転移温度かまたはそれ以下の温度で直流抵抗がゼロの材料が含まれる。デュアル
ダマシンのトレンチおよびバイアホールを同時に充填するのに適した技術には、
CVD、PVD、電気めっきおよび無電解めっきが含まれる。これらの技術は当
業者に既知のものである。
【0041】 好適な実施形態の点から本発明を記載してきた。当業者であれば、さまざまな
手段から本発明の要素を構成し、さまざまな方法で部品の配置を修正することが
可能であることが理解されよう。本発明の実施形態を詳細に記載し添付の図面に
示してきたが、請求項に記載されているように本発明の範囲から逸脱することな
く、さらなるさまざまな修正が可能であることは明らかであろう。
【図面の簡単な説明】
【図1A】 従来のIC構造を順次段階的に示した略図的断面側面図である
【図1B】 従来のIC構造を順次段階的に示した略図的断面側面図である
【図1C】 従来のIC構造を順次段階的に示した略図的断面側面図である
【図2A】 従来のIC構造を順次段階的に示した略図的断面側面図である
【図2B】 従来のIC構造を順次段階的に示した略図的断面側面図である
【図2C】 従来のIC構造を順次段階的に示した略図的断面側面図である
【図3A】 本発明のIC構造の実施形態を順次段階的に示した略図的断面
側面図である。
【図3B】 本発明のIC構造の実施形態を順次段階的に示した略図的断面
側面図である。
【図3C】 本発明のIC構造の実施形態を順次段階的に示した略図的断面
側面図である。
【図3D】 本発明のIC構造の実施形態を順次段階的に示した略図的断面
側面図である。
【図3E】 本発明のIC構造の実施形態を順次段階的に示した略図的断面
側面図である。
【図4A】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図4B】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図4C】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図4D】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図4E】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図4F】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図5A】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図5B】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図5C】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図5D】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図5E】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図5F】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図6A】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図6B】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図6C】 本発明のIC構造の別の実施形態を順次段階的に示した略図的
断面側面図である。
【図7】 図3Aから3EのIC構造を製造するための製造システムを示し
たブロック図である。
【図8】 図5Aから5FのIC構造を製造するための製造システムを示し
たブロック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナイク, メフル, ビー. アメリカ合衆国, カリフォルニア州, サン ノゼ, ラ ロッサ サークル 1608 (72)発明者 ブロイド, サミュエル アメリカ合衆国, カリフォルニア州, ロス アルトス ヒルズ, プリッシマ ロード 26496 (72)発明者 ヘイ, ハンス, ピーター, ダブリュ ー. アメリカ合衆国, カリフォルニア州, サニーヴェイル, ロッビア ドライヴ 1087 Fターム(参考) 4M104 AA01 AA02 AA04 AA05 BB02 BB04 BB08 BB18 BB36 CC01 DD08 DD16 DD20 EE12 HH20 4M113 AD51 BA04 BA15 BA23 CA01 CA34 5F004 DA00 DA04 EA04 EB02 5F033 GG02 HH08 HH11 HH14 HH19 HH40 JJ01 JJ08 JJ11 JJ14 JJ19 JJ40 KK03 MM02 MM13 NN07 PP06 PP14 PP27 PP28 QQ09 QQ10 QQ11 QQ16 QQ21 QQ25 QQ26 QQ31 QQ35 QQ37 QQ48 RR04 RR11 RR21 SS15 WW09 XX03 XX24

Claims (36)

    【特許請求の範囲】
  1. 【請求項1】 基板上に構造を形成する方法であって、 a)前記基板上に第1の誘電体層を堆積すること; b)前記第1の誘電体層上に、前記第1の誘電体層とエッチング特性が異なる
    材料を備える第2の誘電体層を堆積すること; c)前記第2の誘電体層上にバイアパターンをもつ第1のエッチングマスクを
    堆積すること; d)第1のエッチング手順において前記第1および第2の誘電体層を通してバ
    イアパターンを異方的にエッチングすることにより、第1の誘電体層にバイアホ
    ールを形成すること; e)前記第1のエッチングマスクを除去すること; f)第2のエッチング手順において下地バイアホール上の第2の誘電体層にト
    レンチを異方的にエッチングすることにより、トレンチおよびバイアホールがデ
    ュアルダマシン構造を製造するように適応させることを含む方法。
  2. 【請求項2】 前記第1のエッチング手順が、 a)第1のエッチング化学物質において第2の誘電体層を通してバイアパター
    ンを異方的にエッチングすること; b)第2のエッチング化学物質において第1の誘電体層を通してバイアパター
    ンを異方的にエッチングすることを含む請求項1記載の方法。
  3. 【請求項3】 前記第2のエッチング手順が、 a)前記第2の誘電体層上に、トレンチパターンをもつ第2のエッチングマス
    クをバイアパターンを覆うように堆積させること; b)第1の誘電体材料に対して選択性をもつエッチング化学物質を用いて、第
    2の誘電体層を通してトレンチパターンを異方的にエッチングすることを含む請
    求項1記載の方法。
  4. 【請求項4】 第2のエッチングマスクを堆積することが、フォトレジスト
    を堆積することを含む請求項3記載の方法。
  5. 【請求項5】 a)バイアホールにフォトレジストを堆積すること; b)第2の誘電体層を通してトレンチパターンをエッチングした後、バイアホ
    ールからフォトレジストを除去することをさらに含む請求項4記載の方法。
  6. 【請求項6】 第1のエッチングマスクを堆積することが、フォトレジスト
    マスク、ハードマスクおよびフォトレジストマスクとハードマスクの組合せの群
    から選択されるマスクを堆積することを含む請求項1記載の方法。
  7. 【請求項7】 第1のエッチングマスクを堆積することが、 a)第2の誘電体層上にシリコン系感光材料の層を堆積すること; b)シリコン系感光材料層をパターニングして、バイアパターンを画定するこ
    とを含む請求項1記載の方法。
  8. 【請求項8】 シリコン系感光材料は、放射に露光されてパターニングされ
    るプラズマ重合化メチルシランであり、露光することによって、プラズマ重合化
    メチルシランがプラズマ重合化メチルシラン酸化物を備えるハードマスクを形成
    する請求項7記載の方法。
  9. 【請求項9】 前記第1および第2の誘電体層が、異なる誘電率の材料を備
    える請求項1記載の方法。
  10. 【請求項10】 前記第1の誘電体層材料の誘電率が、第2の誘電体層材料
    のものよりも高い請求項1記載の方法。
  11. 【請求項11】 前記第1の誘電体層材料の誘電率が、約3.5から約8の
    範囲のものであり、前記第2の誘電体層材料の誘電率が、約1から約3.5の範
    囲のものである請求項1記載の方法。
  12. 【請求項12】 前記第1の誘電体層が、SiO2およびフッ素化されたS
    iO2からなる群から選択された1以上の材料を備える請求項1記載の方法。
  13. 【請求項13】 前記第2の誘電体層が、アモルファスフッ化炭素、有機ス
    ピンオン材料、スピンオンガラス、エーロゲル、ポリ(アリーレン)エーテル、
    フッ化ポリ(アリーレン)エーテルおよびジビニルシロキサンベンゾシクロブタ
    ンからなる群から選択された1以上の材料を備える請求項12記載の方法。
  14. 【請求項14】 前記第2のエッチ ング手順が、 a)第2の誘電体層上に、バイアパターンを覆いトレンチパターンをもつ第2
    のエッチングマスクを堆積すること; b)O2系エッチング化学物質において第2の誘電体層を通してトレンチパタ
    ーンを異方的にエッチングすることを含む請求項13記載の方法。
  15. 【請求項15】 導体材料でトレンチおよびバイアホールを充填することに
    より、デュアルダマシン構造を形成することをさらに含む請求項1記載の方法。
  16. 【請求項16】 前記導体材料が、金属、合金、金属超伝導体および非金属
    超伝導体からなる群から選択された材料を備える請求項15記載の方法。
  17. 【請求項17】 前記導体材料が、Cu、Ag、Al、W、Cu合金、Ag
    合金、Al合金、W合金、ニッケル/ゲルマニウムおよびイットリウム/バリウ
    ム/銅酸化物からなる群から選択された1以上の材料を備える請求項15記載の
    方法。
  18. 【請求項18】 トレンチおよびバイアホールを充填することが、化学気相
    堆積法、物理気相堆積法、電気めっきおよび無電解めっきからなる群から選択さ
    れた方法を備える請求項15記載の方法。
  19. 【請求項19】 前記基板と前記第1の誘電体層間に、キャップ層が挿間さ
    れる請求項1記載の方法。
  20. 【請求項20】 基板上に構造を形成する方法であって、 a)前記基板上に第1の誘電体層を堆積すること; b)前記第1の誘電体層上にバイアパターンをもつ第1のエッチングマスク層
    を堆積すること; c)前記第1の誘電体層にバイアホールを異方的にエッチングすること; d)前記第1のエッチングマスク層を除去すること; e)前記第1の誘電体層上に、前記第1の誘電体層とエッチング特性が異なる
    材料を備える第2の誘電体層を堆積すること; f)前記第2の誘電体層上に、バイアホールを覆うトレンチパターンをもつ第
    2のエッチングマスク層を堆積すること; g)第2の誘電体層にトレンチを異方的にエッチングすることにより、トレン
    チおよびバイアホールがデュアルダマシン構造を製造するように適応させること
    を含む方法。
  21. 【請求項21】 トレンチを異方的にエッチングすることが、第1の誘電体
    材料に対して選択性をもつエッチング化学物質を含む請求項20記載の方法。
  22. 【請求項22】 前記第1および第2の誘電体材料の誘電率が異なることを
    特徴とする請求項20記載の方法。
  23. 【請求項23】 前記第1の誘電体層の誘電率が、前記第2の誘電体層のも
    のよりも高い請求項20記載の方法。
  24. 【請求項24】 前記第1の誘電体層材料の誘電率が、約3.5から約8の
    範囲のものであり、前記第2の誘電体層材料の誘電率が、約1から約3.5の範
    囲のものである請求項20記載の方法。
  25. 【請求項25】 前記第1の誘電体層が、SiO2およびフッ素化されたS
    iO2からなる群から選択された1以上の材料を備える請求項20記載の方法。
  26. 【請求項26】 前記第2の誘電体層が、アモルファスフッ化炭素、有機ス
    ピンオン材料、スピンオンガラス、エーロゲル、ポリ(アリーレン)エーテル、
    フッ化ポリ(アリーレン)エーテルおよびジビニルシロキサンベンゾシクロブタ
    ンからなる群から選択された1以上の材料を備える請求項25記載の方法。
  27. 【請求項27】 トレンチを異方的にエッチングすることが、O2系化学物
    質を備える請求項25記載の方法。
  28. 【請求項28】 第2のエッチングマスクを堆積することが、フォトレジス
    トマスク、ハードマスクおよびフォトレジストマスクとハードマスクの組合せか
    らなる群から選択されるマスクを堆積することを含む請求項20記載の方法。
  29. 【請求項29】 第2のエッチングマスクを堆積することが、 a)第1の誘電体層上にシリコン系感光材料の層を堆積すること; b)シリコン系感光材料層をパターニングして、トレンチパターンを画定する
    ことを含む請求項20記載の方法。
  30. 【請求項30】 シリコン系感光材料は、放射に露光されてパターニングさ
    れるプラズマ重合化メチルシランであり、露光することによってプラズマ重合化
    メチルシランがプラズマ重合化メチルシラン酸化物を備えるハードマスクを形成
    する請求項29記載の方法。
  31. 【請求項31】 導体材料でトレンチおよびバイアホールを充填することに
    より、デュアルダマシン構造を形成することをさらに含む請求項20記載の方法
  32. 【請求項32】 前記導体材料が、金属、合金、金属超伝導体および非金属
    超伝導体からなる群から選択された材料を備える請求項31記載の方法。
  33. 【請求項33】 前記導体材料が、Cu、Ag、Al、W、Cu合金、Ag
    合金、Al合金、W合金、ニッケル/ゲルマニウムおよびイットリウム/バリウ
    ム/銅酸化物からなる群から選択された1以上の材料を備える請求項31記載の
    方法。
  34. 【請求項34】 トレンチおよびバイアホールを充填することが、化学気相
    堆積、物理気相成堆積、電気めっきおよび無電解めっきからなる群から選択され
    た方法を備える請求項31記載の方法。
  35. 【請求項35】 a)基板と; b)前記基板上に配置された第1の誘電体層と; c)前記第1の誘電体層上に配置され、前記第1の誘電体層とエッチング特性
    が異なる材料を備える第2の誘電体層と; d)前記第1の誘電体層を通って延びるバイアホールを画定する第1の誘電体
    層にある第1の領域と; e)前記下地バイアホール上に、前記第2の誘電体層を通って延びるトレンチ
    を画定する第2の誘電体層にある第2の領域とを備え、前記バイアホールとトレ
    ンチがデュアルダマシン構造を含むように適応される、デバイス。
  36. 【請求項36】 基板上に製造される構造の形成を制御するための装置であ
    って、 a)(1)基板上に第1の誘電体層を堆積するための第1の製造ステーション
    と、(2)前記第1の誘電体層上に第2の誘電体層を堆積するための第2の製造
    ステーションと、(3)前記第2の誘電体層上にバイアパターンをもつ第1のエ
    ッチングマスクを堆積するための第3の製造ステーションと、(4)前記第1お
    よび第2の誘電体層を通してバイアパターンを異方的にエッチングするための第
    4の製造ステーションと、(5)前記第1のエッチングマスクを除去するための
    第5の製造ステーションと、(6)下地バイアホール上の第2の誘電体層を通し
    てトレンチをエッチングするための第6の製造ステーションとを含む複数の製造
    ステーションと相互作用するようにされた少なくとも1つのコントローラと; b)製造される構造の形成をコントローラに制御させるデータ構造を含む、装
    置。
JP2000565566A 1998-08-12 1999-08-09 エッチング特性が異なる誘電体層を用いてデュアルダマシンにより形成される配線 Pending JP2002522923A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13307598A 1998-08-12 1998-08-12
US09/133,075 1998-08-12
PCT/US1999/018034 WO2000010202A1 (en) 1998-08-12 1999-08-09 Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics

Publications (1)

Publication Number Publication Date
JP2002522923A true JP2002522923A (ja) 2002-07-23

Family

ID=22456898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000565566A Pending JP2002522923A (ja) 1998-08-12 1999-08-09 エッチング特性が異なる誘電体層を用いてデュアルダマシンにより形成される配線

Country Status (6)

Country Link
US (1) US6514671B1 (ja)
EP (1) EP1110241A1 (ja)
JP (1) JP2002522923A (ja)
KR (1) KR100607767B1 (ja)
TW (1) TW437040B (ja)
WO (1) WO2000010202A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019504480A (ja) * 2015-12-08 2019-02-14 ノースロップ グラマン システムズ コーポレイションNorthrop Grumman Systems Corporation 超電導デバイス用の非酸化物系誘電体

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6340435B1 (en) 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6251770B1 (en) 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
US6365327B1 (en) * 1999-08-30 2002-04-02 Agere Systems Guardian Corp. Process for manufacturing in integrated circuit including a dual-damascene structure and an integrated circuit
EP1284015A4 (en) * 2000-04-28 2005-07-20 Tokyo Electron Ltd SEMICONDUCTOR COMPONENT WITH A LOW DIELECTRICITY FILM AND METHOD OF MANUFACTURING THEREOF
US20020173079A1 (en) * 2000-12-28 2002-11-21 Erdem Kaltalioglu Dual damascene integration scheme using a bilayer interlevel dielectric
US6677680B2 (en) * 2001-02-28 2004-01-13 International Business Machines Corporation Hybrid low-k interconnect structure comprised of 2 spin-on dielectric materials
JP4999234B2 (ja) * 2001-04-02 2012-08-15 ルネサスエレクトロニクス株式会社 フォトマスク及びそれを用いた半導体装置の製造方法
US6780567B2 (en) * 2001-08-02 2004-08-24 Fuji Photo Film Co., Ltd. Lithographic process using reaction of o-quinodimethane
US6992391B2 (en) * 2001-09-28 2006-01-31 Intel Corporation Dual-damascene interconnects without an etch stop layer by alternating ILDs
KR100443515B1 (ko) * 2001-12-24 2004-08-09 주식회사 하이닉스반도체 비아홀 형성 방법
US6740579B2 (en) * 2002-06-18 2004-05-25 Intel Corporation Method of making a semiconductor device that includes a dual damascene interconnect
US20060051966A1 (en) * 2004-02-26 2006-03-09 Applied Materials, Inc. In-situ chamber clean process to remove by-product deposits from chemical vapor etch chamber
US7435074B2 (en) * 2004-03-13 2008-10-14 International Business Machines Corporation Method for fabricating dual damascence structures using photo-imprint lithography, methods for fabricating imprint lithography molds for dual damascene structures, materials for imprintable dielectrics and equipment for photo-imprint lithography used in dual damascence patterning
US7253123B2 (en) * 2005-01-10 2007-08-07 Applied Materials, Inc. Method for producing gate stack sidewall spacers
KR100737306B1 (ko) * 2006-03-20 2007-07-09 김경원 금속 이온밴드
US7781154B2 (en) * 2006-03-28 2010-08-24 Applied Materials, Inc. Method of forming damascene structure
US20070238254A1 (en) * 2006-03-28 2007-10-11 Applied Materials, Inc. Method of etching low dielectric constant films
US7780865B2 (en) * 2006-03-31 2010-08-24 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
US7601651B2 (en) * 2006-03-31 2009-10-13 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
US20070287301A1 (en) 2006-03-31 2007-12-13 Huiwen Xu Method to minimize wet etch undercuts and provide pore sealing of extreme low k (k<2.5) dielectrics
US7618889B2 (en) * 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
US20080124924A1 (en) * 2006-07-18 2008-05-29 Applied Materials, Inc. Scheme for copper filling in vias and trenches
US7675162B2 (en) * 2006-10-03 2010-03-09 Innovative Micro Technology Interconnect structure using through wafer vias and method of fabrication
CN102339741B (zh) * 2010-07-22 2013-09-18 中芯国际集成电路制造(上海)有限公司 化学机械研磨方法
TWI503936B (zh) * 2013-02-07 2015-10-11 矽品精密工業股份有限公司 封裝結構之連線構件及其製法
US9679803B2 (en) * 2014-01-13 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming different patterns in a semiconductor structure using a single mask
US10936756B2 (en) * 2017-01-20 2021-03-02 Northrop Grumman Systems Corporation Methodology for forming a resistive element in a superconducting structure
US10763419B2 (en) 2017-06-02 2020-09-01 Northrop Grumman Systems Corporation Deposition methodology for superconductor interconnects
US10985059B2 (en) 2018-11-01 2021-04-20 Northrop Grumman Systems Corporation Preclean and dielectric deposition methodology for superconductor interconnect fabrication
US10770395B2 (en) 2018-11-01 2020-09-08 International Business Machines Corporation Silicon carbide and silicon nitride interconnects
JP2022536793A (ja) * 2019-06-18 2022-08-18 ザ・リサーチ・ファウンデーション・フォー・ザ・ステイト・ユニヴァーシティ・オブ・ニューヨーク フォトニクス構造導電経路の作製
US11152299B2 (en) 2020-03-03 2021-10-19 International Business Machines Corporation Hybrid selective dielectric deposition for aligned via integration

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0683074A (ja) * 1992-04-29 1994-03-25 American Teleph & Telegr Co <Att> エネルギー感受性材料及びそれらの使用法
JPH06140518A (ja) * 1992-10-26 1994-05-20 Nippon Steel Corp 半導体装置の製造方法
JPH09115878A (ja) * 1995-10-13 1997-05-02 Sony Corp プラズマエッチング方法
US5702982A (en) * 1996-03-28 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits
JPH10112503A (ja) * 1996-10-03 1998-04-28 Sony Corp 半導体装置の製造方法
JPH10116907A (ja) * 1996-10-07 1998-05-06 Motorola Inc 半導体装置を形成する方法
JPH10150105A (ja) * 1996-09-17 1998-06-02 Sony Corp 半導体装置及びその製造方法
JPH11135626A (ja) * 1997-10-31 1999-05-21 Nec Corp 半導体装置の製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2663784B1 (fr) 1990-06-26 1997-01-31 Commissariat Energie Atomique Procede de realisation d'un etage d'un circuit integre.
US5739579A (en) 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5651855A (en) 1992-07-28 1997-07-29 Micron Technology, Inc. Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits
JP3297220B2 (ja) 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JPH08139194A (ja) 1994-04-28 1996-05-31 Texas Instr Inc <Ti> 半導体デバイス上に電気接続を作製する方法および該方法により作製された電気接続を有する半導体デバイス
EP0697723A3 (en) * 1994-08-15 1997-04-16 Ibm Method of metallizing an insulating layer
US5635423A (en) 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5705430A (en) * 1995-06-07 1998-01-06 Advanced Micro Devices, Inc. Dual damascene with a sacrificial via fill
US5691238A (en) 1995-06-07 1997-11-25 Advanced Micro Devices, Inc. Subtractive dual damascene
US5614765A (en) * 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
US5759911A (en) 1995-08-22 1998-06-02 International Business Machines Corporation Self-aligned metallurgy
US5741626A (en) 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
KR100215846B1 (ko) 1996-05-16 1999-08-16 구본준 반도체장치의 배선형성방법
US5726100A (en) 1996-06-27 1998-03-10 Micron Technology, Inc. Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask
US6114216A (en) * 1996-11-13 2000-09-05 Applied Materials, Inc. Methods for shallow trench isolation
US6537905B1 (en) 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
US6143646A (en) 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
EP0911697A3 (en) 1997-10-22 1999-09-15 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
US6204168B1 (en) * 1998-02-02 2001-03-20 Applied Materials, Inc. Damascene structure fabricated using a layer of silicon-based photoresist material
US6197696B1 (en) * 1998-03-26 2001-03-06 Matsushita Electric Industrial Co., Ltd. Method for forming interconnection structure
US6127263A (en) 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
US6391771B1 (en) 1998-07-23 2002-05-21 Applied Materials, Inc. Integrated circuit interconnect lines having sidewall layers
US6017817A (en) 1999-05-10 2000-01-25 United Microelectronics Corp. Method of fabricating dual damascene
US6133144A (en) 1999-08-06 2000-10-17 Taiwan Semiconductor Manufacturing Company Self aligned dual damascene process and structure with low parasitic capacitance

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0683074A (ja) * 1992-04-29 1994-03-25 American Teleph & Telegr Co <Att> エネルギー感受性材料及びそれらの使用法
JPH06140518A (ja) * 1992-10-26 1994-05-20 Nippon Steel Corp 半導体装置の製造方法
JPH09115878A (ja) * 1995-10-13 1997-05-02 Sony Corp プラズマエッチング方法
US5702982A (en) * 1996-03-28 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits
JPH10150105A (ja) * 1996-09-17 1998-06-02 Sony Corp 半導体装置及びその製造方法
JPH10112503A (ja) * 1996-10-03 1998-04-28 Sony Corp 半導体装置の製造方法
JPH10116907A (ja) * 1996-10-07 1998-05-06 Motorola Inc 半導体装置を形成する方法
JPH11135626A (ja) * 1997-10-31 1999-05-21 Nec Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019504480A (ja) * 2015-12-08 2019-02-14 ノースロップ グラマン システムズ コーポレイションNorthrop Grumman Systems Corporation 超電導デバイス用の非酸化物系誘電体

Also Published As

Publication number Publication date
TW437040B (en) 2001-05-28
KR20010072404A (ko) 2001-07-31
WO2000010202A1 (en) 2000-02-24
US6514671B1 (en) 2003-02-04
EP1110241A1 (en) 2001-06-27
KR100607767B1 (ko) 2006-08-01

Similar Documents

Publication Publication Date Title
US6514671B1 (en) Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics
US6127263A (en) Misalignment tolerant techniques for dual damascene fabrication
US6940170B2 (en) Techniques for triple and quadruple damascene fabrication
US6352917B1 (en) Reversed damascene process for multiple level metal interconnects
US6426249B1 (en) Buried metal dual damascene plate capacitor
US9576893B2 (en) Semiconductor structure and semiconductor fabricating process for the same
US7285489B2 (en) Dual damascene process for forming a multi-layer low-k dielectric interconnect
US20030148618A1 (en) Selective metal passivated copper interconnect with zero etch stops
EP1028460A2 (en) Dual damascene misalignment tolerant techniques for vias and sacrificial etch segments
US6391771B1 (en) Integrated circuit interconnect lines having sidewall layers
US6503835B1 (en) Method of making an organic copper diffusion barrier layer
US20030170978A1 (en) Method of fabricating a dual damascene structure on a semiconductor substrate
US6350695B1 (en) Pillar process for copper interconnect scheme
JP2003303880A (ja) 積層層間絶縁膜構造を利用した配線構造およびその製造方法
US20020151165A1 (en) Advanced interconnection for integrated circuits
KR100529673B1 (ko) 듀얼-다마신 패턴을 이용한 반도체 소자의 제조 방법
JP2003520449A (ja) ダマスク構造体とダマスク構造体を形成する方法
KR20020086100A (ko) 다층 배선의 콘택 형성 방법
KR20040022625A (ko) 반도체 소자의 금속 배선 형성 방법
KR19990004585A (ko) 반도체 소자의 다중 금속 배선 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091028

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100601

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101102