JPH10116907A - 半導体装置を形成する方法 - Google Patents

半導体装置を形成する方法

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JPH10116907A JP9289152A JP28915297A JPH10116907A JP H10116907 A JPH10116907 A JP H10116907A JP 9289152 A JP9289152 A JP 9289152A JP 28915297 A JP28915297 A JP 28915297A JP H10116907 A JPH10116907 A JP H10116907A
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dielectric
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Abstract

(57)【要約】 【課題】 低い誘電率を有する誘電体層を備え機械的強
度の低下をおさえると共に熱放散を改善できる集積回路
の相互接続構造を実現する。 【解決手段】 低い誘電率の誘電体層を有する相互接続
構造が集積回路内に形成される。１実施形態では、導電
性相互接続２１に隣接する二酸化シリコン層１８の一部
が除去されて窒化シリコンのエッチストップ層１６の一
部を露出する。低い誘電率を有する誘電体層２２が次に
導電性相互接続２１および窒化シリコンのエッチストッ
プ層１６の露出部分の上に形成される。誘電体層２２の
一部が次に除去されて導電性相互接続２１の頭部面を露
出し隣接する導電体相互接続２１の間の誘電体層２２の
一部を残す。得られた相互接続構造は導電性相互接続２
１の間の低いクロストークを有し、一方従来技術の欠点
である。低い熱放散および大きな機械的ストレスを避け
ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的には半導体の
製造に関し、かつより特定的には、容量結合およびクロ
ストークを低減するために金属部材の間に低誘電率の領
域を形成することに関する。
【０００２】
【従来の技術】現代の集積回路は単一のチップ上に何千
もの半導体デバイスを含んでおり、かつチップのデバイ
ス密度が増大するに応じてより多くのメタリゼイション
または金属層がデバイスを相互接続するために必要とさ
れる。さらに、与えられた金属層内で、メタリゼイショ
ンラインを分離する水平距離は集積回路の密度が増大す
るに応じてチップサイズを最小にするため低減されなけ
ればならない。同時に、チップの速度および性能要求に
合致するためメタリゼイションの抵抗および容量は最小
にしなければならない。伝統的には、同じレベル内のメ
タリゼイションラインおよび２つの異なるレベルのメタ
リゼイションラインを隔離するために使用されるレベル
間または層間（ｉｎｔｅｒ−ｌｅｖｅｌ）誘電体は高い
誘電率を有する材料で構成されてきた。例えば、ボロフ
ォスフォシリケートガラス（ｂｏｒｏｐｈｏｓｐｈｏｓ
ｉｌｉｃａｔｅ ｇｌａｓｓ：ＢＰＳＧ）、フォスフォ
シリケートガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）、およびプラズマおよび化学蒸着
されたテトラエチルオルソシリケート（ｔｅｔｒａｅｔ
ｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）ベースの（ＴＥＯ
Ｓ）酸化物のようなドーピングされていないおよびドー
ピングされた二酸化シリコン層がこれらの多層金属構造
における誘電体層として使用されてきている。半導体産
業の絶えず増大するデバイス密度および動作速度を備え
た集積回路に対する絶えざる需要はクロストーク、容量
結合、および結果としての速度の低下を低減するため
に、低い誘電率を有する新しい誘電体材料を要求してい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、レベル
間および金属間誘電体層を形成するために使用される低
い誘電率の材料の多くはそれらの貧弱な機械的強度のた
め取り扱うのが困難である。さらに、これらの材料の多
くは処理温度の制限を有し、すなわち、それらはいった
ん集積回路の上に形成されると、ある温度より高い熱処
理にさらすことはできない。さらに、これらの材料の多
くはまた貧弱な熱伝導率を示す。従って、高周波動作の
間に発生される熱が集積回路から効率的に放散できず、
従って回路の信頼性が問題となる。従って、機械的強度
の不都合が低減され、かつ熱放散が改善された、低い誘
電率を有する誘電体層を備えた相互接続構造を形成する
方法の必要性が存在する。
【０００４】
【課題を解決するための手段】一般に、本発明はＲＣ時
間遅延または隣接金属ラインの間のクロストークが低減
された集積回路（ＩＣ）における相互接続構造を形成す
る方法に関する。本発明の１実施形態では、相互接続構
造は高い誘電率を備えた第１の誘電体層および低い誘電
率を備えた第２の誘電体層を使用することにより形成さ
れる。本発明のこの実施形態では、低い誘電率を有する
誘電体層は導電性相互接続の間に支配的または優勢に
（ｐｒｅｄｏｍｉｎａｎｔｌｙ）形成されかつ実質的に
該導電性相互接続の上には形成されない。低Ｋ（ｌｏｗ
−Ｋ）誘電体材料がこのようにして前記相互接続の間の
犠牲的な（ｓａｃｒｉｆｉｃｉａｌ）より高いＫの誘電
体層が除去されて低いＫの誘電体材料で充填できる導電
性部材の間の領域を提供した後に形成され、それによっ
て前記導電性部材の上の低いＫの誘電体材料が低減ある
いは除去される。導電性部材の上に横たわるかあるいは
下に横たわる代わりに導電性領域の間に低いＫの材料を
このように選択的に配置することは熱放散および機械的
強度を改善し、一方低いＫの材料に関連する改善された
アイソレーションの利点を保持する。
【０００５】本発明の他の実施形態では、低減されたク
ロストークまたはＲＣ時間遅延を有する相互接続構造が
第１の誘電体層をエッチングしてコンタクト開口を形成
することにより形成される。第２の誘電体層が次に被着
され、この場合該第２の誘電体層は低い誘電率を有す
る。第２の誘電体層は前記第１の誘電体層におけるコン
タクト開口が密閉または密封されて空気領域またはエア
領域（ａｉｒ ｒｅｇｉｏｎ）を形成するように被着さ
れる（例えば、第２の誘電体は堅いポリマのバックボー
ンを備えた低いＫのスピンオン樹脂（ｓｐｉｎ−ｏｎ−
ｒｅｓｉｎ）とすることができる）。第２の誘電体層の
一部が次に除去されて前に第２の誘電体層によって密閉
または密封されたコンタクト開口を露出する。次に２重
のはめ込まれた（ｄｕａｌ ｉｎ−ｌａｉｄ）金属相互
接続が前記コンタクト開口内に形成され、それによって
前記低いＫの第２の誘電体がアイソレーションの利点が
達成される導電性領域の間に配置され、一方熱的および
機械的特性が改善される。
【０００６】本発明のさらに別の実施形態では、堅いポ
リマのバックボーンを有するポリマ樹脂をスピンオンす
ることにより隣接する導電性金属相互接続ラインの間に
ボイド／エア領域（ｖｏｉｄ／ａｉｒ ｒｅｇｉｏｎ
ｓ）が形成される。この堅いバックボーン材料は同じ導
電性相互接続層内に近接した間隔の金属導電性部材の間
にエア領域を形成する。エアギャップの原子ガス（ａｔ
ｏｍｉｃ ｇａｓ）内容および形成雰囲気圧力に応じ
て、前記エアギャップは誘電率ｅ＝１に接近し、これは
クロストークおよびポリシリコン（ｐｏｌｙｓｉｌｉｃ
ｏｎ）および金属相互接続における不利な容量結合の低
減のために最適の誘電率である。
【０００７】本発明のさらに別の実施形態では、非適合
的（ｎｏｎ−ｃｏｎｆｏｒｍａｌ）誘電体層が隣接する
導電性相互接続ラインの上に横たわって形成され、ボイ
ド／エア領域が同じ導電性相互接続レベル内の接近した
間隔の導電性相互接続ラインの間に形成されるようにさ
れる。次に第２の誘電体層が前記非適合的誘電体層の上
に横たわって形成されかつ平坦化されて完成した層間ま
たはレベル間（ｉｎｔｅｒ−ｌｅｖｅｌ）誘電体を形成
する。次に前記第２の誘電体層および前記非適合的導電
体層がパターニングされてコンタクトまたはビア開口を
形成しこれは次に導電性材料で充填されて導電性相互接
続を形成する。２つの隣接する導電性相互接続ラインの
間のボイド領域は２つの導電性相互接続ラインの間のク
ロストーク／容量を低減し、それによって回路速度が改
善されかつ論理的なクロストークエラーが避けられる。
【０００８】
【発明の実施の形態】以下図面を参照して本発明の実施
形態につき説明する。説明の単純化および明瞭化のため
に、図面に示された各要素は必ずしも比例した尺度で描
かれていないことが理解されるであろう。例えば、いく
つかの要素の寸法は明瞭化のため他の要素に対して誇張
されている。さらに、適切であると考えられる場合に
は、図面にわたり参照数字が反復されて対応するまたは
類似の要素を示している。
【０００９】本発明の実施形態は図１〜図１６を参照す
ることによりさらに明瞭に理解できる。図１〜図６は、
断面図形式で、本発明の第１の実施形態に係わる相互接
続構造を作製するための処理工程を示す。図１には集積
回路構造の一部１０が示されており、該一部１０は第１
の誘電体層１２、エッチストップ層（ｅｔｃｈ ｓｔｏ
ｐ ｌａｙｅｒ）またはエッチング停止層１６、および
第２の誘電体層１８を備えている。図１においては、第
１の誘電体層１２、エッチストップ層１６、および第２
の誘電体層１８は伝統的なリソグラフおよびエッチング
技術を使用してパターニングされる。好ましい実施形態
においては、第１の誘電体層１２、エッチストップ層１
６、および第２の誘電体層１８はフッ素化エッチング種
（ｆｌｕｏｒｉｎａｔｅｄ ｅｔｃｈ ｓｐｅｃｉｅ
ｓ）からなるプラズマエッチ化学剤を使用して同時にパ
ターニングされかつエッチングされる。例えば、層１
２，１６および１８はＣＨＦ３，ＣＦ４，Ｃ２Ｆ６およ
び／またはその他のようなエッチングガスを使用して発
生されるプラズマ環境でパターニングすることができ
る。このエッチングプロセスは第１の誘電体層１２内に
コンタクト開口１４を規定しこれは金属導電体層がその
後図１のコンタクト開口内に被着され導電性コンタクト
部分１４を形成できるようにすることに注目すべきであ
る。この引き続き被着される導電体層はポリシリコン層
または半導体基板内の他の金属層またはドーピングされ
た半導体領域のような下に横たわる導電性領域への電気
的コンタクト／相互接続を形成するために使用される。
前記ドーピングされた領域はバイポーラ電極、ウエルコ
ンタクト、ソース／ドレイン、薄膜トランジスタ（ＴＦ
Ｔ）ノードあるいは同様のドーピングされたポリシリコ
ンまたは基板部分とすることができる。ポリシリコンは
アモルファスシリコン、エピタキシャル成長シリコン、
あるいは高融点シリサイド化シリコン含有層（ｒｅｆｒ
ａｃｔｏｒｙ ｓｉｌｉｃｉｄｅｄ ｓｉｌｉｃｏｎ−
ｃｏｎｔａｉｎｉｎｇ ｌａｙｅｒｓ）と置き換えるこ
とができる。
【００１０】１実施形態では、第１の誘電体層１２およ
び第２の誘電体層１８は同じ材料を使用して形成され
る。例えば、第１の誘電体層１２および第２の誘電体層
１８はボロフォスフォシリケートガラス（ＢＰＳＧ）の
層、プラズマテトラエチルオルソシリケート（ＴＥＯ
Ｓ）の層、フォスフォシリケートガラス（ＰＳＧ）層、
二酸化シリコン、窒化物層、フッ素化酸化物層、あるい
は同様の誘電体層とすることができる。他の形式では、
誘電体層１８は層１２と異なる材料から形成される。第
１の誘電体層１２、第２の誘電体層１８は伝統的なプラ
ズマ被着プロセス、低温化学蒸着（ＬＰＣＶＤ）プロセ
ス、その他を使用して形成される。１実施形態では、エ
ッチストップ層１６は層１２および１８が酸化物である
場合にプラズマ増強窒化シリコンの層である。あるい
は、リソグラフプロセスにおいて反射防止コーティング
（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ：
ＡＲＣ）として機能することもできる、エッチストップ
層１６はシリコンリッチ（ｓｉｌｉｃｏｎ ｒｉｃｈ）
窒化シリコン、窒化アルミニウム、またはエッチバック
停止層または化学機械研摩（ＣＭＰ）停止層として使用
できる任意の誘電体層とすることができる。また、窒化
シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ ｎｉｔ
ｒｉｄｅ：ＳｉＯＮ）またはシリコンリッチＳｉＯＮは
この場合エッチストップまたは反射防止コーティング
（ＡＲＣ）層として使用することができる。
【００１１】図２においては、層１８内に相互接続トレ
ンチを形成するために他のフォトレジストおよびエッチ
ングプロセスが使用されている。図１における層１２を
通る開口は下に横たわる材料へのコンタクト開口であ
り、一方図２において層１８を通って形成された開口は
相互接続トレンチである。インレイまたははめ込まれた
（ｉｎ−ｌａｉｄ）金属（象眼文様のある：ｄａｍａｓ
ｃｅｎｅ）プロセスの相互接続トレンチを形成するた
め、第２の誘電体層１８はエッチング化学剤環境を使用
してエッチストップ層１６まで選択的にエッチングされ
る。このエッチングプロセスは第２の誘電体層１８内に
相互接続領域２０を画定する。２重のインレイ金属処理
は図１〜図２に示されたもの以外の他の同様の方法で行
うことが可能なことに注目することが重要である。図１
〜図２はコンタクト領域および相互接続トレンチを有す
る２重のインレイ構造を形成するための任意の方法を代
表するものと考える。
【００１２】図３においては、導電体層の材料が次にコ
ンタクト部分１４および相互接続部分２０内に被着され
る。この導電体層の材料はその後ＣＭＰおよび／または
エッチング処理によって平坦化されて導電性相互接続部
２１を形成する。１実施形態では、導電性相互接続部分
２１は始めにコンタクト部分１４および相互接続部分２
０内に薄いバリア層を被着し、それに続いて導電体部分
相互接続部分２０をより完全に充填するより厚い導電体
層を被着することにより形成される。相互接続部２１は
伝統的な化学機械研摩（ＣＭＰ）技術、レジストエッチ
バック（ＲＥＢ）技術、および／または計時またはタイ
ムド（ｔｉｍｅｄ）プラズマエッチ処理を使用して形成
できることが理解されるべきである。窒化チタン、タン
グステンチタン、チタン、タンタル、窒化タンタル、窒
化シリコンタンタル、窒化シリコンチタン、窒化タング
ステンまたは他の同様の材料からなる任意の層または複
合層を部分１４および２０のバリア層として使用でき
る。さらに、銅、金、銀、タングステン、アルミニウ
ム、その任意の複合体、その他をバリア層（単数または
複数）の上に相互接続部２１を形成するためにより厚い
充填材料（ｔｈｉｃｋｅｒ ｆｉｌｌ ｍａｔｅｒｉａ
ｌｓ）として使用できることが理解されるべきである。
さらに、導電性相互接続部２１は伝統的な化学蒸着（Ｃ
ＶＤ）技術、電極めっき技術、スパッタリング技術、お
よび／または選択的被着技術を使用して形成することが
できる。
【００１３】図４においては、第２の誘電体層１８の残
りの部分（犠牲的誘電体層部分と称される）が選択的に
除去されてエッチストップ層１６の部分を露出する。誘
電体層１８の残りの部分は伝統的なプラズマおよび／ま
たはウエットエッチング技術を使用して除去することが
できる。１つの実施形態では、誘電体層１８の残りの部
分は緩衝ＨＦ溶液（ｂｕｆｆｅｒｅｄ ＨＦ ｓｏｌｕ
ｔｉｏｎ）を使用して除去される。あるいは、誘電体層
１８の残りの部分は相互接続部２１を画定するために使
用されたのと同じエッチングプロセスを使用して除去す
ることができる。
【００１４】図５においては、低い誘電率ｅを有する第
３の誘電体層２２が次に導電性相互接続部２１の上に形
成されている。ここで使用するための適切な低いＫの誘
電体はｅ≦３．５のものである。ｅ≦３．０を有する低
いＫの誘電体が使用される場合はクロストークおよび容
量結合のさらなる低減が行われる。好ましくは、容量低
減の見地から、ｅ≦２．７を備えた材料がレベル間誘電
体として最適である。第３の誘電体層２２は伝統的なス
ピンオン技術または化学蒸着技術を使用して形成でき
る。層２２のために最もよく使用できるスピンオンポリ
マまたはスピンオンガラス（ＳＯＧ）は水素シルセスキ
オキサン（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘ
ａｎｅ：ＨＳＱ）、ベンゾサイクロブテン（ｂｅｎｚｏ
ｃｙｃｌｏｂｕｔｅｎｅ：ＢＣＢ）、ポリイミド（ｐｏ
ｌｙｉｍｉｄｅ）、およびポリアリルエーテル（ｐｏｌ
ｙａｒｙｌｅｔｈｅｒ：ＰＡＥ）である。例えば、１つ
の実施形態では、誘電体層２２はほぼｅ＝３．０の誘電
率を有しかつＨＳＱのようなスピンオンガラス材料であ
る。あるいは、誘電体層２２はほぼｅ＝２．６の誘電率
を有するＢＣＢのような熱硬化性樹脂とすることができ
る。あるいは、誘電体層２２はほぼｅ＝２．６の誘電率
を有するＰＡＥまたはＰＡＥ２のようなポリアリルエー
テルとすることができる。ＴＥＯＳまたは３．９〜４．
３の範囲内の誘電率を有する二酸化シリコンの容量およ
びクロストークを改善するためにｅ≦３．５を有する任
意の誘電体が使用できることに注目することが重要であ
る。層２２はＣＶＤ技術によって形成された有機誘電体
層または有機スピンオン誘電体とすることができる。
【００１５】図６においては、誘電体２２が次に平坦化
されて導電性相互接続部２１の頭部を露出する。典型的
には、露出される相互接続部２１の部分は図６に示され
るように導電性相互接続部分２０の頭部である。好まし
い実施形態では、誘電体層２２は伝統的なプラズマエッ
チング技術および／または化学機械研摩を使用して平坦
化される。図６に示されるように、この平坦化はより高
い誘電率（ｅ＞３．５）を有する他の誘電体層１２およ
び１６の上に横たわる低い誘電率の誘電体層２２（ｅ≦
３．５）を有する相互接続構造を形成する結果となる。
さらに、層２２および／または図６の導電性相互接続部
の頭部は任意選択的な反射防止コーティング（ＡＲＣ）
層によって覆うことができる。低い誘電率を有する誘電
体層２２は隣接相互接続ラインの間の容量がより低いＫ
の膜によって低減されるため回路の性能を改善すること
を理解すべきである。層２２はウエーハの全面を覆わな
い（２０の頭部は図６においては層２２によって覆われ
ない）という事実のため、機械的な安定性が改善されか
つ集積回路に対する熱的特性が増強される。もし図６に
おける導電性相互接続部として銅（ｃｏｐｐｅｒ）が使
用されれば、その銅を上に横たわる材料から隔離するた
めに図６の構造の頭部にキャップ／バリア層（ｃａｐｐ
ｉｎｇ／ｂａｒｒｉｅｒ ｌａｙｅｒ）が必要であろ
う。
【００１６】図７〜図１０は、断面図形式で、本発明の
別の実施形態に係わる相互接続構造を作製するための処
理工程を示す。図７にはエッチストップ層３２、第１の
誘電体層３４、およびフォトレジスト層３６を備えた集
積回路構造の一部３０が示されている。伝統的なフォト
リソグラフパターニングおよびエッチング技術を使用し
て、エッチストップ層３２および第１の誘電体層３４が
エッチングされ、第１の誘電体層３４内にコンタクト部
分３８を形成しかつ金属相互接続部、ポリシリコン、ま
たはドーピングされたシリコン領域のような下に横たわ
る導電性領域（図７には示されていない）を露出する。
層３２は伝統的なプラズマまたは化学蒸着技術を使用し
て形成されかつ窒化シリコン、シリコンリッチ・窒化シ
リコンまたは窒化アルミニウムの層とすることができ、
かつエッチストップ層（ＥＳＬ）および／または反射防
止コーティング（ＡＲＣ）層として機能する。第１の誘
電体層３４もまたプラズマ被着のような伝統的な化学蒸
着（ＣＶＤ）技術、低圧力化学蒸着（ＬＰＣＶＤ）その
他を使用して形成されかつＢＰＳＧ、ＰＳＧ、ＴＥＯ
Ｓ、フッ素化酸化物、または同様の誘電体材料の層また
は複合層とすることができる。
【００１７】図８においては、フォトレジストマスク３
６が除去されかつ低い誘電率を有する誘電体層４０が誘
電体層３４の上に形成され、それによってコンタクト部
分３８が誘電体層４０によってキャッピングされ（ｃａ
ｐｐｅｄ）またはブリッジが行われ、かつ充填されない
状態で残される（すなわち、図８においては図７のコン
タクト部分３８からエアギャップ３８が形成される）。
これもまたハードマスクとして作用する反射防止コーテ
ィング（ＡＲＣ）層４２が次に誘電体層４０の上に被着
される。好ましい実施形態では、誘電体層４０は３．０
またはそれより小さい誘電率ｅを有するが、隣接する導
電性部材の間の電気的アイソレーションの利点を与える
ためにほぼ３．５より小さい誘電率ｅの任意の材料とす
ることができる。１実施形態では、誘電体層４０はポリ
フェニルキノキサリン（ｐｏｌｙｐｈｅｎｙｌｑｕｉｎ
ｏｘａｌｉｎｅ：ＰＰＱ）でありかつｅ＝３．０の誘電
率を有する。あるいは、誘電体層４０はｅ＝２．６の誘
電率を有するポリイミド（ｐｏｌｙｉｍｉｄｅ）の層と
することができる。ポリイミドは、図８においては、ポ
リ（アミック）酸溶液（ｐｏｌｙ（ａｍｉｃ）ａｃｉｄ
ｓｏｌｕｔｉｏｎ）または完全にイミド化したポリイ
ミドから形成できる。一般に、層４０を形成するために
１８において使用されるスピンオン材料は実質的に堅い
ポリマーのバックボーンを有する任意の材料とすること
ができ、それによってエア領域３８が少なくとも部分的
に図８において形成されるようにする。
【００１８】図８のエアギャップ３８のふくれ（ｂｌｉ
ｓｔｅｒｉｎｇ）を避けるため、層４０のアニール工程
が熱的ランプ（ｔｈｅｒｍａｌ ｒａｍｐ）様式で行わ
れるべきである。該ランプはセ氏１００度より低い温度
でスタートしかつ、選択された温度ランプ期間の後に、
ほぼセ氏１００度〜セ氏３００度に到達し層４０の溶剤
除去（ｓｏｌｖｅｎｔ−ｒｅｍｏｖａｌ）アニールを行
う。より低速のランプ熱処理が高い温度への高速の露出
よりもエアギャップ３８のふくれを避けることができる
傾向にある。また、低い圧力またはより少ない捕捉（ｔ
ｒａｐｐｅｄ）分子／原子を備えたエアギャップ３８を
生成するために大気中より低いまたはサブ大気圧（ｓｕ
ｂ−ａｔｍｏｓｐｈｅｒｉｃ）スピンオン処理を使用す
ることができる。このサブ大気圧プロセスはギャップ３
８内の原子の高い密度を除去することによりふくれの影
響を低減することができる。
【００１９】図９においては、伝統的なフォトリソグラ
フ・パターニングおよびエッチング技術が次に使用され
て反射層４２および誘電体層４０をパターニングおよび
エッチングして誘電体層内に相互接続部分４１を画定し
かつ図８におけるエアギャップ３８であるコンタクト部
分３８を再び露出する。エアギャップ３８は図８におい
て隔離されていたから下に横たわる金属相互接続部また
はドーピングされたシリコン領域へのコンタクト開口を
形成するために付加的なエッチングは要求されないこと
に注目することが重要である。１実施形態では、誘電体
層４０は酸素を含むプラズマを使用してパターニングさ
れ、かつ誘電体層４０内の開口を画定するために使用さ
れるフォトレジストマスク４４は誘電体層４０がエッチ
ングされると同時に除去される。従って、この実施形態
では、誘電体層４０をパターニングするために使用され
るエッチング処理はまた同時に誘電体層４０内に開口を
画定するために使用されるフォトレジストマスク４４の
いくらかまたはすべてを除去する。
【００２０】図１０においては、バリア層４９および導
電膜材料が次にコンタクト開口３８および相互接続領域
４１内に形成される。前記バリア層４９および導電膜材
料の一部が次に選択的に除去されて図１０の導電性相互
接続部４８を形成する。１実施形態では、導電性相互接
続部４８は伝統的なプラズマエッチング技術を使用して
形成される。あるいは、導電性相互接続部４８は伝統的
な化学機械研摩（ＣＭＰ）技術を使用して形成できる。
次にエッチストップ層４６または反射防止コーティング
（ＡＲＣ）層４６が誘電体層４０および導電性相互接続
部４８の上に横たわって形成される。図７〜図１０に示
された処理工程は次に反復されて導電性相互接続部４８
の上に横たわる付加的な組の導電性相互接続部を形成し
かつ従って、複数層の相互接続部を有する集積回路が本
発明により形成できることが理解されるべきである。高
いＫまたは高い誘電率の材料４０は、（１）アイソレー
ションの利点が得られる領域４８の間にのみ配置され、
かつ（２）機械的安定性および熱放散を劣化させるよう
なウエーハ全体の上に位置しないから、図１０の最終的
な構造は従来技術に対して有利性を有する。
【００２１】図１１〜図１５は、本発明の別の実施形態
に係わる相互接続構造を作成するための処理工程におけ
る断面図を示す。図１１には、第１の誘電体層５２およ
び複数の導電体相互接続部５４を備えた集積回路構造の
一部５０が示されている。始めに、誘電体層５２が伝統
的なプラズマまたは化学蒸着（ＣＶＤ）技術を使用して
形成されかつＢＰＳＧ、ＰＳＧ、ＴＥＯＳ、フッ素化さ
れた酸化シリコン、その他の層とすることができる。複
数の導電性相互接続部５４もまた伝統的なフォトリソグ
ラフ・パターニングおよびエッチング技術を使用して形
成される。複数の導電体相互接続部５４はドーピングさ
れた二酸化シリコン、金属、金属サリサイド、金属シリ
サイドその他を使用して形成できる。
【００２２】図１２においては、次に任意選択的なエッ
チストップ層５６が第１の誘電体層５２の上に横たわり
かつ前記複数の導電体相互接続部５４の上に横たわって
形成される。任意選択的なエッチストップ層５６は伝統
的なプラズマまたは低圧化学蒸着技術を使用して形成さ
れかつ二酸化シリコン、窒化シリコン、シリコン・オキ
シナイトライド（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄ
ｅ）、または窒化アルミニウムとすることができる。層
５６のためには二酸化シリコンが好ましくかつ層５６は
エッチングされて図１２における側壁スペーサ（ｓｉｄ
ｅｗａｌｌ ｓｐａｃｅｒｓ）を形成する。層５６はま
た領域５４へのコンタクトのミスアライメントを補償す
るために使用される。もし図１３のエア領域６０が図１
４に示されるようにコンタクト開口に露出されかつ高度
に適合的な（ｃｏｎｆｏｒｍａｌ）金属被着プロセスが
使用されれば、電気的ショート回路が生じるかもしれな
い。この電気的ショート回路問題を避けるため、スペー
サまたは層５６はリソグラフのコンタクトアライメント
のための補償の付加的な利点を提供し、それによって金
属被着問題を生じるようなエアギャップが露出されない
かあるいは実質的に露出されなくなる。
【００２３】図１３においては、低い誘電率を有する第
２の誘電体層５８がエッチストップ層５６の上に横たわ
って形成され、エッチストップ層５６の一部と第２の誘
電体層５８との間にエアギャップ６０を形成する。より
詳細には、図１３に示されるように、エアギャップ６０
はお互いに対して近接した間隔の導電性相互接続部５４
の間に形成され、この場合「近接した間隔の（ｃｌｏｓ
ｅｌｙ−ｓｐａｃｅｄ）」は層５８のために使用される
スピンオン樹脂のポリマーバックボーンの堅さ（ｓｔｉ
ｆｆｎｅｓｓ）の関数である。さらに、エアギャップ層
６０はまた、図１２にも示されているように、ある導電
性相互接続部５４の側壁に沿っても形成され、それによ
ってエアスペーサを形成している。１実施形態では、誘
電体５８は３．５より小さいかまたは等しい誘電率を有
するＰＰＱである。層５８がエッチストップ層５６にス
ピンオンされた後、誘電体層５８はセ氏１００〜２５０
度の範囲の温度でほぼ３０分間アニールされる。あるい
は、誘電体層５８は３．０より小さいかまたは等しい誘
電率を有する前もってイミド化した（ｐｒｅ−ｉｍｉｄ
ｉｚｅｄ）ポリイミドとすることができる。図１３のエ
アギャップ６０の何らかのふくれを避けるためあるいは
少なくとも低減するために熱的ランプ処理あるいは減圧
またはサブ大気圧被着を使用することができる。
【００２４】図１４においては、第３の誘電体層６２が
次に第２の誘電体層５８の上に横たわって形成される。
誘電体層６２は伝統的なプラズマまたは低圧化学蒸着技
術を使用して形成でき、かつＢＰＳＧ、ＰＳＧ、ＴＥＯ
Ｓ、シラン、フッ素化された酸化シリコン、複合誘電
体、あるいは同様の誘電体層（単数または複数）の層と
することができる。伝統的なフォトリソグラフおよびパ
ターニング技術が次に使用されて第３の誘電体層６２、
第２の誘電体層５８、およびエッチストップ層５６を通
って伸びるビア開口が形成され下に横たわる導電性相互
接続部５４の一部を露出する。層５６は図１２に関して
前に述べたようにミスアライメントの歩留りの増強を可
能にする。バリア層６４が次にビア開口内に形成されか
つ導電性充填材料６６が次にバリア層６４の上に横たわ
って形成される。バリア層６４および導電性充填材料６
６の一部が次に選択的に除去されてビア開口を備えた導
電性ビア６８を形成する。バリア層６４は前に述べたよ
うにチタンおよび窒化チタンの複合物または窒化タンタ
ルの層、窒化タングステンの層その他とすることができ
る。導電性充填材料６６は伝統的な被着またはデポジシ
ョン技術を使用して形成され、かつ銅、タングステン、
アルミニウムまたは同様の導体の層または複合導体層と
することができる。
【００２５】図１５においては、バリア層７０および導
電材料層７２が次に導電性ビア６８の上に横たわって形
成される。バリア層７０および導電材料層７２は次に伝
統的なフォトリソグラフおよびエッチング技術を使用し
てパターニングされて導電性相互接続部７４を形成す
る。バリア層７０は伝統的な技術を使用して形成されか
つチタンおよび窒化チタンの複合層あるいは窒化タング
ステン、窒化タンタル、その他の層とすることができ
る。同様に、導電材料層７２は伝統的な被着技術を使用
して形成されかつタングステン、アルミニウム、銅、
銀、金、その他の層とすることができる。
【００２６】図１６は本発明の別の実施形態に係わる相
互接続構造を断面図で示す。図１６には、第１の誘電体
層６２、非適合的（ｎｏｎ−ｃｏｎｆｏｒｍａｌ）誘電
体層６６、複数の導電性相互接続部６４および第３の誘
電体層７０を備えた集積回路の一部６０が示されてい
る。第１の誘電体層６２は伝統的な技術を使用して半導
体基板の上に横たわって形成される。第１の誘電体層６
２はＢＰＳＧの層、ＰＳＧの層、フッ素化した酸化物の
層、その他とすることができる。複数の導電性相互接続
ライン６４が伝統的なフォトリソグラフおよびエッチン
グ技術を使用して形成される。複数の導電性相互接続ラ
イン６４はドーピングされたポリシリコン、アルミニウ
ム、タングステン、金属シリサイドまたはポリシリコン
および金属シリサイドその他の複合とすることができ
る。
【００２７】図１６に示されるように、前記複数の導電
性相互接続ライン６４の内の少なくとも２つが距離Ｘだ
け離されている。非適合的誘電体層６６が次に複数の導
電性相互接続ライン６４の上に横たわって形成され、こ
の場合前記複数の導電性相互接続ライン６４内の導電性
相互接続ラインの内の少なくとも２つの間に密閉された
ボイド領域（ｓｅａｌｅｄ ｖｏｉｄ ｒｅｇｉｏｎ）
６８が形成される。密閉されたボイド領域６８は２つの
隣接する導電性相互接続ライン６４を分離する第１の距
離Ｘの少なくとも６０％にわたっている。非適合的誘電
体層６６は密閉されたボイド領域６８が第１の距離Ｘの
７０％，８０％または９０％に及ぶように被着できるこ
とが理解されるべきである。好ましい実施形態では、非
適合的誘電体層６６はプラズマ増強化学蒸着（ＣＶＤ）
においてソースガスとしてシランを使用して被着され
る。あるいは、非適合的被着を増強する他のソースガス
も使用できる。第３の誘電体層７０が次に非適合的誘電
体層６６の上に横たわって形成されかつ伝統的な技術を
使用して平坦化される。１実施形態では、第３の誘電体
層７０は伝統的な化学機械研磨（ＣＭＰ）技術を使用し
て平坦化される。あるいは、第３の誘電体層７０はまた
伝統的なプラズマエッチング技術を使用して平坦化する
ことができる。図１６に示されているように、結果とし
て得られる相互接続構造は通常改善されたアイソレーシ
ョンが必要とされる近接して隣接する導電性相互接続ラ
インの間にボイド領域を有する。これらのボイド領域は
好ましい形式ではほぼ１．０の誘電率を有し、かつ従っ
て近接した間隔の隣接する導電性相互接続ライン６４の
間のＲＣ時間遅延またはクロストークを低減する。
【００２８】
【発明の効果】従って、本発明により、集積回路基板の
上に横たわる金属部材におけるクロストークおよび容量
性結合を低減するために使用できる幾つかの構造および
方法が提供されたことが明らかであろう。本発明が特定
の実施形態に関して説明されかつ示されたが、本発明は
これらの例示的な実施形態に限定されるものではない。
当業者は本発明の精神および範囲から離れることなく修
正および変更を行うことが可能なことを認識するであろ
う。例えば、図４の層１６および１２は層２０の形成の
後にトレンチ化することができ、それによって図６の層
２２が図４に現在示されているものよりもやや深い開口
を塞ぐ（ｐｌｕｇｓ）ようにすることができる。このよ
り深い領域はさらに要素２０の間のアイソレーションを
改善する。従って、この発明は添付の特許請求の範囲に
含まれるすべての変更および修正を含むものと考える。
【図面の簡単な説明】
【図１】本発明の１実施形態に係わる相互接続構造を作
成するための処理工程を示す断面図である。
【図２】本発明の１実施形態に係わる相互接続構造を作
成するための処理工程を示す断面図である。
【図３】本発明の１実施形態に係わる相互接続構造を作
成するための処理工程を示す断面図である。
【図４】本発明の１実施形態に係わる相互接続構造を作
成するための処理工程を示す断面図である。
【図５】本発明の１実施形態に係わる相互接続構造を作
成するための処理工程を示す断面図である。
【図６】本発明の１実施形態に係わる相互接続構造を作
成するための処理工程を示す断面図である。
【図７】本発明の別の実施形態に係わる相互接続構造を
作成するための処理工程を示す断面図である。
【図８】本発明の別の実施形態に係わる相互接続構造を
作成するための処理工程を示す断面図である。
【図９】本発明の別の実施形態に係わる相互接続構造を
作成するための処理工程を示す断面図である。
【図１０】本発明の別の実施形態に係わる相互接続構造
を作成するための処理工程を示す断面図である。
【図１１】本発明のさらに別の実施形態に係わる相互接
続構造を作成するための処理工程を示す断面図である。
【図１２】本発明のさらに別の実施形態に係わる相互接
続構造を作成するための処理工程を示す断面図である。
【図１３】本発明のさらに別の実施形態に係わる相互接
続構造を作成するための処理工程を示す断面図である。
【図１４】本発明のさらに別の実施形態に係わる相互接
続構造を作成するための処理工程を示す断面図である。
【図１５】本発明のさらに別の実施形態に係わる相互接
続構造を作成するための処理工程を示す断面図である。
【図１６】エアギャップが本発明の１実施形態に係わる
被適合的被着プロセスによって被着された材料によって
形成された相互接続構造を示す断面図である。
【符号の説明】
１０ 集積回路構造の一部 １２ 第１の誘電体層 １４ コンタクト開口 １６ エッチストップ層 １８ 第２の誘電体層 ２０ 相互接続部分 ２１ 導電性相互接続部 ２２ 第３の誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフ・トマス・ウェッゼル アメリカ合衆国テキサス州78735、オース チン、トレイン・クレスト・サークル 4710 (72)発明者 テリー・グラント・スパークス アメリカ合衆国テキサス州78754、オース チン、メンドシーノ・ドライブ 8808

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置を形成する方法（図１〜６）
    であって、 第１の導電性領域（２０、図３の左）および該第１の導
    電性領域から横方向に離れた第２の導電性領域（２０、
    図３の右）を形成する段階であって、前記第１および第
    ２の導電性領域はあるギャップにより分離されているも
    の、 誘電率ｅを有する誘電体層（２２）を前記第１および第
    ２の導電領域の上に横たわって形成する段階であって、
    この場合ｅ≦３．５であり、前記誘電体層は前記ギャッ
    プを充填する第１の部分を有するもの、そして前記誘電
    体層（図６）の頭部を除去して前記第１の導電領域また
    は前記第２のの導電領域の内の少なくとも１つの頭部面
    を露出し、前記誘電体層の前記第１の部分は前記ギャッ
    プ内に残っているもの、 を具備することを特徴とする半導体装置を形成する方
    法。
  2. 【請求項２】 前記誘電体層を形成する段階は、 誘電率ｅを有する誘電体層を形成する段階であって、こ
    の場合ｅ≦２．７であるもの、 を具備することを特徴とする請求項１に記載の方法。
  3. 【請求項３】 半導体装置を形成する方法（図７〜１
    ０）であって、 第１の誘電体層（３４）を形成する段階、 第１の誘電体層内にコンタクト開口（３８）を形成する
    段階、 前記第１の誘電体層の上に横たわって第２の誘電体層
    （４０）を形成する段階であって、前記第２の誘電体層
    は前記コンタクト開口を橋渡ししてコンタクトのエアギ
    ャップ（３８）を形成するもの、 前記第２の誘電体層（４０）を通って開口を形成して前
    記コンタクトのエアギャップを露出しかつ相互接続トレ
    ンチ（４１）を形成する段階、そして前記コンタクトの
    エアギャップ（３８）および前記相互接続トレンチ（４
    １）内に導電性材料（４８または４９）を形成して導電
    性相互接続部を形成する段階であって、前記相互接続ト
    レンチ内の導電性材料は前記第２の誘電体層（４０）に
    よって分離されているもの、 を具備することを特徴とする半導体装置を形成する方
    法。
  4. 【請求項４】 半導体装置を形成する方法（図１１〜１
    ５）であって、 複数の分離された導電性部材（５４）を形成する段階で
    あって、該複数の分離された導電性部材における隣接す
    る分離された導電性部材はギャップ（６０）によって分
    離されているもの、そしてスピンオンプロセスによっ
    て、前記複数の分離された導電性部材の上に横たわって
    第１の誘電体層（５８）を形成する段階であって、この
    形成によって前記ギャップの少なくとも１つが前記第１
    の誘電体層によって橋渡しされて少なくとも１つのエア
    領域（６０）を形成し、前記少なくとも１つのエア領域
    は２．０より小さな誘電率を有し、かつ前記複数の分離
    された導電性部材における少なくとも２つの分離された
    導電性部材の間のアイソレーションを改善するもの、 を具備することを特徴とする半導体装置を形成する方
    法。
  5. 【請求項５】 集積回路構造を形成する方法（図１６）
    であって、 半導体基板を提供する段階、 該半導体基板の上に横たわって第１の誘電体層（６２）
    を形成する段階、 前記第１の誘電体層（６２）の上に横たわって複数の導
    電性部材（６４）を形成する段階であって、該複数の導
    電性部材は第１の距離Ｘによって分離されているもの、 前記複数の導電性部材の上に横たわって被適合的誘電体
    層（６６）を被着する段階であって、前記被適合的誘電
    体層はプラズマ増強化学蒸着を使用して被着されかつ前
    記複数の導電性部材における少なくとも２つの導電性部
    材の間に密閉されたボイド領域を形成し、該密閉された
    ボイド領域は前記第１の距離Ｘの少なくとも５０パーセ
    ントに及んでいるもの、そして第２の誘電体層（７０）
    を形成する段階であって、該第２の誘電体層は前記密閉
    されたボイド領域および前記第１の誘電体層の上に横た
    わっているもの、 を具備することを特徴とする集積回路を形成する方法。
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