KR100727794B1 - 이중 다마신 구조 및 캐패시터를 포함하는 집적회로의 제조 공정 - Google Patents
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Abstract
본 발명은 이중 다마신 구조와 캐패시터를 형성하기 위한 공정에 관한 것이다. 공정은 절연층과 스톱층을 포함하는 적층을 형성하는 것을 포함한다. 적층은 측벽 캐패시터들을 형성하는 데 사용될 개구들이 이중 다마신 구조의 비아들(vias)이나 홈들(grooves)이 형성될 때 형성될 수 있도록 패터닝된다. 이러한 방식으로, 측벽 캐패시터들의 제조 공정은 추가의 마스크 또는 에칭 단계들의 부가 없이 이중 다마신 구조 공정에 통합될 수 있다.
이중 다마신 구조, 집적회로, 캐패시터, 에치 스톱층, 레티클
Description
도 1은 본 발명의 예시적인 실시예에 따른 집적 회로의 제조 공정을 도시하는 흐름도.
도 2 내지 도 7은 도 1의 공정을 이용한 제조의 연속적인 단계 동안의 집적회로의 개략도들.
도 8은 도 1의 공정에 따라 제조된 핑거 캐패시터(finger capacitor) 및 이중 다마신 구조(dual-damascene structure)를 구비하는 부분적으로 제조된 집적회로의 상면도.
도 9는 본 발명의 예시적인 다른 실시예에 따른 집적회로의 제조 공정을 도시하는 흐름도.
도 10 내지 도 15는 도 9의 공정을 이용한 제조의 연속적인 단계 동안의 집적회로의 개략도들.
*도면 주요부분의 부호에 대한 설명
105: 제 1 절연층 115: 제 2 절연층
110: 에치 스톱층 120: 제 1 패터닝된 마스크
90: 레티클 135: 홈들
본 발명은 일반적으로 집적회로들에 관한 것이며, 특히 집적회로에 이중 다마신 구조들(dual damascene structures) 및 캐패시터들을 형성하는 공정에 관한 것이다.
집적 회로에서 금속 도선의 높이가 금속 도선간의 공간보다 더 커짐에 따라, 인터디지타이즈(interdigitized) 또는 핑거(finger) 캐패시터들은 집적회로에서 더 많이 이용되고 있다. 이는 소자 용적(device dimensions)이 작아져 금속 도선간의 거리 감소에 대응하기 위한 이유로 발생한다. 인터디지타이즈 또는 핑거 캐패시터는 측벽 캐패시턴스(side wall capacitance)를 채용하고, 캐패시턴스는 인접 금속 도선 사이에 캐패시터를 형성하는 것을 야기하였다.
핑거 캐패시터의 일예는 윌스(Wilson)에게 특허권이 부여된 발명의 명칭이 칩상 캐패시터 구조(ON CHIP CAPACITOR STRUCTURE)인 제 6.037,621 호 미국 특허에 도시되어 있다. 특허는 본 명세서에서 참조사항으로 통합된다. 캐패시터들을 형성하는 측벽 캐패시턴스를 이용하는 개념은 또한 1998년 ISSCC, 세션 16,TD, 에이치. 사마바티(H. Samavati) 등 공저, 제목이 프랙탈 캐패시터들(Fractal Capacitors)인 최근의 논문에서도 논해지고 있으며, 논문은 본 명세서의 참조사항으로 통합된다. 논문은 플레이트들 간의 거리가 감소함에 따라 측벽 또는 프린징 캐패시턴스(fringing capacitance)가 종래의 평판 캐패시터들보다 더 높은 단위 면적당 캐패시턴스를 제공하는 것을 밝히고 있다.
소자 용적이 감소함과 더불어, 단일 다마신 구조들 대신에 이중 다마신 구조를 이용하려는 것이 추세이다. 단일 다마신은 절연층 내에 홈들(groove)이 형성되고 인터커넥트들(interconnects)을 형성하기 위해 그 안에 도전성 금속을 채우는, 집적 회로들에 대한 인터커넥션 제조 공정(interconnection fabrication process)이다. 이중 다마신은 단일 다마신의 홈들을 형성하는 것에 부가하여, 도전성 접촉부 (또는 비아(via)) 개구들이 또한 절연층 내에 형성되는 다중 레벨 인터커넥션 공정이다. 도전성 금속은 홈들과 도전성 접촉부(또는 비아) 개구들에 형성된다. 본 발명자는, 또한 이중 다마신 구조도 포함하는 집적회로 내의 측벽 캐패시터를 제공하기 위해 이러한 추세들을 결합시킬 필요를 인식하게 되었다.
본 발명은 이중 다마신 구조 및 캐패시터를 형성하기 위한 공정에 관한 것이다. 공정은 절연층들과 스톱층(stop layer)을 가진 적층(stack)을 형성하는 단계를 포함한다. 적층은 측벽 캐패시터들(sidewall capacitors)을 형성하는 데 이용되는 개구들이 이중 다마신 구조의 비아들이나 홈들이 형성될 때 형성될 수 있도록 패터닝된다. 이러한 방식으로, 측벽 캐패시터들의 제조 공정은 추가의 마스크 또는 에칭 단계들의 부가없이 이중 다마신 공정에 통합될 수 있다.
전술한 개괄적인 설명과 이하의 상세한 설명 모두 본 발명의 예시지만, 제한적이지 않음이 이해될 것이다.
본 발명은 이하 상세한 설명을 첨부된 도면들과 관련지어 읽을 때 가장 잘 이해될 것이다. 반도체 산업의 일반 실무에 따를 때, 도면의 다양한 형태는 정확한 축척이 아니라는 것을 강조한다. 오히려, 다양한 형태의 크기들은 명확성을 위해 임의로 확장되거나 축소된 것이다.
본 발명의 예시적인 실시예는 이중 다마신 구조를 형성하기 위한 공정에 관한 것이다. 공정은 절연층들을 포함하는 적층과 적층 위에 형성된 두 개의 마스크들이 있는 스톱층을 가지고 있다. 마스크들 중 하나는 절연층에서 비아 또는 접촉부 개구들을 형성하는데 사용된다. 제 2 마스크는 절연층들에서 인터커넥션들을 위한 홈들을 형성하는데 사용된다. 캐패시터를 위한 개구들을 형성함으로써 이중 다마신 구조를 위한 홈들 및 비아들이 형성될 때, 시스템 간의 부분적으로 제조된 집적회로의 이동 및 공정 단계들의 수는 감소될 수 있다.
도면을 참조하면, 유사한 참조 번호들은 전체를 통해 유사 요소들을 말하며, 도 1은 본 발명의 예시적인 실시예를 도시하는 흐름도이다. 도 2 내지 도 7은 도 1에 도시된 흐름도에 따른 집적회로 제조의 연속적인 단계를 도시한 개략도들이다.
단계 10에서, 제 1 절연층(105)은 기판(100)상에 형성된다. 제 1 절연층(105)은, 예를 들어, 고밀도로 증착된 산화 규소(예, SiO2)와 같은 유전체이다. 대안으로, 제 1 절연층은 보로포스포실리케이트 유리(borophosphsilicate glass), 포스포실리케이트 유리(phosphosilicate glass), 인(phosphorous)으로 형성된 유리 및/또는 붕소로 도핑된 테트라에틸 오쏘실리케이트(tetraehthyl orthosilicate), 스핀-온 유리(spin-on glass), 크세로겔스(xerogels), 에어로겔스(aerogels), 또는 폴리머, 플르오르화 산화물(fluorinated oxide), 수소 실세스퀴옥산(hydrogen silsesquioxane)과 같은 다른 낮은 유전 상수의 막들일 수 있다. 또한, 절연층은 적어도 하나의 층이 더 높은 유전 상수를 가질 수 있는 다른 층들 사이에 형성된 낮은 유전 상수의 재료로 된 다중 층들을 포함할 수 있다.
기판(100)은, 예를 들어, 실리콘과 같은 반도체 또는 GaAs 나 SiGe와 같은 복합 반도체이다. 대안으로, 기판(100)은 유전체, 도전체, 또는 다른 재료의 집적회로내의 매개층이 될 수 있다. 또한, 기판(100)의 상부 표면(101)은 평평하지 않을 수도 있다. 상기의 경우에는, 제 1 절연층(105)은 예컨대 잘 알려진 화학 기계적 폴리싱(CMP; chemical mechanical polishing)을 이용하여 평활화할 수 있다.
단계 15에서, 에치 스톱층(etch stop layer: 110)이 제 1 절연층(105) 위 또는 내에 집적 접하여 형성된다. 대안의 실시예에서, 하나 이상의 층들이 에치 스톱층(110)과 제 1 절연막 사이에 형성될 수 있다. 에치 스톱층의 재료는 선택된 에천트(etchant)의 제 2 절연층(115)보다 더 에치 저항력이 큰 것으로 선택될 수 있다. 다시 말하면, 에치 스톱층(110)은 선택된 에천트에 노출되었을 때 2 절연층(115)보다 더 느린 속도로 에칭된다. 예를 들어, 에치 스톱층은 제 2 절연이 SiO2인 경우 TiN가 될 수 있다. 또한, 에치 스톱층은 T/TaN, Si3N4, 실리콘 산화물, 또는 다층 SiO2 유전체가 될 수 있다.
단계 20에서, 제 2 절연층(115)이 에치 스톱층 위 또는 내에 직접 접하여 형성된다. 제 2 절연층(115)은 제 1 절연층(105)를 형성하는데 사용된 동일한 재료들 및 공정들을 사용하여 형성될 수 있다. 단계 25에서, 제 1 패터닝된 마스크(120)는 절연층(115)상에 또는 위에 형성된다. 제 1 패터닝된 마스크(120)는 집적회로의 다른 레벨들 간의 인터커넥션들을 제공하기 위한 비아 또는 접촉부 개구들(125)(본 명세서에서 앞으로 "개구들(openings)"이라 칭함)에 대응하는 개구들을 포함한다. 또한, 제 1 패터닝된 마스크(120)는 캐패시터를 위한 개구들(127)(본 명세서에서 "캐패시터 개구들(capacitor openings)"이라 칭함)에 대응하는 개구들을 포함한다. 레티클(reticle; 90)은 개구들(125)이 형성될 때 캐패시터 개구들(127)이 형성될 수 있도록 패턴을 가진다.
단계 30에서, 개구들(125) 및 캐패시터 개구들(127)은 제 1 절연층(105), 에치 스톱층(110), 및 제 2 절연층(115)에서 개방된다. 개구들 및 캐패시터 개구들은 종래의 에칭 기술들 또는 적어도 세 가지의 다른 층들을 통과하는 에칭 기술의 조합을 이용하여 개방된다. 대안으로, 단계 30은 제 2 절연층(115)만 에칭할 수 있다. 이 경우에는, 단계 40에서, 에칭 스톱층(110)의 노출된 부분과 노출된 부분 밑의 제 1 절연층(105)의 대응 부분은 홈들이 에칭될 때, 개구들(125)과 캐패시터 개구들(127)을 완성하기 위해 에칭될 것이다. 캐패시터 개구들(127)은 동일한 금속화 레벨(metallization level)로 형성될 수 있으며 서로 간에 위 또는 아래에서 형성되지 않는다.
예시로, 개구들은 (1)레지스트 재료의 층(제 1 패터닝된 마스크)을 제 2 절연층(115)상에 인가; (2)상기 레지스트 재료를 레티클을 통과하는 에너지원에 노출; (3)상기 레지스트에서 패턴을 형성하기 위해 레지스트의 영역들을 제거; 및 (4)개구들(125) 및 캐패시터 개구들(127)을 에칭함으로써 형성된다. 에너지원은 전자빔, 광원, 또는 다른 적절한 에너지원이 될 수 있다.
다음으로, 단계 35에서, 제 2 패터닝된 마스크(130)가 제 1 패터닝된 마스크(120) 상에 또는 위에 형성된다. 예시적으로, 제 2 패터닝된 마스크(130)는: (1)레지스트 재료층을 개구들(125, 127)에 제 1 패터닝된 마스크 상에 인가; (2)레티클(95)을 통과하는 에너지원에 레지스트 재료를 노출; 및 (3)상기 레지스트에서 패턴을 형성하기 위해 레지스트의 영역들을 제거함으로써 형성된다. 에너지원은 전자빔, 광원, 또는 다른 적절한 에너지원이 될 수 있다.
제 2 패터닝된 마스크(130)는 개구들(125) 위에 홈들을 형성하기 위한 개구들을 포함한다. 패터닝된 마스크(130)는 캐패시터 개구들(127)을 위한 에칭이 이미 완성되었기 때문에 캐패시터 개구들(127)에 대한 대응하는 개구들을 가지고 있지 않다. 만약 캐패시터 개구들이 상술한 바와 같이 이미 전단계에서 완성된 상태가 아니라면, 단계 35에서, 개구들은 캐패시터의 개구들이 후속 공정에 의해 완성될 수 있도록 제 2 패터닝된 마스크에 형성될 것이다.
단계 40에서, 제 2 절연층(115)은 형성될 도전성 러너(conductive runner) 및 캐패시터에 대응하는 홈들(135)을 형성하도록 패터닝된다. 제 2 절연층(115)은 종래의 에칭 기술들을 이용하여 패터닝될 수 있다. 에칭 동안, 에칭 스톱층(110)은 이러한 에칭 공정의 종단부를 규정하는 데 사용된다. 개구들은 홈들(135)의 경계들(borders; 136, 138) 내에 포함되거나 적어도 부분적으로 포함된다. 그 후, 단계 45에서, 마스크층들(120, 130)의 남아있는 부분들은 잘 알려진 기술들을 이용해 제거되며 종래의 공정들을 이용하여 단계 47에서 부분적으로 완성된 집적회로가 세정된다.
단계 50에서, 도전층(145)은 개구들, 홈들 및 캐패시터 개구들(127)내에서 및 제 2 절연층(115) 위에 증착된 블랭킷(blanket)이다. 그 후, 캐패시터 개구들(127)과 홈들(135)의 외부 및 제 2 절연층 상 또는 위의 도전층의 부분들은 인터커넥트들을 완성하기 위해 제거된다. 이는 종래의 화학 기계적 폴리싱 공정을 이용하여 달성될 수 있다. 도전층(145)은 텅스텐, 알루미늄, 구리, 주석, 폴리실리콘과 같은 도전 재료, 또는 당업자에게 알려져 있고 도전체로 사용하기 적합한 다른 도전 재료이다.
상기 공정을 이용하여, 캐패시터(170)는 이중 다마신 구조(175)가 형성될 때 형성된다. 그 결과로서, 핑거 캐패시터들은 리소그래피 공정들 및 에칭과 같이 추가의 공정 단계들 없이 이중 다마신 구조를 형성하는 공정속에 통합될 수 있다. 이러한 방법에 있어, 핑거 캐패시터들을 포함하는 집적회로의 제조의 비용증가를 피할 수 있다.
대안적인 실시예에 있어서, 하나 이상의 층들은 도전층(145)의 증착 전에 형성될수 있다. 예시적인 장벽층(147)은 도 7에 도시되어 있다. 이러한 층들은 습기와 도전층과 주위 층들간의 오염 물질의 이주를 막는 장벽층들이 될 수 있다.
예를 들어, 만약 도전층(145)이 구리이면, Ta 및 TaN 층을 포함하는 장벽층(147)은 도전층의 증착전에 제 1 절연층(120)상에 그리고 개구들 및 홈들에 증착될 수 있다. 도전층(145)이 Al을 포함하는 경우, (1)Ti 및 TiN 또는 (2)Ti 및 TiN 및 Ti를 포함하는 장벽층(147)이 이용될 수 있다. 장벽층에 사용되는 다른 재료는 WSi, TiW, Ta, TaN, Ti, TiN, Cr, Cu, Au, WN, TaSiN, 또는 WSiN을 포함한다. 장벽층(147)은 또한 다음에 형성될 도전층을 위한 부착층(adhesion layer) 및/또는 뉴클리에이션층(nucleation layer)으로 기능할 수 있다. 또한, Si3N4, TaN, TiN, 또는 TiW와 같은 캡핑층(capping layer)은 도전층의 표면 위에 형성될 수 있다.
도 8은 예시적인 실시예를 이용하여 형성된 예시적인 핑거 캐패시터 및 이중 다마신 구조의 상면도이다. 핑거 캐패시터(170)는 제 1 플레이트(171) 및 제 2 플레이트(172)를 포함한다. 캐패시터와 다른 집적회로의 부분들과의 인터커넥션은 명료성을 위해 생략되었다. 설계될 회로를 완성하는데 필수적이기 때문에 해당 기술 분야의 당업자라면 캐패시터를 집적회로에 병합시키는 것은 가능할 것이다.
후속하여, 집적회로는, 필요하다면, 집적회로를 완성하기 위하여 위의 공정 및 종래의 공정들을 이용하여 형성된 인터커넥트들을 포함하는 추가의 금속 단계를 부가함으로써 완성될 수 있다. 집적회로는 또한 트랜지스터들 및 특수 집적회로 설계를 위해 필요한 다른 구성 요소들을 포함한다. 이러한 구조들을 포함하는 집적회로의 제조 공정들은 본 명세서에 참조사항으로 통합된 1-3 Wolf, VLSI Era를 위한 실리콘 공정(Silicon Processing for the VLSI Era)에 기술되어있다.
도 9 내지 도 15에는 본 발명의 다른 대안의 실시예가 도시되어 있다. 도 9는 흐름도이며 도 10 내지 도 15는 도 9의 흐름도에 따른 집적회로의 연속적인 제조 단계들을 도시하는 개략도들이다.
단계 210에서, 제 1 절연층(305)는 기판(300)상에 형성된다. 제 1 절연층(305)은 제 1 절연층(105)에 관해 상술한 바와 같은 재료이다. 기판(300)은 기판(100)에 관해 상술한 바와 같은 재료이다. 또한, 기판(300)의 상위면(301)은 평활하지 않을 수도 있다. 이 경우에는, 제 1 절연층(305)은, 예를 들어, 잘 알려진 바와 같은 화학 기계적 폴리싱(CMS)을 이용하여 평활화될 수 있다.
단계(215)에서, 에치 스톱층(310)은 제 1 절연층(305)위 또는 그에 직접 접촉하여 형성된다. 대안적인 실시예에 있어, 하나 이상의 층들이 에치 스톱층(310)과 제 1 절연층(305) 사이에 형성될 수 있다. 에치 스톱층(310)은 제 1 에치 스톱층(110)에 관해 상술한 재료와 같은 재료가 될 수 있다.
단계 220에서, 제 2 절연층(315)은 에치 스톱층 위 또는 그에 집적 접촉하여 형성된다. 제 2 절연층(315)은 제 1 절연층(305)을 형성하는 데 사용된 동일한 재료들과 공정들을 이용하여 형성될 수 있다. 단계 225에서, 제 1 패터닝된 마스크(320)는 절연층(315) 위 또는 상에 형성된다. 제 1 패터닝된 마스크(320)는 형성될 러너들 또는 홈들에 대응하는 개구들을 포함한다. 또한, 제 1 패터닝된 마스크(320)는 캐패시터를 위한 개구들(327)(본 명세서에서 앞으로 "캐패시터 개구들"로 칭함)에 대응하는 개구들을 포함한다. 레티클(390)은 캐패시터 개구들(327)이 개구들(325)이 형성될 때 형성될 수 있도록 제 1 패터닝된 마스크로 전환되는 패턴을 가진다.
단계 230에서, 캐패시터 개구들(327) 및 홈들(335)은 제 2 절연층(315)에서 개방된다. 홈들(335)은 종래의 에칭 기술들을 이용하여 형성될 수 있다. 에칭 동안, 에치 스톱층(310)은 이 에칭 공정의 종단부를 규정하는데 사용된다. 다음으로, 단계 235에서, 제 2 패터닝된 마스크(330)는 제 1 패터닝된 마스크(320) 위 또는 마스크(320)상에 형성된다. 제 2 패터닝된 마스크는 마스크 내의 개구들이 형성될 비아 또는 접촉부 개구들(이후에 "개구들")에 대응하도록 형성된다. 또한, 제 2 패터닝된 마스크는 형성될 캐패시터 개구들에 대응하는 개구들을 포함한다. 제 2 패터닝된 마스크의 부분은 홈들(335)의 벽들(350, 351) 상에 형성될 수 있다. 그 결과로서, 벽들(50, 351)은 개구들의 형성 동안 더 이상 에칭되지 않을 수 있다. 대조적으로, 제 2 패터닝된 층의 부분이 캐패시터 개구들의 벽상에 형성되지 않을 수 있다.
단계 240에서, 에치 스톱층(310) 및 제 1 절연층(305)은 형성될 층들간의 인터커넥트들에 대응하는 개구들(325)을 형성하도록 패터닝된다. 캐패시터 개구들(327)은 또한 에치 스톱층(310) 및 제 1 절연층(305)을 에칭함으로써 형성된다. 개구들(325) 및 캐패시터 개구들(327)은 종래의 에칭 기술들 또는 적어도 2개의 다른 층들을 에칭하는 기술들의 조합을 이용하여 형성될 수 있다.
개구들(325)은 홈들(325)의 벽들(350, 351)에 의해 규정되는 경계들 내에 포함되거나 적어도 부분적으로 포함되어 있다. 그 후, 단계 245에서, 마스크층들(320, 330)의 남아있는 부분들이 잘 알려진 기술들을 이용하여 벗겨지며 종래의 공정들을 이용하여 단계 247에서 부분적으로 완성된 집적회로가 세정된다.
단계 250에서, 도전층(345)은 제 2 절연층(315) 위에 그리고 개구부, 홈들, 캐패시터 개구부에 증착된 블랭킷이다. 그 후, 캐피시터 개구들(327)과 홈들(335)의 외부, 및 제 2 절연층(315) 상 또는 위의 도전층의 부분들이 제거된다. 이는 종래의 화학 기계적 폴리싱 공정을 이용하여 달성될 수 있다. 도전층(345)은 텅스텐, 알루미늄, 구리, 주석, 폴리실리콘과 같은 도전 재료 또는 당업자에게 공지된 도전체로 이용하기 적합한 다른 도전 물질이다.
대안적인 실시예에서, 하나 이상의 층들은 제 1 실시예에 관해 상술한 바와 같은 도전층(345)의 증착 전에 형성될 수 있으며 도 15에 도시된다. 이들 하나 이상의 층들은 라이너(liner)로 언급될 수 있다. 또한, 제 1 실시예에 관해 상술한 바와 같은 캡핑층이 제공될 수 있다. 다음으로, 집적회로는, 필요하다면, 집적회로를 완성하기 위하여 상술한 공정 및 종래의 공정을 이용하여 형성된 인터커넥트들을 포함할 수 있는 추가의 금속 레벨들을 부가하여 완성된다.
비록 제 1 절연층, 에치 스톱층 및 제 2 절연층을 포함하는 3개의 층이 도시되지만, 이들 층들의 수는 감소될 수 있다. 예를 들어, 캐패시터 및 이중 다마신 구조는 캐패시터를 위한 개구들과 이중 다마신 구조가 실질적으로 동일한 시간에 형성되는 경우 하나 또는 둘의 절연층들에 형성될 수 있다.
본 발명은 예시적인 실시예를 참조하여 설명되어 있지만, 본 발명은 이러한 실시예로 한정되는 것이 아니다. 오히려, 첨부된 청구항들이 해당 기술 분야의 당업자가 본 발명의 취지나 범위에서 일탈하지 않고 만들 수 있는 다른 다양한 본 발명의 실시예를 포함하는 것으로 해석되어 져야 한다.
상술한 발명의 구성에 따르면 캐패시터 형성을 위한 추가적인 공정없이 집적회로내에서 이중 다마신 구조와 캐패시터의 형성 공정을 통합함으로서 제조의 비용증가를 피할수 있고 공정의 효율화를 기할 수 있다.
Claims (22)
- 집적회로의 제조 방법에 있어서,스톱층(stop layer)을 갖는 층을 형성하는 단계;적어도 홈(groove) 및 비아(via)를 포함하는 상기 층 내의 이중 다마신 구조를 위한 개구를 형성하는 단계로서, 상기 비아는 상기 스톱층을 통해 연장되는, 상기 개구 형성 단계; 및제 1 전극 및 제 2 전극을 갖는 캐패시터를 위하여 상기 층에 적어도 2개의 개구들을 형성하는 단계로서, 상기 제 1 및 제 2 전극들은 상기 스톱층 및 상기 층을 통하여 연장하는 개구에 의해 각각 규정되는, 상기 적어도 2개의 개구들을 형성하는 단계를 포함하는, 집적회로 제조 방법.
- 제 1 항에 있어서,이중 다마신 구조를 위하여 개구를 형성하는 단계 및 캐패시터를 위하여 상기 층에 적어도 2개의 개구들을 형성하는 단계는 동시에 일어나는, 집적회로 제조 방법.
- 제 1 항에 있어서,이중 다마신 구조를 위한 상기 개구를 도전 재료로 채우는 단계; 및캐패시터를 위한 상기 층 내 상기 적어도 2개의 개구들을 도전 재료로 채우는 단계를 더 포함하는, 집적회로 제조 방법.
- 제 1 항에 있어서, 상기 층이 복수의 층들을 포함하는, 집적회로 제조 방법.
- 집적회로의 제조 방법에 있어서:복수의 층들을 형성하는 단계;상기 복수의 층들 중 적어도 하나에 제 1 개구를 형성함으로써 이중 다마신 구조를 부분적으로 형성하는 단계; 및상기 복수의 층들 중 상기 적어도 하나에 제 2 및 제 3 개구들을 형성함으로써 캐패시터를 부분적으로 형성하는 단계로서, 상기 제 2 및 제 3 개구들은 상기 복수의 층들 중 상기 적어도 하나의 층을 통하여 연장하는, 상기 캐패시터를 부분적으로 형성하는 단계를 포함하는, 집적회로 제조 방법.
- 제 5 항에 있어서, 상기 제 2 및 제 3 개구들은 제 1 폭을 갖고, 상기 제 1 개구는 상기 제 1 폭과 다른 제 2 폭을 갖는, 집적회로 제조 방법.
- 집적회로에 있어서:스톱층을 갖는 층;상기 층에 형성된 이중 다마신 구조로서, 적어도 홈 및 비아를 포함하고, 상기 비아는 상기 스톱층을 통해 연장하는, 상기 이중 다마신 구조; 및상기 층을 통하여 형성된 캐패시터로서, 상기 캐패시터는 상기 층을 통하여 형성된 제 1 전극 및 제 2 전극을 갖고, 상기 제 1 및 제 2 전극들 각각은 상기 스톱층 및 상기 층을 통하여 연장하는 개구에 의하여 규정되는, 상기 캐패시터를 포함하는, 집적회로.
- 제 7 항에 있어서,상기 스톱층은 상기 제 1 전극과 상기 제 2 전극 사이에 위치되는, 집적회로.
- 제 8 항에 있어서,상기 제 1 전극과 상기 제 2 전극은 상기 스톱층에 접촉하는, 집적회로.
- 제 7 항에 있어서,상기 제 1 전극은 상기 캐패시터의 제 1 플레이트이고, 상기 제 2 전극은 상기 캐패시터의 상기 제 2 플레이트를 형성하는, 집적회로.
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