JP6580164B2 - Ｆｉｎｆｅｔ等の薄い垂直半導体構造から形成された高密度コンデンサ - Google Patents

Ｆｉｎｆｅｔ等の薄い垂直半導体構造から形成された高密度コンデンサ Download PDF

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Description

（関連出願への相互参照）
本出願は、２０１５年５月８日に出願された、Ｚｈｏｎｇｈａｉ Ｓｈｉらによる「Ｍｅｔｈｏｄｓ ａｎｄ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎｓ ｆｏｒ ｕｓｉｎｇ ＦｉｎＦＥＴ Ｔｅｃｈｎｏｌｏｇｙ ｔｏ Ｍａｋｅ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｃａｐａｃｉｔｏｒｓ」という題名の米国仮特許出願第６２／１５８，８９２号の優先権の利益を主張する。上記文献は、参照することによって本明細書において援用される。
（開示の分野）
本開示は、集積回路を製造することに関する。より具体的には、本開示の一部は、集積回路と統合されたコンデンサを製造することに関する。
（背景）
コンデンサは、多くの電子デバイス、特に、アナログおよびデジタル回路網の両方を処理する、混合信号回路の重要なコンポーネントである。コンデンサは、集積回路（ＩＣ）から別個に製造され、次いで、外部コンデンサとして集積回路（ＩＣ）に結合されることができる。コンデンサはまた、ＩＣの中に統合されることができる。外部コンデンサと比較して、統合されたコンデンサは、あまり空間を消耗せず、薄型外形を有し、概して、携帯電話等の薄型外形電子デバイス内に含めることがより容易である。
従来のコンデンサ構造は、平坦な金属−絶縁体−金属（ＭＩＭ）構造であり、１つのそのような構造は、図１に示される。図１は、従来技術による、金属−絶縁体−金属（ＭＩＭ）コンデンサの断面図である。コンデンサ１００は、金属層１０２および１０６によって囲繞される、絶縁体層１０４を含む。ＭＩＭ構造の静電容量は、ＭＩＭコンデンサの側方面積（Ｌ×Ｗ）および絶縁体層１０４の厚さ（Ｔ）に関連する。図１のもの等の従来の平坦ＭＩＭによって提供されるコンデンサは、統合されたコンデンサを含む、基板上の回路網の密度を限定する。
ここで言及された欠点は、代表的にすぎず、改良された電気コンポーネント、特に、携帯電話等の消費者レベルデバイス内で採用されるコンデンサの必要性が存在することを単に強調するために含まれる。本明細書に説明される実施形態は、ある欠点に対処するが、必ずしも、ここで説明される、または当分野で公知のあらゆるものに対処するわけではない。
（要約）
集積回路（ＩＣ）内の静電容量の密度を増加させる１つの様式は、平面構造ではなく、垂直構造を構築させることである。基板は、薄い基板の取扱が困難であるため、多くの場合、集積回路のために必要とされるものよりはるかに厚く、厚い基板でさえ、依然として、基板を格納する電子デバイスと比較して非常に薄い。例えば、基板の厚さは、多くの場合、マイクロメートル単位で測定される一方、電子デバイスの厚さは、多くの場合、ミリメートル単位で測定される。すなわち、電子デバイスは、多くの場合、ＩＣを作製するために使用される基板の数千倍も厚い。基板が数百マイクロメートル厚であり得る場合でも、基板上に構築される回路網は、基板の上部の非常にわずかな部分のみを占有する。したがって、基板の中に垂直に構築されるコンデンサは、集積回路内のこれまで使用されていなかった空間を利用し、従来利用可能なものより高い密度静電容量を提供することができる。
垂直構造の一実施形態は、基板上に製造される薄い垂直半導体構造を含むことができる。これらの薄い垂直構造は、コンデンサ内の絶縁体として動作するように構成されることができる。そのような構造の静電容量は、構造の高さに比例する。構造の高さは、そのような構造の側方寸法に著しく影響を及ぼさずに、増加されることができる。したがって、コンデンサのより高い密度は、コンデンサが従来の平面トランジスタより薄い垂直構造から製造されるときに製造され得る。さらに、いくつかの実施形態では、薄い垂直構造は、基板の中に製造されることができる。これは、ＩＣの高さを有意に増加させずに、高密度コンデンサの製造を可能にし得る。一実施形態では、垂直構造は、ＦｉｎＦＥＴ（フィン電界効果トランジスタ）技術および製造プロセス等の３次元半導体製造技術を使用して製造されてもよい。
先行技術によると、ＦｉｎＦＥＴ技術によって提供されるフィンは、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）チャネルとして使用されている。現代の３Ｄ技術におけるフィンは、統合されたコンデンサのための誘電体として使用され得るように、非常に薄く製造されることができる。本開示の実施形態では、フィンコンデンサのためのレイアウト効率は、フィン高さとフィンピッチの比率が１をはるかに上回るように増加され得るため、１をはるかに上回り、はるかに効率的レイアウトを提供することができる。
薄い垂直構造に基づくコンデンサは、薄い垂直構造を利用し得る、他の回路網と統合されてもよい。例えば、多数の薄い垂直構造が、基板上に構築されてもよい。それらの薄い垂直構造のうちのいくつかは、コンデンサの中に形成されてもよく、それらの薄い垂直構造のうちのその他は、トランジスタまたは他の半導体コンポーネントの中に形成されてもよい。本開示による薄い垂直構造誘電体によって提供されるより高い高さ／ピッチ比率は、従来の平面コンデンサより高いコンデンサ密度を提供し得る。薄い垂直構造の厚さは、基板を横断して変動してもよい。これは、例えば、コンデンサが、同様に薄い垂直構造から形成される、基板上の他の回路網より薄い垂直構造から形成されることを可能にし得る。
一実施形態によると、３次元半導体製造技術を使用して集積回路を作製する方法は、薄い垂直半導体構造を基板上に形成すること、誘電体を薄い垂直半導体構造上に形成すること、および／または電極を誘電体の周囲に形成し、コンデンサを生成することを含んでもよい。
ある実施形態では、集積回路を作製する方法は、薄い垂直半導体構造を酸化してコンデンサのための誘電体を形成することによって、または酸化物を薄い垂直半導体構造上に堆積することによって、酸化物を形成すること、伝導層を薄い垂直半導体構造上の酸化物にわたって形成すること、平滑化プロセスを使用して、堆積された伝導層からコンデンサのための電極を形成すること、酸化シリコンを形成することであって、伝導層を形成するステップは、ポリシリコン層を堆積することを含む、こと、および／または、高さとピッチとの間の比率が１を上回るように、ピッチを上回る高さを伴う薄い垂直半導体構造を形成し、それによって、コンデンサを高密度コンデンサとして提供することを含んでもよい。
薄い垂直半導体コンデンサを他の回路網と統合する１つの方法は、能動デバイスを形成する前に、保護層を基板の第１の部分にわたって形成することであって、薄い垂直半導体構造は、保護層によって被覆されていない基板の第２の部分内に形成される、こと、コンデンサを形成した後、保護層を基板の第１の部分から除去すること、第２の保護層をコンデンサにわたって形成すること、能動デバイスを第２の保護フィルムによって被覆されていない基板の第１の部分内に形成すること、および／または、能動デバイスを基板の第１の部分内に形成すること、電気コンポーネントを平面デバイスとして基板の第１の部分内に形成することを含んでもよい。
薄い垂直半導体コンデンサを他の回路網と統合する別の方法は、保護層を第１の複数の薄い垂直半導体層にわたって形成することであって、コンデンサは、保護層によって被覆されていない第２の複数の薄い垂直半導体構造から生成される、こと、保護層を第１の複数の薄い垂直半導体構造から除去すること、第２の保護層を生成されるコンデンサにわたって形成すること、第２の保護フィルムによって被覆されていない第１の複数の薄い垂直半導体構造を使用して、ＦｉｎＦＥＴトランジスタを形成すること、および／または、ＦｉｎＦＥＴトランジスタを形成するステップのソース／ドレイン埋込ステップの前に、第２の保護層を除去することを含んでもよい。
別の実施形態によると、装置は、３次元集積回路を含み、３次元集積回路は、基板の第１の部分内の第１の複数の薄い垂直半導体構造であって、第１の複数体は、コンデンサのための誘電体として使用されるように構成される、第１の複数の薄い垂直半導体構造、第１の複数の薄い垂直構造に結合され、電気接点をコンデンサに提供するように構成される、電極、および／または、基板の第２の部分内の第２の複数の薄い垂直半導体構造であって、第２の複数体は、トランジスタとして使用されるように構成される、第２の複数の薄い垂直半導体構造を含んでもよい。
ある実施形態では、薄い垂直半導体構造は、基部を含んでもよく、基板は、コンデンサのための誘電体として使用されることになる基部上の酸化された表面を伴い、薄い垂直半導体構造は、シリコン基部を含んでもよく、シリコン基部は、コンデンサのための誘電体として使用されることになるシリコン基部上の酸化シリコン表面を伴い、薄い垂直半導体構造の高さと薄い垂直半導体構造のピッチの比率は、１を上回ってもよく、それによって、コンデンサが高密度コンデンサであることを提供し、電極は、ほぼ薄い垂直半導体構造の長さおよび高さ全体に延在してもよく、および／または、薄い垂直半導体構造は、ＦｉｎＦＥＴ構造を含んでもよい。
いくつかの実施形態では、装置は、コンデンサのための電極を形成する、薄い垂直半導体構造にわたる平滑化された伝導層、コンデンサのための電極を形成する、薄い垂直半導体構造にわたる平滑化されたポリシリコン層、および／または、基板上の上に製造される電子機器であって、電子機器は、コンデンサに結合され、能動デバイスまたは能動平面デバイスを含む、電子機器を含んでもよい。
前述は、以下の発明を実施するための形態がより深く理解され得るために、本発明の実施形態のある特徴および技術的利点をかなり広く概説している。本発明の請求項の主題を形成する、付加的特徴および利点は、本明細書に後述される。開示される概念および具体的実施形態は、同一または類似目的を果たすための他の構造を修正または設計するための基準として容易に利用され得ることが、当業者によって理解されるはずである。また、そのような同等構造は、添付される請求項に記載されるような本発明の精神および範囲から逸脱しないことが、当業者によって認識されるはずである。付加的特徴は、付随の図と関連して考慮されるとき、以下の説明からより深く理解されるであろう。しかしながら、図はそれぞれ、例証および説明のみを目的として提供され、本発明を限定することは意図されないことを明示的に理解されたい。
例えば、本願は以下の項目を提供する。
（項目１）
３次元半導体製造技術を使用して集積回路を作製する方法であって、
薄い垂直半導体構造を基板上に形成することと、
誘電体を前記薄い垂直半導体構造上に形成することと、
電極を前記誘電体の周囲に形成し、少なくとも１つのコンデンサを生成することと
を含む、方法。
（項目２）
前記誘電体を形成するステップおよび前記電極を形成するステップは、
前記薄い垂直半導体構造を酸化し、前記少なくとも１つのコンデンサのための誘電体を形成することと、
伝導層を前記酸化された薄い垂直半導体構造にわたって形成することと、
平滑化プロセスを使用して、前記堆積された伝導層から前記少なくとも１つのコンデンサのための電極を形成することと
を含む、項目１に記載の方法。
（項目３）
前記薄い垂直半導体構造を酸化するステップは、酸化シリコンを形成することを含み、前記伝導層を形成するステップは、ポリシリコン層を堆積することを含む、項目２に記載の方法。
（項目４）
前記誘電体を形成するステップおよび前記電極を形成するステップは、
酸化物層を前記薄い垂直半導体構造上に堆積し、少なくとも１つのコンデンサのための前記誘電体を形成することと、
伝導層を前記酸化物層にわたって形成することと、
平滑化プロセスを使用して、前記堆積された伝導層から前記少なくとも１つのコンデンサのための前記電極を形成することと
を含む、項目１に記載の方法。
（項目５）
前記薄い垂直半導体構造を形成するステップは、高さとピッチとの間の比率が１を上回るように、ピッチを上回る高さを伴う前記薄い垂直半導体構造を形成し、それによって、前記コンデンサを高密度コンデンサとして提供することを含む、項目１に記載の方法。
（項目６）
前記薄い垂直半導体構造を形成するステップは、
前記薄い垂直半導体構造を形成する前に、第１の保護層を前記基板の第１の部分にわたって形成することであって、前記薄い垂直半導体構造は、前記第１の保護層によって被覆されていない前記基板の第２の部分内に形成される、ことと、
前記少なくとも１つのコンデンサを前記基板の第２の部分内に形成した後、前記第１の保護層を前記基板の第１の部分から除去することと、
第２の保護層を前記少なくとも１つのコンデンサにわたって形成することと、
電子コンポーネントを前記第２の保護層によって被覆されていない前記基板の第１の部分内に形成することと
を含む、項目１に記載の方法。
（項目７）
電子コンポーネントを前記基板の第１の部分内に形成するステップは、平面デバイスを前記基板の第１の部分内に形成することを含む、項目５に記載の方法。
（項目８）
第１の保護層を第１の複数の前記薄い垂直半導体構造にわたって形成することであって、前記少なくとも１つのコンデンサは、前記第１の保護層によって被覆されていない第２の複数の前記薄い垂直半導体構造から生成される、ことと、
前記少なくとも１つのコンデンサを生成した後、前記第１の保護層を前記第１の複数の前記薄い垂直半導体構造から除去することと、
第２の保護層を前記少なくとも１つのコンデンサにわたって形成することと、
前記第２の保護層によって被覆されていない前記第１の複数の前記薄い垂直半導体構造を使用して、ＦｉｎＦＥＴトランジスタを形成することと
をさらに含む、項目１に記載の方法。
（項目９）
前記ＦｉｎＦＥＴトランジスタを形成するステップのソース／ドレイン埋込ステップ前に、前記第２の保護層を除去することをさらに含む、項目８に記載の方法。
（項目１０）
３次元集積回路であって、
基板の一部内の第１の複数の酸化された薄い垂直半導体構造であって、前記第１の複数体は、コンデンサのための誘電体として使用されるように構成されている、第１の複数の酸化された薄い垂直半導体構造と、
前記酸化された第１の複数の薄い垂直構造に結合され、電気接点を前記コンデンサに提供するように構成されている、電極と
を備える、３次元集積回路。
（項目１１）
前記基板の別の部分内の第２の複数の薄い垂直半導体構造をさらに備え、前記第２の複数体は、トランジスタとして使用されるように構成されている、項目１０に記載の３次元集積回路。
（項目１２）
前記薄い垂直半導体構造は、基部を備え、前記基部は、前記コンデンサのための前記誘電体として使用されることになる、前記基部上の酸化された表面を伴い、前記コンデンサのための前記電極を形成する、前記薄い垂直半導体構造にわたる平滑化された伝導層をさらに備える、項目１０に記載の３次元集積回路。
（項目１３）
前記薄い垂直半導体構造は、シリコン基部を備え、前記シリコン基部は、前記コンデンサのための前記誘電体として使用されることになる、前記シリコン基部上の酸化シリコン表面を伴い、前記コンデンサのための前記電極を形成する、前記薄い垂直半導体構造にわたる平滑化されたポリシリコン層をさらに備える、項目１０に記載の３次元集積回路。
（項目１４）
前記薄い垂直半導体構造の高さと前記薄い垂直半導体構造のピッチの比率は、１を上回り、それによって、前記コンデンサが高密度コンデンサであることを提供する、項目１０に記載の３次元集積回路。
（項目１５）
前記基板上に製造された電子コンポーネントをさらに備え、前記電子コンポーネントは、前記コンデンサに結合されている、項目１０に記載の３次元集積回路。
（項目１６）
前記電子コンポーネントは、能動デバイスを備える、項目１５に記載の３次元集積回路。
（項目１７）
前記能動デバイスは、ＦｉｎＦＥＴトランジスタを備える、項目１６に記載の３次元集積回路。
（項目１８）
前記能動デバイスは、平面トランジスタを備える、項目１６に記載の３次元集積回路。
（項目１９）
前記電極は、ほぼ前記薄い垂直半導体構造の長さおよび高さ全体に延在する、項目１０に記載の３次元集積回路。
（項目２０）
前記薄い垂直半導体構造は、ＦｉｎＦＥＴ構造を備える、項目１０に記載の３次元集積回路。
開示されるシステムおよび方法のより完全な理解のために、ここで、付随の図面と併せて検討される、以下の説明を参照する。
図１は、従来技術による、金属−絶縁体−金属（ＭＩＭ）コンデンサの断面図である。 図２Ａは、本開示の一実施形態による、基板上に形成される薄い垂直構造の上下図である。図２Ｂは、一実施形態による、基板上に形成される薄い垂直構造の断面図である。 図３Ａは、本開示の一実施形態による、構造の酸化後に基板上に形成される薄い垂直構造の上下図である。図３Ｂは、本開示の一実施形態による、酸化後に基板上に形成される薄い垂直構造の断面図である。 図４Ａは、本開示の一実施形態による、酸化された薄い垂直構造から形成されるコンデンサの上下図である。図４Ｂは、本開示の一実施形態による、酸化された薄い垂直構造から形成されるコンデンサの断面図である。 図５は、本開示の一実施形態による、薄い垂直構造からコンデンサを製造するための方法を図示する、例示的フローチャートである。 図６Ａは、本開示の一実施形態による、薄いシリコン構造の形成を図示する、断面図である。図６Ｂは、本開示の一実施形態による、異なる電子コンポーネントとしての薄いシリコン構造の様々な使用を図示する、断面図である。 図７は、本開示の一実施形態による、基板上の他のコンポーネントとの統合のための基板の一部分内における高密度コンデンサの形成を図示する、例示的フローチャートである。 図８Ａ−８Ｅは、本開示の実施形態による、基板の一部分内の薄いシリコン構造に基づく高密度コンデンサの形成の例示的断面図である。 図８Ａ−８Ｅは、本開示の実施形態による、基板の一部分内の薄いシリコン構造に基づく高密度コンデンサの形成の例示的断面図である。 図９は、本開示の別の実施形態による、基板上の他のコンポーネントとの統合のための基板の一部分内における高密度コンデンサの形成を図示する、例示的フローチャートである。 図１０Ａ−Ｄは、本開示の実施形態による、基板の一部分内の薄いシリコン構造に基づく高密度コンデンサの形成の例示的断面図である。
（詳細な説明）
ＦｉｎＦＥＴ技術を用いて作製されるもの等の薄い垂直構造を使用して、集積回路のための高密度コンデンサを作製および提供する方法が、以下のいくつかの実施形態において説明される。いくつかの実施形態では、高密度コンデンサは、薄いシリコン構造を形成し、それらの構造のうちのいくつかを酸化し、電極を酸化された薄いシリコン構造の周囲に形成することによって、半導体処理を通して製造されてもよい。高密度コンデンサは、他のコンポーネントのために使用される他の薄いシリコン構造および／または他のコンポーネントのために使用される他の構造を含む、集積回路（ＩＣ）の一部として製造されてもよい。
製造高密度コンデンサのための１つの製造プロセスが、図２Ａ−Ｂ、３Ａ−Ｂ、および４Ａ−Ｂを参照して説明される。図２Ａは、本開示の一実施形態による、基板上に形成される薄い垂直構造の上下図であり、図２Ｂは、一実施形態による、基板上に形成される線２０４を通る薄い垂直構造の断面図である。薄いシリコン構造２０２は、基板２０６上に形成されてもよい。薄い垂直構造２０２は、シリコン基板上にＦｉｎＦＥＴ技術プロセスを用いて製造されるシリコンフィンであってもよい。いくつかの実施形態では、薄い垂直構造を使用して構築されるコンデンサは、酸化された薄い垂直構造を有してもよく、その酸化は、ＦｉｎＦＥＴ技術を用いて製造される他の構造の一部ではない。いくつかの実施形態では、薄い垂直構造を使用して構築されるコンデンサは、薄い垂直構造の高さの有意な量を使用して、静電容量を改良してもよい一方、ＦｉｎＦＥＴ技術を用いて製造される他の構造は、薄い垂直構造の高さのある割合のみを使用する。シリコン基板が、本説明全体を通してある実施形態における実施例として使用されるが、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、またはその他等の任意の半導体基板が、同一もしくは類似製造プロセスにおいて使用されてもよい。さらに、ある実施形態では、絶縁体ベースの基板もまた、使用されてもよい。薄い垂直構造２０２は、図２Ａに示されるように、蛇行パターンにおいて形成されてもよいが、また、四辺形、三角形、円形、卵形、多角形、または他の恣意的閉鎖もしくは開放形状等の他の形状で形成されてもよい。
薄い垂直構造２０２の寸法は、フィンピッチ、フィン高さ、および／またはフィン厚さによって特徴付けられ得る。フィン厚さは、１つの構造の開始からその最薄点における構造の断面を通る構造の端部までの側方距離として定義され得る。いくつかの実施形態では、構造２０２のためのフィン厚さは、２〜１２ナノメートル、またはある実施形態では、約５〜６ナノメートルであってもよい。構造間のフィンピッチは、１つの構造の開始と次の構造の開始との間の距離として定義され得る。いくつかの実施形態では、フィンピッチは、約２０〜８０ナノメートルであってもよい。フィン高さは、基板２０６の上部から薄い垂直構造２０２の上部までの垂直距離として定義され得る。いくつかの実施形態では、フィン高さは、約４０〜１６０ナノメートルであってもよい。同一量のフィンピッチに関して、フィン高さがより大きい場合、より高い静電容量値が、提供され得る。フィン高さは、フィンピッチより大きくてもよい。レイアウト効率は、フィン高さとフィンピッチの比率に比例し得る。いくつかの実施形態では、１を上回るレイアウト効率が、薄い垂直構造２０２を用いて達成され得る。
次に、薄い垂直構造は、酸化され、導体−絶縁体−導体コンデンサ構造の絶縁体を形成してもよい。図３Ａは、本開示の一実施形態による、構造の酸化後の基板上に形成される薄い垂直構造の上下図であり、図３Ｂは、本開示の一実施形態による、酸化後の基板上に形成される薄い垂直構造の断面図である。薄い垂直構造は、反応性プロセスを通して酸化され、二酸化シリコンを薄い垂直構造２０２の表面上に形成し、および／または酸化物を薄い垂直構造２０２を通して拡散させ、酸化された薄い垂直構造２０６Ａを形成してもよい。例えば、基板２０６がシリコンであるとき、基板２０６は、炉内に置かれ、酸素大気中で十分に高温まで加熱され、シリコンを酸素と反応させ、酸化シリコンを形成してもよい。酸化物２０６Ａは、薄い垂直構造２０６Ａ全体を通して示されるが、酸化物被覆率は、薄い垂直構造の全体を通して均一ではなくてもよい。さらに、酸化物２０６Ａは、薄い垂直構造２０６を通して完全に延在しなくてもよい。最後に、酸化物２０６Ａは、基板２０６の中に延在して示されるが、基板２０６は、薄いシリコン構造２０２上の酸化物形成の間、酸化されなくてもよい。いくつかの実施形態では、酸化物２０６Ａは、化学蒸着（ＣＶＤ）または原子層堆積（ＡＬＤ）を通して等、既存の材料の酸化ではなく、付加的材料を堆積することを通して形成されてもよい。
酸化後、酸化された薄い垂直構造の周囲に電極が、形成され得る。電極は、導体−絶縁体−導体コンデンサの伝導層を形成してもよい。一実施形態では、導体は、金属であってもよく、コンデンサは、金属−絶縁体−金属（ＭＩＭ）コンデンサ構造を有する。しかしながら、金属以外の導体もまた、コンデンサ内で使用されてもよい。図４Ａは、本開示の一実施形態による、酸化された薄い垂直構造から形成されるコンデンサの上下図であり、図４Ｂは、本開示の一実施形態による、酸化された薄い垂直構造から形成されるコンデンサの断面図である。伝導層２０８は、酸化された薄い垂直構造２０２上および／またはその周囲に堆積されてもよい。伝導層２０８は、金属フィルム、ポリシリコンフィルム、および／またはゲート電極材料を含んでもよい。実施例として、伝導層２０８は、構造２０２上に蒸着されてもよい、伝導層２０８は、物理スパッタ堆積を通して構造２０２上に堆積されてもよい、伝導層２０８は、原子層堆積（ＡＬＤ）を通して構造２０２上に堆積されてもよい、および／または伝導層２０８は、電子堆積を通して構造２０２上に堆積されてもよい。伝導層２０８の堆積後、伝導層は、ほぼ薄い垂直構造２０２の上部までの高さにされ、別個の電極２０８Ａおよび２０８Ｂを形成してもよい。例えば、化学平面化または研磨（ＣＭＰ）プロセス、エッチング方法、もしくは類似方法が、コンデンサのための電極２０８Ａおよび２０８Ｂを形成するために使用されてもよい。電極２０８Ａ、薄い垂直構造２０２、および電極２０８Ｂは、金属−絶縁体−金属（ＭＩＭ）コンデンサ等の導体−絶縁体−導体コンデンサを形成してもよい。金属−絶縁体−金属構造が説明されるが、構造の「金属」層は、任意の伝導材料であり、したがって、例えば、ポリシリコンを含むことが理解され得る。２つの電極２０８Ａおよび２０８Ｂが図４Ａ−４Ｂに示されるが、２つを上回る電極が、薄い垂直構造２０２のレイアウトおよび／または集積回路のために形成されるコンデンサの数に応じて、伝導材料２０８の平面化後に形成されてもよい。いくつかの実施形態では、複数のコンデンサが、複数の薄い垂直構造から形成されてもよく、各コンデンサは、薄い垂直構造から形成される複数のコンデンサに対応する複数の電極が存在するように、２つの電極を含んでもよい。
図５は、本開示の一実施形態による、コンデンサを薄い垂直構造から製造するための方法を図示する、例示的フローチャートである。方法５００は、ブロック５０２から開始し、構造を基板自体から形成することによって等、薄い垂直構造を基板上に形成する。いくつかの実施形態では、構造は、材料を堆積およびパターン化し、半導体構造を基板上に形成することによって、形成されてもよく、これは、コンデンサが、二酸化シリコン（ＳｉＯ２）等の絶縁基板上に形成されることを可能にし得る。
次いで、ブロック５０４では、誘電体が、薄い垂直半導体基板上に形成されてもよい。誘電体は、形成されているコンデンサの絶縁体として使用されてもよい。いくつかの実施形態では、基板が半導体であるとき、酸化物は、薄い垂直構造と同時に、基板上に形成され、絶縁層を後に形成される導体と半導体基板との間に提供してもよい。いくつかの実施形態では、ブロック５０２および５０４は、結果として生じる薄い垂直構造がすでに酸化されているように、薄い垂直構造を絶縁基板内に形成することによって、組み合わせられてもよい。
次に、ブロック５０６では、電極が、薄い垂直構造の誘電体の周囲に形成され、コンデンサ構造を生成する。いくつかの実施形態では、コンデンサは、薄い垂直構造が、付加的側方空間を消耗せずに、構造の高さに沿って付加的静電容量を提供するため、従来の平面コンデンサより高い密度を有し得る。
薄い垂直構造上に形成される高密度コンデンサは、他のコンポーネントを含有する集積回路の一部として形成されてもよい。そのような統合の一実施形態は、図６Ａ−Ｂに示される。図６Ａは、本開示の一実施形態による、薄いシリコン構造の形成を図示する、断面図である。最初に、複数の薄い垂直構造６０４が、基板６０２上に形成されてもよい。次いで、複数の薄い垂直構造６０４の一部は、コンデンサを形成するために使用されてもよい一方、複数の薄い垂直構造６０４の別の部分は、トランジスタを含む、能動デバイス等の他のコンポーネントを形成するために使用されてもよい。図６Ｂは、本開示の一実施形態による、異なる用途のための薄いシリコン構造の様々な使用を図示する、断面図である。薄い垂直構造６０４の第１の部分６０４Ａは、フィールド絶縁酸化物６１０を堆積することによって等、電子コンポーネントのトランジスタの中に形成されてもよい。付加的層および電極は、後に、第１の部分６０４Ａ内または上に形成され、トランジスタもしくは他のコンポーネントの特定の配列の構造を完成させてもよい。薄い垂直構造６０４の第２の部分６０４Ｂは、電極６０８Ａおよび６０８Ｂを酸化物６０２Ａの周囲に伴う電子コンポーネントに結合された、またはそれと統合されたコンデンサの中に形成されてもよい。薄い垂直構造６０４にわたって堆積された金属層は、コンデンサと能動デバイスを結合するために使用されてもよい。図示されないが、平面デバイスはまた、薄い垂直構造６０４とともに構築され、コンデンサまたはトランジスタ等の薄い垂直構造６０４から形成されるコンポーネントに結合されてもよい。
薄い垂直構造から形成されるコンデンサは、集積回路内の他のコンポーネントと統合されてもよい。統合を行うための方法の一実施形態が、図７のフローチャートおよび図８Ａ−Ｅの断面図に示される。図７は、本開示の一実施形態による、基板上の他のコンポーネントとの統合のための基板の一部分内における高密度コンデンサの形成を図示する、例示的フローチャートであり、図８Ａ−８Ｅは、本開示の実施形態による、基板の一部分内の薄いシリコン構造に基づく高密度コンデンサの形成の例示的断面図である。
方法７００は、ブロック７０２から開始してもよく、第１の保護層を基板の第１の部分にわたって堆積する。第１の保護層８０４は、図８Ａでは、基板８０２上への堆積およびパターン化後に図示される。第１の保護層８０４は、基板８０２の一部を保護するために使用されてもよい一方、コンデンサのための薄い垂直構造は、基板８０２の他の面積内に形成される。一実施形態では、窒化シリコン（Ｓｉ３Ｎ４）および／または二酸化シリコン（ＳｉＯ２）等の第１の保護層８０４が、堆積され、開口部が、基板の一部にわたって第１の保護層８０４内にパターン化されてもよく、集積回路レイアウトは、高密度コンデンサのために割り当てられるダイ面積を有する。
次いで、ブロック７０４では、薄い垂直構造が、第１の保護層下ではない、基板の第２の部分内において基板上に形成される。複数の薄い垂直構造８０６は、図８Ｂでは、基板８０２から形成されるように示される。垂直構造８０６は、例えば、マスク材料（図示せず）を堆積し、ディーブ反応性エッチング（ＤＲＩＥ）を行い、マスク材料間の基板８０２の部分を除去し、次いで、マスク材料を除去することによって、形成されてもよい。ディーブ反応性イオンエッチング（ＤＲＩＥ）は、基板８０２の材料に合致するように選択された化学物質を使用してもよい。例えば、基板８０２がシリコンであるとき、二フッ化キセノン（ＸｅＦ２）を使用するＤＲＩＥが、高縦横比垂直半導体構造を形成するために選択されてもよい。ＦｉｎＦＥＴ製造において使用されるもの等の他の半導体製造技法もまた、薄い垂直構造８０６の製造において使用されてもよい。
次に、ブロック７０６では、酸化物が、薄い垂直構造上に形成され、１つ以上のコンデンサの誘電体層を形成してもよい。酸化物層８０２Ａが、図８Ｃでは、基板８０２および薄い垂直構造８０６上に示される。酸化物は、例えば、基板８０２がシリコンであるとき、温度および大気酸素含有量によって制御される率で基板８０２を通して拡散する、暴露表面において、基板８０２を酸素豊富大気内で高温まで加熱し、酸化物を形成することによって、形成されてもよい。
次いで、ブロック７０８では、導体が、酸化物層の周囲に形成され、１つ以上のコンデンサのための電極を形成してもよい。導体材料８０８が、図８Ｄに示されるように、堆積され、基板８０２の中にエッチングされた開口部を充填してもよい。平面化ステップが、次いで、随意に、平滑レベル表面を導体材料８０８と薄い垂直構造８０６との間の遷移に生成するために行われてもよい。薄い垂直構造８０６によって形成される形状に応じて、２つ以上の電極が、導体材料８０８内に形成されてもよい。２つの電極は、伝導性材料８０８および薄い垂直構造８０６によって形成されるコンデンサに対して正ならびに負端子として動作してもよい。
次いで、ブロック７１０では、第１の保護層８０４が、除去されてもよい。薄い垂直構造８０６からのコンデンサの形成が完了した後、保護層８０４は、もはや必要とされなくてもよい。したがって、いくつかの実施形態では、層８０４は、付加的処理が基板８０２上で行われ、集積回路（ＩＣ）の他のコンポーネントを製造することを可能にするために除去されてもよい。
次に、ブロック７１２では、第２の保護層が、ブロック７０４、７０６、および７０８の間に形成されるコンデンサにわたって堆積されてもよい。保護層８１０は、図８Ｅでは、伝導性材料８０８および薄い垂直構造８０６にわたって示される。ブロック７１４では、能動デバイスを形成するような付加的処理が、第２の保護層８１０によって被覆されていない基板８０２の部分上で行われてもよい。
薄い垂直構造から形成されるコンデンサと集積回路内の他のコンポーネントの統合を行うための方法の別の実施形態が、図９のフローチャートおよび図１０Ａ−Ｄの断面図に示される。図９は、本開示の別の実施形態による、基板上の他のコンポーネントとの統合のための基板の一部分内における高密度コンデンサの形成を図示する、例示的フローチャートであり、図１０Ａ−Ｄは、本開示の実施形態による、基板の一部分内の薄いシリコン構造に基づく高密度コンデンサの形成の例示的断面図である。
方法９００は、ブロック９０２から開始し、薄い垂直構造を基板上に形成する。薄い垂直構造１００４が、図１０Ａでは、基板１００２上に示される。基板１００２は全て、薄い垂直構造１００４の中にパターン化されて示されるが、基板１００２の一部は、パターン化されずに残されてもよい。これらのパターン化されない部分は、平面コンポーネントを形成する、パッケージング接続を提供する、および／またはダイ分離空間を提供し、基板を個々のダイにダイカットすることを可能にするために、後の処理において使用されてもよい。
次いで、ブロック９０４では、第１の保護層が、薄い垂直構造の第１の部分にわたって堆積されてもよい。窒化シリコンまたは酸化シリコン等の第１の保護層１００６が、図１０Ｂに示される。第１の保護層１００６は、構造１００４の第１の部分を保護し得る一方、構造１００４の第２の部分は、１つ以上のコンデンサの中に製造される。保護された構造１００４は、後に、集積回路の他のコンポーネントの中に処理されてもよい。
次に、ブロック９０６では、コンデンサが、薄い垂直構造の第２の部分から形成されてもよい。薄い垂直構造１００４の第２の部分１００４Ａから製造されるコンデンサ１００８は、図１０Ｃに示される。コンデンサ１００８の製造は、一実施形態では、図５の製造プロセスを通して行われ、部分１００４Ａを酸化し、伝導電極を酸化された部分１００４Ａの周囲に形成してもよい。他の製造技法およびステップが、コンデンサ１００８の製造において使用されてもよい。
次いで、ブロック９０８では、第１の保護層は、除去される。コンデンサ１００８が部分１００４Ａから形成されると、第１の保護層１００６は、もはや必要とされず、したがって、除去されてもよい。除去は、保護層１００６を選択的に除去する、湿式または乾式エッチングを通して行われてもよい。
次に、ブロック９１０では、第２の保護層が、薄い垂直構造の第２の部分にわたって堆積され、後続製造プロセスの間、コンデンサを保護する。コンデンサ１００８の周囲の保護層１０１０は、図１０Ｄに示される。薄い垂直構造１００４の第１の部分１００４Ｂは、保護層１０１０の外側に示され、後続処理が、ブロック９１２において行われ、コンポーネントを部分１００４Ｂから形成してもよい。例えば、トランジスタは、部分１００４Ｂから形成されてもよい。トランジスタは、ともに結合され、オーディオ信号を含む、信号を処理するように、論理回路網を形成してもよい。いくつかの実施形態では、トランジスタは、アナログおよびデジタル信号の両方を処理するための混合信号回路網として編成されてもよい。例えば、トランジスタは、薄い垂直構造に基づくコンデンサが、デカップリングコンデンサとして電子コンポーネントに結合される、またはそれと統合され得るように、接続され、電荷ポンプ回路もしくは他の電力供給源回路等の電子コンポーネントを形成してもよい。いくつかの実施形態では、トランジスタがＦｉｎＦＥＴトランジスタであるとき、保護層１０１０は、ＦｉｎＦＥＴトランジスタの形成に関わるソース／ドレイン埋込ステップの前に除去されてもよい。
図５、図７、および図９の概略フローチャート図は、概して、論理フローチャート図として記載される。したがって、描写される順序および標識化されるステップは、開示される方法の側面を示す。図示される方法の１つ以上のステップまたはその一部と機能、論理、もしくは効果において同等である、他のステップおよび方法も、想起され得る。加えて、採用されるフォーマットおよび記号は、方法の論理ステップを説明するために提供され、方法の範囲を限定するように理解されない。種々の矢印タイプおよび線タイプが、フローチャート図において採用され得るが、それらは、対応する方法の範囲を限定するように理解されない。実際には、いくつかの矢印または他のコネクタは、方法の論理フローのみを示すために使用され得る。例えば、矢印は、描写される方法の列挙されたステップ間の規定されていない持続時間の待機または監視周期を示し得る。加えて、特定の方法が生じる順序は、示される対応するステップの順序に厳密に従い得る、または従わない場合がある。
本開示およびある代表的利点が詳細に説明されたが、種々の変更、代用、ならびに改変が、添付される請求項によって定義されるような本開示の精神および範囲から逸脱することなく、本明細書に成され得ることを理解されたい。さらに、本願の範囲は、本明細書に説明されるプロセス、機械、製造、組成物、手段、方法、およびステップの特定の実施形態に限定されるように意図されない。当業者が本開示から容易に理解するであろうように、本明細書に説明される対応する実施形態と実質的に同一の機能を実施する、または実質的に同一の結果を達成する、現在存在する、もしくは後に開発される、プロセス、機械、製造、組成物、手段、方法、およびステップが、利用され得る。故に、添付される請求項は、その範囲内に、そのようなプロセス、機械、製造、組成物、手段、方法、およびステップを含むように意図される。

Claims (19)

  1. ３次元半導体製造技術を使用して集積回路を作製する方法であって、
    薄い垂直半導体構造を基板上に形成することと、
    前記薄い垂直半導体構造の厚さ全体を酸化し、前記薄い垂直半導体構造の前記厚さ全体を酸化された薄い垂直半導体構造に変換し、前記基板の一部を酸化された水平層に変換することによって、誘電体を形成することと、
    電極を前記誘電体の周囲に形成することにより、少なくとも１つのコンデンサを生成することと
    を含む、方法。
  2. 前記電極を形成するステップは、
    伝導層を前記酸化された薄い垂直半導体構造にわたって形成することと、
    平滑化プロセスを使用して、前記伝導層から前記少なくとも１つのコンデンサのための電極を形成することと
    を含む、請求項１に記載の方法。
  3. 前記薄い垂直半導体構造を酸化するステップは、酸化シリコンを形成することを含み、前記伝導層を形成するステップは、ポリシリコン層を堆積することを含む、請求項２に記載の方法。
  4. 前記薄い垂直半導体構造を形成するステップは、高さとピッチとの間の比率が１を上回るように、ピッチを上回る高さを伴う前記薄い垂直半導体構造を形成し、それによって、前記コンデンサを高密度コンデンサとして提供することを含む、請求項１に記載の方法。
  5. ３次元半導体製造技術を使用して集積回路を作製する方法であって、
    薄い垂直半導体構造を基板上に形成することと、
    誘電体を前記薄い垂直半導体構造上に形成することと、
    電極を前記誘電体の周囲に形成することにより、少なくとも１つのコンデンサを生成することと
    を含み、
    前記薄い垂直半導体構造を形成するステップは、
    前記薄い垂直半導体構造を形成する前に、第１の保護層を前記基板の第１の部分にわたって形成することであって、前記薄い垂直半導体構造は、前記第１の保護層によって被覆されていない前記基板の第２の部分内に形成される、ことと、
    前記少なくとも１つのコンデンサを前記基板の第２の部分内に形成した後、前記第１の保護層を前記基板の第１の部分から除去することと、
    第２の保護層を前記少なくとも１つのコンデンサにわたって形成することと、
    電子コンポーネントを前記第２の保護層によって被覆されていない前記基板の第１の部分内に形成することと
    を含む、方法。
  6. 電子コンポーネントを前記基板の前記第１の部分内に形成するステップは、平面デバイスを前記基板の前記第１の部分内に形成することを含む、請求項５に記載の方法。
  7. ３次元半導体製造技術を使用して集積回路を作製する方法であって、
    薄い垂直半導体構造を基板上に形成することと、
    誘電体を前記薄い垂直半導体構造上に形成することと、
    電極を前記誘電体の周囲に形成することにより、少なくとも１つのコンデンサを生成することと、
    第１の保護層を第１の複数の前記薄い垂直半導体構造にわたって形成することであって、前記少なくとも１つのコンデンサは、前記第１の保護層によって被覆されていない第２の複数の前記薄い垂直半導体構造から生成される、ことと、
    前記少なくとも１つのコンデンサを生成した後、前記第１の保護層を前記第１の複数の前記薄い垂直半導体構造から除去することと、
    第２の保護層を前記少なくとも１つのコンデンサにわたって形成することと、
    前記第２の保護層によって被覆されていない前記第１の複数の前記薄い垂直半導体構造を使用して、ＦｉｎＦＥＴトランジスタを形成することと
    を含む、方法。
  8. 前記ＦｉｎＦＥＴトランジスタのソースまたはドレインを形成するステップの前に、前記第２の保護層を除去することをさらに含む、請求項７に記載の方法。
  9. ３次元集積回路であって、
    基板の一部内の第１の複数の酸化された薄い垂直半導体構造であって、前記第１の複数の酸化された薄い垂直半導体構造は、コンデンサのための誘電体として使用されるように構成されており、前記第１の複数の酸化された薄い垂直半導体構造の厚さ全体は、酸化されており、前記基板の一部は、酸化された水平層を含む、第１の複数の酸化された薄い垂直半導体構造と、
    前記第１の複数の酸化された薄い垂直構造に結合された電極であって、前記電極は、電気接点を前記コンデンサに提供するように構成されている、電極と
    を備える、３次元集積回路。
  10. 前記基板の別の部分内の第２の複数の薄い垂直半導体構造をさらに備え、前記第２の複数の薄い垂直半導体構造は、トランジスタとして使用されるように構成されている、請求項９に記載の３次元集積回路。
  11. 前記基板の一部の前記酸化された水平層は、前記コンデンサのための前記誘電体として使用され、前記３次元集積回路は、前記コンデンサのための前記電極を形成する、前記薄い垂直半導体構造にわたる平滑化された伝導層をさらに備える、請求項９に記載の３次元集積回路。
  12. 前記基板は、シリコン基板であり、前記基板の一部の前記酸化された水平層は、前記コンデンサのための前記誘電体として使用されることになる酸化シリコン層であり、前記３次元集積回路は、前記コンデンサのための前記電極を形成する、前記薄い垂直半導体構造にわたる平滑化されたポリシリコン層をさらに備える、請求項９に記載の３次元集積回路。
  13. 前記薄い垂直半導体構造の高さと前記薄い垂直半導体構造のピッチの比率は、１を上回り、それによって、前記コンデンサが高密度コンデンサであることを提供する、請求項９に記載の３次元集積回路。
  14. 前記３次元集積回路は、前記基板上に製造された電子コンポーネントをさらに備え、前記電子コンポーネントは、前記コンデンサに結合されている、請求項９に記載の３次元集積回路。
  15. 前記電子コンポーネントは、能動デバイスを備える、請求項１４に記載の３次元集積回路。
  16. 前記能動デバイスは、ＦｉｎＦＥＴトランジスタを備える、請求項１５に記載の３次元集積回路。
  17. 前記能動デバイスは、平面トランジスタを備える、請求項１５に記載の３次元集積回路。
  18. 前記電極は、ほぼ前記薄い垂直半導体構造の長さおよび高さ全体に延在する、請求項９に記載の３次元集積回路。
  19. 前記薄い垂直半導体構造は、ＦｉｎＦＥＴ構造を備える、請求項９に記載の３次元集積回路。
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