CN103730341B - 半导体器件制造方法 - Google Patents
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Abstract
本发明提供了一种利用间隙壁技术形成栅极的晶体管的制造方法。在本发明的方法中，在第一材料层的侧面，依次形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极凹槽，继而在栅极凹槽中形成所需要的栅极和栅极绝缘层。本发明中，利用回刻蚀形成间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚22nm的栅极线条的形成，并且使工艺具有良好的可控性。
Description
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种利用间隙壁技术形成栅极的晶体管器件制造方法。
背景技术
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在亚45nm领域，高K栅绝缘材料和金属栅极被用来维持和提高晶体管的性能。然而，当栅极线条尺寸进入亚45nm领域时，栅极线条形成工艺的可控性开始遇到很大的难题，人们无法很好地控制所获得的栅极线条的形貌，这会影响到晶体管的性能。
因此，需要提供一种新的晶体管制造方法，能够形成足够细小栅极线条的同时，使工艺过程具有可控制性，并且能够简化工艺，从而更好地确保晶体管性能。
发明内容
本发明提供一种晶体管的制造方法，利用间隙壁技术形成类似于先栅工艺中的栅极，克服了现有技术中存在的工艺可控性差的缺陷。
根据本发明的一个方面，本发明提供一种半导体器件制造方法，其包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；
形成图案化的第一材料层；
全面性沉积第一间隙壁材料层，并进行回刻蚀，形成位于所述第一材料层侧面上的第一间隙壁；
全面性沉积第二间隙壁材料层，并进行回刻蚀，形成位于所述第一间隙壁的侧面上的第二间隙壁；
全面性沉积第三间隙壁材料层，并进行回刻蚀，形成位于所述第二间隙壁的侧面上的第三间隙壁；
所述第一间隙壁、第二间隙壁和第三间隙壁形成复合间隙壁；
全面性沉积第二材料层，并进行CMP工艺，暴露出所述复合间隙壁；
去除所述第二间隙壁，形成栅极空洞；
依次沉积栅极绝缘材料层和栅极材料层，并进行CMP工艺，去除部分所述栅极材料层和所述栅极绝缘材料层，使得所述栅极材料层和所述栅极绝缘材料层仅位于所述栅极空洞之内，从而形成栅极和栅极绝缘层；
去除所述第一材料层和所述第二材料层，在所述半导体衬底上仅留下所述第一间隙壁、所述第三间隙壁、所述栅极绝缘层和所述栅极。
在本发明的方法中，在去除所述第一材料层和所述第二材料层之后：形成LDD和Halo区域；全面性沉积第四间隙壁材料层，并进行回刻蚀，形成位于所述第一间隙壁和第三间隙壁的侧面上的第四间隙壁。
在本发明的方法中，在形成第四间隙壁之后，还包括形成源漏区域，源漏区域接触，互连线。
在本发明的方法中，所述第一材料层和所述第二材料层的材料为SiO2，所述第一间隙壁、第三间隙壁、第四间隙壁的材料为Si3N4，所述第二间隙壁的材料为张应力Si3N4。
在本发明的方法中，所述第一材料层和所述第二材料层的材料为Si3N4，所述第一间隙壁、第三间隙壁、第四间隙壁的材料为SiO2，所述第二间隙壁的材料为张应力Si3N4。
在本发明的方法中，去除所述第二间隙壁，形成栅极空洞的步骤中，采用湿法腐蚀工艺去除所述第二间隙壁；所述第二间隙壁的宽度为1-100nm，优选为10-50nm。。
在本发明的方法中，所述栅极绝缘材料层为高K绝缘材料，所述栅极材料层为金属或者多晶硅。
在本发明的方法中，进行CMP工艺，去除部分所述栅极材料层和所述栅极绝缘材料层步骤中的CMP工艺以所述第一材料层和所述第二材料层的上表面为终点。
本发明的优点在于：在第一材料层的侧面，先后形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极空洞，继而在栅极空洞中形成所需要的栅极和栅极绝缘层，栅极和栅极绝缘层的形成顺序类似于传统工艺中的先栅工艺(gate first)。本发明中，利用回刻蚀形成各个间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚45nm的栅极线条的形成，并且使工艺具有良好的可控性。
附图说明
图1-15本发明提供的晶体管器件的制造方法流程示意图；
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，特别地涉及一种利用间隙壁技术的晶体管制造方法，下面参见附图1-15，将要详细描述本发明提供的半导体器件制造方法。
首先，参见附图1，在半导体衬底1上形成图案化的第一材料层2。具体而言，提供半导体衬底1，本实施例中采用了单晶硅衬底，可选地，也可采用锗衬底或者其他合适的半导体衬底。可以首先在半导体衬底1上形成STI结构并进行阱区注入(未在图中示出)。接着，全面性沉积一层第一材料层，通过光刻和刻蚀工艺，形成图案化的第一材料层2。第一材料层2的材料为SiO2或Si3N4，其厚度优选为10-1000nm，优选为20-200nm，对应于之后形成的栅极的高度。
接着，参见附图2，全面性沉积第一间隙壁材料层3。第一间隙壁材料层3的材料与第一材料层2的材料不同，为Si3N4或SiO2，采用保形性良好的沉积工艺，使其以期望的厚度覆盖第一材料层2的顶面以及侧面。
接着，参见附图3，形成第一间隙壁4。具体包括，在形成第一间隙壁材料层3之后，对第一间隙壁材料层3进行各向异性的回刻蚀工艺，去除位于图案化的第一材料层2的顶面和衬底1表面上的第一间隙壁材料层3，仅保留位于图案化的第一材料层2的侧面上的第一间隙壁材料层3，从而形成第一间隙壁4。第一间隙壁4的宽度为1-100nm，优选为10-50nm。
接着，参见附图4，全面性沉积第二间隙壁材料层5。第二间隙壁材料层5的材料为张应力Si3N4，采用保形性良好的沉积工艺，使其以期望的厚度覆盖第一间隙壁4以及图案化的第一材料层2。
接着，参见附图5，形成第二间隙壁6。具体包括，在形成第二间隙壁材料层5之后，对第二间隙壁材料层5进行各向异性的回刻蚀工艺，去除位于第一间隙壁4和图案化第一材料层2的顶面以及衬底1表面上的第二间隙壁材料层5，仅保留位于第一间隙壁4侧面的第二间隙壁材料层5，从而形成第二间隙壁6。
接着，参见附图6，全面性沉积第三间隙壁材料层7。第三间隙壁材料层的材料与第一间隙壁材料层的材料相同，为Si3N4或SiO2，采用保形性良好的沉积工艺，使其以期望的厚度覆盖第一间隙壁4、第二间隙壁6和图案化第一材料层2。
接着，参见附图7，形成第三间隙壁8。具体包括，在形成第三间隙壁材料层7之后，对第三间隙壁材料层7进行各向异性的回刻蚀工艺，去除位于第一间隙壁4、第二间隙壁6和图案化第一材料层2的顶面以及衬底1表面上的第三间隙壁材料层7，仅保留位于第二间隙壁6的侧面上的第三间隙壁材料层7，从而形成第三间隙壁8。第三间隙壁8的宽度为1-100nm，优选为10-50nm。
至此，在图案化的第一材料层2的侧面形成了由第一间隙壁4、第二间隙壁6和第三间隙壁8组成的复合间隙壁。
接下来，参见附图8，全面性沉积第二材料层9，第二材料层9的材料与第一材料层2的材料相同，为SiO2或Si3N4。第二材料层9覆盖了复合间隙壁和图案化的第一材料层2。
接下来，参见附图9，采用CMP工艺，去除部分第二材料层9，暴露出复合间隙壁，这样，第二材料层9、第一材料层2和复合间隙壁的上表面处于同一水平面。第二材料层9和第一材料层2可以作为随后栅极CMP工艺的终点，也可以起到保护和支撑栅极结构的作用，使栅极结构在CMP过程中不会被损害。
接着，参见附图10，去除第二间隙壁6，形成栅极空洞10。可以采用湿法腐蚀去除第二间隙壁6，具体可以采用DHF。栅极空洞10用于在随后的工艺中容纳所要制备的栅极和栅极绝缘层。第二间隙壁6的宽度限制了栅极空洞10的宽度，因而也限定了之后形成的栅极的宽度。考虑到栅极宽度，之前形成的第二间隙壁6的宽度可以设置为1-100nm，优选为10-50nm。
接着，参见附图11，依次沉积栅极绝缘材料层11和栅极材料层12。栅极绝缘材料层11为高K绝缘材料，例如，可以选自以下材料之一或其组合构成的一层或多层：Al2O3，HfO2，包括HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx以及HfLaSiOx至少之一在内的铪基高K介质材料，包括ZrO2、La2O3、LaAlO3、TiO2、或Y2O3至少之一在内的稀土基高K介质材料。栅极绝缘材料层沉积工艺例如为CVD。栅极材料层12为金属或金属化合物，其材料具体为TiN，TaN，W等，也可以采用多晶硅材料。在附图11中，栅极绝缘材料层11和栅极材料层12覆盖了栅极空洞10的侧壁和底面。
接着，参见附图12，形成栅极14和栅极绝缘层13。采用CMP工艺，去除栅极空洞10之外的栅极绝缘材料层11和栅极材料层12。该步CMP工艺，可以以第一材料层和第二材料层为终点，去除栅极空洞10之外的栅极绝缘材料层11和栅极材料层12。经过此步骤，栅极绝缘材料层11和栅极材料层12仅位于栅极空洞10以内，从而形成了所需要的栅极绝缘层13和栅极14。
接着，参见附图13，去除第一材料层2和第二材料层9。可以采用湿法腐蚀去除第一材料层2和第二材料层9，这样在衬底1上仅剩余第一间隙壁4、第三间隙壁8、栅极绝缘层13和栅极14。
接着，参见附图14，全面性沉积第四间隙壁材料层15。在沉积第四间隙壁材料层15之前，形成晶体管的LDD和Halo区域(未图示)。第四间隙壁材料层15的材料与第一间隙壁材料层和第三间隙壁材料层的材料相同，为Si3N4或SiO2。采用保形性良好的沉积工艺，使其以期望的厚度覆盖第一间隙壁4、第三间隙壁8、栅极绝缘层13和栅极14。
接着，参见附图15，形成第四间隙壁16。具体包括，在形成第四间隙壁材料层15之后，对第四间隙壁材料层15进行各向异性的回刻蚀工艺，去除位于第一间隙壁4、第三间隙壁8、栅极绝缘层13和栅极14的顶面以及衬底1表面上的第四间隙壁材料层15，仅保留位于第一间隙壁4和第三间隙壁8的侧面上的第四间隙壁材料层15，从而形成第四间隙壁16。至此，完成了栅极、栅极绝缘层以及栅极间隙壁的制造。随后，可以进行晶体管其它部件的制造，如源漏区域，源漏区域接触，互连线等等。
至此，本发明提出并详细描述了利用间隙壁技术形成栅极的晶体管的制造方法。在本发明的方法中，在第一材料层的侧面，先后形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极空洞，继而在栅极空洞中形成所需要的栅极和栅极绝缘层，栅极和栅极绝缘层的形成顺序类似于传统工艺中的先栅工艺(gate first)。本发明中，利用回刻蚀形成各个间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚45nm的栅极线条的形成，并且使工艺具有良好的可控性。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (10)
1.一种半导体器件制造方法，其特征在于包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；
形成图案化的第一材料层；
全面性沉积第一间隙壁材料层，并进行回刻蚀，形成位于所述第一材料层侧面上的第一间隙壁；
全面性沉积第二间隙壁材料层，并进行回刻蚀，形成位于所述第一间隙壁的侧面上的第二间隙壁；
全面性沉积第三间隙壁材料层，并进行回刻蚀，形成位于所述第二间隙壁的侧面上的第三间隙壁；
所述第一间隙壁、第二间隙壁和第三间隙壁形成复合间隙壁；
全面性沉积第二材料层，并进行CMP工艺，暴露出所述复合间隙壁；
去除所述第二间隙壁，形成栅极空洞；
依次沉积栅极绝缘材料层和栅极材料层，并进行CMP工艺，去除部分所述栅极材料层和所述栅极绝缘材料层，使得所述栅极材料层和所述栅极绝缘材料层仅位于所述栅极空洞之内，从而形成栅极和栅极绝缘层；
去除所述第一材料层和所述第二材料层，在所述半导体衬底上仅留下所述第一间隙壁、所述第三间隙壁、所述栅极绝缘层和所述栅极。
2.根据权利要求1所述的方法，其特征在于，在去除所述第一材料层和所述第二材料层之后：
形成LDD和Halo区域；
全面性沉积第四间隙壁材料层，并进行回刻蚀，形成位于所述第一间隙壁和第三间隙壁的侧面上的第四间隙壁。
3.根据权利要求2所述的方法，其特征在于，在形成第四间隙壁之后，还包括形成源漏区域，源漏区域接触，互连线。
4.根据权利要求1所述的方法，其特征在于，所述第一材料层和所述第二材料层的材料为SiO2，所述第一间隙壁、第三间隙壁、第四间隙壁的材料为Si3N4，所述第二间隙壁的材料为张应力Si3N4。
5.根据权利要求1所述的方法，其特征在于，所述第一材料层和所述第二材料层的材料为Si3N4，所述第一间隙壁、第三间隙壁、第四间隙壁的材料为SiO2，所述第二间隙壁的材料为张应力Si3N4。
6.根据权利要求1所述的方法，其特征在于，去除所述第二间隙壁，形成栅极空洞的步骤中，采用湿法腐蚀工艺去除所述第二间隙壁。
7.根据权利要求1所述的方法，其特征在于，所述第二间隙壁的宽度为1-100nm。
8.根据权利要求1所述的方法，其特征在于，所述第二间隙壁的宽度为10-50nm。
9.根据权利要求1所述的方法，其特征在于，所述栅极绝缘材料层为高K绝缘材料，所述栅极材料层为金属、金属化合物或者多晶硅。
10.根据权利要求1所述的方法，其特征在于，进行CMP工艺，去除部分所述栅极材料层和所述栅极绝缘材料层步骤中的CMP工艺以所述第一材料层和所述第二材料层的上表面为终点。
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