TWI689040B - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件及其製造方法。所述半導體元件的製造方法包括提供絕緣體上覆半導體基底，所述絕緣體上覆半導體基底由下而上包括基底、第一絕緣層以及半導體層。將半導體層圖案化，以形成多個虛擬圖案。在多個虛擬圖案周圍形成第二絕緣層。移除多個虛擬圖案，以形成多個開口。於基底上方形成介電結構，所述介電結構填入於多個開口中。

Description

半導體元件及其製造方法
本發明是有關於一種半導體元件及其製造方法。
絕緣層上覆矽(Silicon on Insulator，SOI)金氧半元件具有元件密度高、臨界電壓較小、寄生電容小等優點，因此已經愈來愈受到重視。然而，絕緣層上覆矽金氧半元件在製造過程中，由於基底上各區域的元件密度不同可能會在後續的製程中產生負載效應(loading effect)而導致製程上的困難，甚至造成可靠度的問題。
本發明提供一種半導體元件的製造方法，可以減少基底各區域元件密度不同所造成的負載效應，從而避免製程困難及可靠度的問題。
本發明提供一種半導體元件的製造方法，包括提供絕緣體上覆半導體(SOI)基底。所述絕緣體上覆半導體基底由下而上 包括基底、第一絕緣層以及半導體層。將半導體層圖案化，以形成多個虛擬圖案。在多個虛擬圖案周圍形成第二絕緣層。移除多個虛擬圖案，以形成多個開口。於基底上方形成介電結構，所述介電結構填入於多個開口中。
在本發明的一些實施例中，上述之半導體元件的製造方法，更包括在多個虛擬圖案周圍形成第二絕緣層之後，於基底上方形成蝕刻停止層，並圖案化蝕刻停止層。
在本發明的一些實施例中，上述之半導體元件的製造方法，更包括於基底上方形成蝕刻停止層之前，於基底上形成閘介電層。於閘介電層上形成與虛擬圖案相對應的多個虛擬閘極。移除多個虛擬圖案之前，移除多個虛擬閘極以及部分閘介電層。
在本發明的一些實施例中，於上述之基底上方形成上述之介電結構包括於圖案化蝕刻停止層之前，於蝕刻停止層上形成第一介電層。圖案化第一介電層，以形成第一圖案化的介電層。於圖案化蝕刻停止層並移除多個虛擬圖案之後，形成第二介電層。第二介電層覆蓋第一圖案化的介電層並填入於多個開口中。
在本發明的一些實施例中，上述之半導體元件的製造方法更包括在移除多個虛擬圖案，以形成多個開口之後，在基底上方形成蝕刻停止層。蝕刻停止層覆蓋第二絕緣層的表面以及多個開口的多個側壁與多個底部。
本發明提供一種半導體元件，包括絕緣結構以及介電結構。絕緣結構位於基底上並具有多個開口。介電結構位於絕緣結 構上並且延伸至多個開口之中。
在本發明的一些實施例中，上述半導體元件更包括蝕刻停止層，其夾置於絕緣結構與介電結構之間。
在本發明的一些實施例中，上述之蝕刻停止層還延伸覆蓋多個開口的多個側壁與多個底部。
在本發明的一些實施例中，上述之介電結構包括第一圖案化的介電層以及第二介電層。第一圖案化的介電層位於蝕刻停止層上。第二介電層位於第一圖案化的介電層上且延伸至多個開口中。
在本發明的一些實施例中，上述之絕緣結構包括第一絕緣層及第二絕緣層。第一絕緣層位於基底上。第二絕緣層具有多個開口，位於第一絕緣層與蝕刻停止層之間。
在本發明一些實施例中，上述之多個開口中的介電結構具有呈倒Y型之介面。
在本發明的一些實施例中，上述之多個開口的介電結構中具有多個氣隙。
在本發明的一些實施例中，上述半導體元件更包括構件，位於介電結構上。
在本發明一些實施例中，上述之構件包括電感、GSG接墊或其組合。
基於上述，本發明實施例在元件製造過程中，在空曠區的基底上加入虛擬圖案或者同時加入虛擬閘極，使空曠區與密集 區的密度或是硬度相當。因而可以在研磨的過程中，避免在元件製造過程中因基底各區域元件密度不同造成的負載效應。在後續的製程中，將虛擬圖案以及虛擬閘極移除，再進行後續的製程，可以減少虛擬閘極留下來對於元件所造成的影響。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
5b:密集區
5a:空曠區
6、8、14:圖案化的罩幕層
7、7a、7b:閘介電層
9:半導體層
9a:虛擬圖案
10:第一絕緣層
11:基底
12:第二絕緣層
13:導體層
13a:虛擬閘極
15、15b、15a:蝕刻停止層
16:開口
17:第二介電層
18:第一介電層
18a、18b:第一圖案化的介電層
20:絕緣體上覆半導體基底
21:絕緣結構
22:介電結構
23、23a、23b、23c:凸起結構
24a:構件
24b:導線
25:接觸窗
30:間隙
31:開口
32:氣隙
33:摻雜區
34:金氧半場效電晶體
圖1A至圖1H為根據本發明的概念的第一實施例所繪示的半導體元件製造方法的流程剖面圖。
圖1I為應用根據本發明的概念的第一實施例的半導體元件製造方法所形成之半導體元件的剖面圖。
圖2A至圖2F為根據本發明的概念的第二實施例所繪示的半導體元件製造方法的流程剖面圖。
圖2G為應用根據本發明的概念的第二實施例的半導體元件製造方法所形成之半導體元件的剖面圖。
圖3A至圖3G為根據本發明的概念的第三實施例所繪示的半導體元件製造方法的流程剖面圖。
圖3H為應用根據本發明的概念的第三實施例的半導體元件製造方法所形成之半導體元件的剖面圖。
圖4A至圖4F為根據本發明的概念的第四實施例所繪示的 半導體元件製造方法的流程剖面圖。
圖4G為應用根據本發明的概念的第四實施例的半導體元件製造方法所形成之半導體元件的剖面圖。
圖5為本發明實施例的空曠區的俯視圖。
圖6A至圖6F為根據本發明的概念的第五實施例所繪示的半導體元件製造方法的流程剖面圖。
圖6G為應用根據本發明的概念的第五實施例的半導體元件製造方法所形成之半導體元件的剖面圖。
本發明可以各種不同的形式體現，而不限於本文中所述之實施例。為了清楚起見，圖式中相同之元件符號表示相同之元件。
圖1A至圖1H為根據本發明的概念的第一實施例所繪示的半導體元件製造方法的流程剖面圖。
請參照圖1A，提供絕緣體上覆半導體(SOI)基底20。SOI基底20由下而上包括基底11、第一絕緣層10以及半導體層9。基底11可以是矽。第一絕緣層10例如是氧化矽。由於第一絕緣層10埋於基底11以及半導體層9之間，因此，第一絕緣層10又稱為埋入式絕緣層。半導體層9例如是矽。矽可以是單晶矽。半導體層9中可以不具有摻質或是具有摻質。摻質可以是P型或N型。P型摻質例如是硼。N型摻質例如是磷或是砷。
接著，在半導體層9上形成圖案化的罩幕層8。圖案化的罩幕層8的材料例如是光阻。圖案化的罩幕層8的形成方法例如在SOI基底20上形成光阻層，之後，再對光阻層進行曝光與顯影製程。
請參照圖1B，以圖案化的罩幕層8為罩幕，對半導體層9進行蝕刻製程，以形成多個虛擬圖案9a。之後移除圖案化的罩幕層8。所述多個虛擬圖案9a可以設置為均勻分布或為不均勻分布。請參照圖5，均勻分布可以是每一個虛擬圖案9a的面積大小相同、形狀相同或是任意相鄰兩個虛擬圖案9a之間的間隙30的寬度相同。不均勻分布可以是每一個虛擬圖案9a的面積大小不同、形狀不同或是任意相鄰兩個虛擬圖案9a之間的間隙30的寬度不同。所述多個虛擬圖案9a可以是規則分布或是不規則分布。規則分布可以是所述多個虛擬圖案9a以一定的規則分布，例如每一個虛擬圖案9a的面積大小、形狀或是任意相鄰兩個虛擬圖案9a之間的間隙30的寬度以一定的規則調整。不規則分布可以是所述多個虛擬圖案9a分布無規則，例如每一個虛擬圖案9a的面積大小、形狀或是任意相鄰兩個虛擬圖案9a之間的間隙30的寬度無規則。在一些實施例中，所述多個虛擬圖案9a可以彼此分離。每一個虛擬圖案9a的圖案可以規則的形狀或是不規則的形狀。規則的形狀例如是塊狀、長條狀或其組合。塊狀可以是圓形、橢圓形、三角形、正方形、矩形(如圖5所示)、多角形梯形或其組合。長條狀可以是直條形、波浪形、蛇形或其組合。在另一些實施例中， 所述多個虛擬圖案9a也可以彼此連結，例如是組成網狀。換言之，間隙30可以是圓形、橢圓形、三角形、正方形、矩形、多角形梯形或其組合。間隙30也可以是長條狀長條狀可以是直條形、波浪形、蛇形或其組合。
之後，請參照圖1B與圖1C，在所述多個虛擬圖案9a周圍形成第二絕緣層12。第二絕緣層12的材料可與第一絕緣層10的材料相同或不同。第二絕緣層12例如是氧化矽、氮化矽或其組合。在一些實施例中，第二絕緣層12形成的方法如下所述。首先，利用例如是化學氣相沉積法或是旋塗法，於SOI基底20上形成第二絕緣材料層(未繪示)。第二絕緣材料層形成在虛擬圖案9a上，並且填入於兩相鄰的虛擬圖案9a之間的間隙30。然後，以虛擬圖案9a為停止層，進行化學機械研磨(CMP)製程或是回蝕刻製程，以移除虛擬圖案9a表面上的第二絕緣材料層。在一些實施例中，第二絕緣層12的表面與虛擬圖案9a的表面實質上齊平。
請參照圖1D，於虛擬圖案9a以及第二絕緣層12上形成閘介電層7。閘介電層7的材料例如是氧化矽、氮化矽或高介電常數材料。高介電常數材料可為介電常數大於4、大於7或甚至是大於10的高介電材料。高介電常數材料可以是金屬氧化物，例如稀土金屬氧化物，如氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化釔(yttrium oxide,Y2O3)氧化鑭(lanthanum oxide，La2O3)、鋁酸鑭 (lanthanum aluminum oxide，LaAlO)、氧化鉭(tantalum oxide，Ta2O5)、氧化鋯(zirconium oxide，ZrO2)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO)或鍶鉍鉭氧化物(strontium bismuth tantalate，SrBi2Ta2O9，SBT)，或其組合。閘介電層7形成的方法例如是化學氣相沉積法。
請繼續參照圖1D，在閘介電層7上形成導體層13。導體層13可以是單層、雙層或是多層材料層。導體層13的材料可以是半導體材料、金屬材料、金屬合金材料或其組合。半導體材料例如是摻雜多晶矽、未摻雜多晶矽、非晶矽、矽鍺材料或其組合。金屬材料可以是金屬或金屬化合物，例如是銅、鋁、鉭、鎢、氮化鉭(tantalum nitride)或是氮化鈦(titanium nitride)。金屬合金材料例如是鎢、鈦、鈷或是鎳與多晶矽製成的合金或銅鋁合金。導體層13的形成方法例如是化學氣相沉積法或是物理氣相沉積法。
請繼續參照圖1D，於導體層13上形成圖案化的罩幕層14。圖案化的罩幕層14的位置與虛擬圖案9a的位置實質上相對應。在一些實施例中，圖案化的罩幕層14與虛擬圖案9a具有實質上相同或相似的形狀。在一示範實施例中，圖案化的罩幕層14與虛擬圖案9a具有相同的形狀，但圖案化的罩幕層14的尺寸(寬度)小於虛擬圖案9a的尺寸(寬度)。在另一些實施例中，圖案化的罩幕層14與虛擬圖案9a具有實質上不同的形狀。在一示範實施例中，圖案化的罩幕層14與虛擬圖案9a具有不同的形狀， 但圖案化的罩幕層14的尺寸(寬度)小於虛擬圖案9a的尺寸(寬度)，且在虛擬圖案9a的邊界內。圖案化的罩幕層14的形成方法例如是先形成光阻層，之後，再對光阻層進行曝光與顯影製程。
請參照圖1E，以圖案化的罩幕層14為罩幕，對導體層13進行蝕刻製程，以形成多個虛擬閘極13a。之後，移除罩幕層14。所述多個虛擬閘極13a位於所述多個虛擬圖案9a上方，且其位置與虛擬圖案9a的位置相對應。在一些實施例中，虛擬閘極13a與虛擬圖案9a具有相同的形狀，但虛擬閘極13a的尺寸(寬度)小於虛擬圖案9a的尺寸(寬度)。在一些實施例中，虛擬閘極13a與虛擬圖案9a具有不同的形狀，但虛擬閘極13a的尺寸(寬度)小於虛擬圖案9a的尺寸(寬度)且在虛擬圖案9a的邊界內。
請參照圖1F，接著在閘介電層7以及多個虛擬閘極13a上方形成蝕刻停止層15，以覆蓋所述多個虛擬閘極13a的頂面與側壁以及閘介電層7。在一些實施例中，蝕刻停止層15的形狀呈多個連續的倒U型及U型的組合。蝕刻停止層15的材料與第一絕緣層12的材料不同。蝕刻停止層15可以是絕緣材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。蝕刻停止層15的形成的方法例如是化學氣相沉積法。
接著，在蝕刻停止層15上形成圖案化的罩幕層6。圖案化的罩幕層6例如是圖案化的光阻層。圖案化的罩幕層6具有多個開口31。開口31的位置與虛擬圖案9a的位置相對應，至少裸露出多個虛擬圖案9a上方的蝕刻停止層15。在一些實施例中，圖 案化的罩幕層6的開口31與虛擬圖案9a具有實質上相同或相似的形狀。在一示範實施例中，圖案化的罩幕層6的開口31與虛擬圖案9a具有相同的形狀，但圖案化的罩幕層6的開口31的尺寸(寬度)等於或大於虛擬圖案9a的尺寸(寬度)。
請參照圖1F與圖1G以及圖5，以圖案化的罩幕層6為罩幕，對開口31所裸露的蝕刻停止層15及其下方的虛擬閘極13a、閘介電層7以及虛擬圖案9a進行蝕刻製程，以形成具有多個開口16的蝕刻停止層15a、閘介電層7a以及第二絕緣層12。之後移除圖案化的罩幕層6。開口16的底面裸露出第一絕緣層10，開口16的側壁裸露出蝕刻停止層15a、閘介電層7a以及第二絕緣層12。第一絕緣層10和第二絕緣層12共同構成絕緣結構21，且所述絕緣結構21具有多個開口16。開口16的寬度為W2；虛擬圖案9a為W1(圖1B)。在一些實施例中，W2
Figure 106103493-A0305-02-0012-1
W1。相鄰兩個開口16之間的距離為S1。在一些實施例中，距離S1例如是大於0.4μm。換言之，在圖1F中，圖案化的罩幕層6可以使用成本較低的光罩來進行曝光、顯影製程。
請參照圖1G以及圖1H，在基底11上方形成介電結構22。介電結構22填入於開口16中。介電結構22可以包括一層介電層或包括兩層或多層介電層。在一些實施例中，介電結構22可為內層介電層(ILD)。在另一些實施例中，介電結構22可以包括內層介電層以及金屬層間介電層(IMD)。介電結構22的材料例如是氧化矽、氮化矽、介電常數低於4的低介電常數材料或其組 合。低介電常數材料例如是氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)或甲基倍半矽氧烷(methylsilsesquioxane，MSQ)。形成的方法例如是化學氣相沉積法或是旋塗法。介電結構22的厚度為D，且W2
Figure 106103493-A0305-02-0013-2
2D。
請繼續參照圖1H，介電結構22延伸至開口16中，並覆蓋蝕刻停止層15a的表面和側壁、閘介電層7a和第二絕緣層12的側壁以及第一絕緣層10的表面。在一些實施例中，開口16中的介電結構22具有倒Y型的介面(interface)。在另一些實施例中，開口16中的介電結構22中還具有多個氣隙32。
上述第一實施例之半導體元件製造方法可以應用於具有元件密度不同之半導體元件之空曠區。圖1I為應用根據本發明的概念的第一實施例的半導體元件製造方法所形成之半導體元件的剖面圖。
請參照圖1I，基底11包括空曠區5a以及密集區5b。空曠區5a的部分結構可以如圖1H所示者。
請參照圖1I，在空曠區5a內，基底11上具有第一絕緣層10。第一絕緣層10上具有多個凸起結構23。凸起結構23包括第二絕緣層12、閘介電層7a以及蝕刻停止層15a。在一些實施例中，所述多個凸起結構23是不連續(或稱為彼此不連接)。在另一些實施例中，所述多個凸起結構23是連續(或稱為彼此不連接)。凸起結構23之間具有開口16。介電結構22位於第一絕緣層10上，並填入於開口16中。換言之，介電結構22與凸起結構23 嚙合。在一些實施例中，在開口16中的介電結構22具有倒Y型的介面。在另一些實施例中，在開口16中的介電結構22具有多個氣隙32。介電結構22可以是單一層介電層或是包括兩層甚至是多層介電層。在一些實施例中，介電結構22可為內層介電層(ILD)。在另一些實施例中，介電結構22可以包括內層介電層以及金屬層間介電層。在介電結構22上可接續形成構件24a。構件24a可以是導體層。導體層例如是電感，但本發明並不以此為限。在另一些實施例中，所述構件24a還包括GSG接墊或電感與GSG接墊的組合。
請參照圖1I，在密集區5b內，SOI基底20由下而上包括基底11、第一絕緣層10以及半導體層9。換言之，半導體層9在密集區5b內，而在空曠區5a內沒有半導體層9。在一些實施中，密集區5b內的半導體層9與空曠區5a內的第二絕緣層12位於實質上相同高度且表面大致齊平。
SOI基底20上已形成金氧半場效電晶體34。金氧半場效電晶體34包括閘介電層7b、閘極13b以及摻雜區33。閘介電層7b與閘介電層7a可以是同一閘介電層7(圖1D)經由同一圖案化製程而同時形成者(圖1G)。閘極13b與虛擬閘極13a(圖1E)可以是同一導體層13(圖1D)經由同一圖案化製程而同時形成者(圖1E)。金氧半場效電晶體34上已形成蝕刻停止層15b以及介電結構22。蝕刻停止層15b與蝕刻停止層15a為蝕刻停止層15(圖1F)經由圖案化製程(圖1G)後，留在密集區5b以及空礦區5a 者。介電結構22上有導線24b。導線24b經由穿過介電結構22與蝕刻停止層15b的接觸窗(contact)25，而與摻雜區33電性連接。導線(或稱金屬線)24b可以是與構件24a是同一導體層經由同一圖案化製程而同時形成者。導體層的材料可以是金屬材料、金屬合金材料或其組合。金屬材料可以是金屬或金屬化合物，例如是銅、鋁、鉭、鎢、氮化鉭或是氮化鈦。金屬合金材料例如是鎢、鈦、鈷或是鎳與多晶矽製成的合金或銅鋁合金。導體層的形成方法例如是化學氣相沉積法或是物理氣相沉積法。
在一些實施例中，在密集區5b內的介電結構22中，除了接觸窗25之外，還可以包括多層導線(或稱多層金屬線)(未繪示)以及介層窗(via)(未繪示)。然而，在空曠區5a內，位於構件24a下方的介電結構22中，可以是不具有接觸窗、導線(或稱多層金屬線)以及介層窗，或是所具有的導線(或稱多層金屬線)以及介層窗的層數比密集區5b內的介電結構22中的導線(或稱多層金屬線)以及介層窗的層數少。
圖2A至圖2F為根據本發明的概念的第二實施例所繪示的半導體元件製造方法的流程剖面圖。圖2G為應用根據本發明的概念的第二實施例的半導體元件製造方法所形成之半導體元件的剖面圖。
請參照圖2A至圖2G，第二實施例與第一實施例相似，其差異點在於在蝕刻停止層15是直接形成在虛擬圖案9a和第二絕緣層12(圖2D)上。換言之，蝕刻停止層15與虛擬圖案9a以 及第二絕緣層12之間不存在閘介電層7以及導體層13(圖1D)。或者，虛擬圖案9a以及第二絕緣層12上有形成閘介電層7以及導體層13(類似圖1D)，但在形成蝕刻停止層15之前被移除了。之後，再以罩幕層6做為罩幕，進行蝕刻製程之後，所形成的蝕刻停止層15a直接覆蓋在第二絕緣層12上(圖2E)。換言之，在圖2F與圖2G中，凸起結構23a包括第二絕緣層12以及蝕刻停止層15a，而不包括閘介電層7a(圖1H)。而且凸起結構23a與介電結構22嚙合。
圖3A至圖3G為根據本發明的概念的第三實施例所繪示的半導體元件製造方法的流程剖面圖。圖3H為應用根據本發明的概念的第三實施例的半導體元件製造方法所形成之半導體元件的剖面圖。
請參照圖3A至圖3G，第三實施例與第二實施例相似，其差異點在於在蝕刻停止層15是在虛擬圖案9a移除之後才形成(圖3F)。換句話說，蝕刻停止層15是形成在第二絕緣層12的表面以及開口16的側壁與底部。蝕刻停止層15為連續層。在一些實施例中，蝕刻停止層15的形狀呈曲折的多個連續的倒U型及U型的組合。換言之，在圖3F與圖3G中，蝕刻停止層15夾置於絕緣結構21與介電結構22之間。從另一方面來說，蝕刻停止層15以及第二絕緣層12組成凸起結構23b，且凸起結構23b與介電結構22嚙合。
圖4A至圖4F為根據本發明的概念的第四實施例所繪示 的半導體元件製造方法的流程剖面圖。圖4G為應用根據本發明的概念的第四實施例的半導體元件製造方法所形成之半導體元件的剖面圖。
請參照圖4A至圖4D，與第一實施例相同，先將SOI基底20的半導體層9圖案化以形成多個虛擬圖案9a，並在虛擬圖案9a的周圍形成第二絕緣層12。之後，於所述虛擬圖案9a和第二絕緣層12上形成依序形成蝕刻停止層15。蝕刻停止層15是直接形成在虛擬圖案9a和第二絕緣層12(圖4D)上。同樣地，蝕刻停止層15與虛擬圖案9a以及第二絕緣層12之間不存在閘介電層7以及導體層13(圖1D)。或者，類似圖1D，虛擬圖案9a以及第二絕緣層12上有形成閘介電層7以及導體層13，但在形成蝕刻停止層15之前被移除了。
請繼續參照圖4D，在形成蝕刻停止層15之後，且在形成圖案化的罩幕層6之前，先在蝕刻停止層15上形成第一介電層18。第一介電層18的材料例如是氧化矽、氮化矽或介電常數低於4的低介電常數材料。低介電常數材料例如是氫倍半矽氧烷(HSQ)或甲基倍半矽氧烷(MSQ)。形成的方法例如是化學氣相沉積法或是旋塗法。
請參照圖4D與圖4E，在形成圖案化的罩幕層6之後，以圖案化的罩幕層6為罩幕，對第一介電層18、蝕刻停止層15以及多個虛擬圖案9a進行蝕刻製程，以形成具有多個開口16的第一圖案化的介電層18a、蝕刻停止層15a以及第二絕緣層12。 之後移除圖案化的罩幕層6。開口16的底面裸露出第一絕緣層10。開口16的側壁裸露出第一圖案化的介電層18a、蝕刻停止層15a以及第二絕緣層12。第一絕緣層10和第二絕緣層12共同構成具有多個開口16的絕緣結構21。絕緣結構21的第二絕緣層12上有蝕刻停止層15a以及第一圖案化的介電層18a。
請參照圖4F，於基底11上形成第二介電層17。第二介電層17的材料可與第一圖案化的介電層18a的材料相同或是相異。第二介電層17的材料例如是氧化矽、氮化矽或介電常數低於4的低介電常數材料。低介電常數材料例如是氫倍半矽氧烷(HSQ)或甲基倍半矽氧烷(MSQ)。第二介電層17形成的方法例如是化學氣相沉積法或是旋塗法。第二介電層17位於第一圖案化的介電層18a上且延伸至多個開口16中，並覆蓋第一圖案化的介電層18a的頂面與側壁以及蝕刻停止層15a和第二絕緣層12的側壁。第二介電層17和第一圖案化的介電層18a共同構成介電結構22。蝕刻停止層15a位於絕緣結構21及介電結構22之間。從另一方面來說，蝕刻停止層15a以及第二絕緣層12組成凸起結構23c，且凸起結構23c與介電結構22嚙合。
在圖4G中，在密集區5b內的結構與圖3H相似，但在第二介電層17和蝕刻停止層15a之間還包括第一圖案化的介電層18a。
圖6A至圖6F為根據本發明的概念的第五實施例所繪示的半導體元件製造方法的流程剖面圖。圖6G為應用根據本發明的 概念的第五實施例的半導體元件製造方法所形成之半導體元件的剖面圖。
請參照圖6A至圖6F，第五實施例與第三實施例相似，其差異點在於絕緣結構21及介電結構22之間不存在蝕刻停止層15。換言之，請參照圖6D與圖6E，在虛擬圖案9a移除之後，不形成蝕刻停止層15，或是形成了蝕刻停止層15，但是又移除了。因此，在圖6G的空曠區5b內，絕緣結構21及介電結構22之間不存在蝕刻停止層15。但在密集區5a內，仍有蝕刻停止層15b覆蓋金氧半場效電晶體34。
綜上所述，本發明實施例在元件製造過程中，在空曠區的基底上加入虛擬圖案或者同時加入虛擬閘極，使空曠區與密集區的密度或是硬度相當。因而可以在研磨的過程中，避免在元件製造過程中因基底各區域元件密度不同造成的負載效應。在後續的製程中，將虛擬圖案移除，再進行後續的製程，可以減少虛擬閘極留下來對於元件所造成的影響。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明。任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
5a‧‧‧空曠區
5b‧‧‧密集區
7a、7b‧‧‧閘介電層
9‧‧‧半導體層
10‧‧‧第一絕緣層
11‧‧‧基底
12‧‧‧第二絕緣層
15b、15a‧‧‧蝕刻停止層
16‧‧‧開口
20‧‧‧SOI基底
21‧‧‧絕緣結構
22‧‧‧介電結構
23‧‧‧凸起結構
24a‧‧‧構件
24b‧‧‧導線
25‧‧‧接觸窗
32‧‧‧氣隙
34‧‧‧金氧半場效電晶體

Claims (13)

  1. 一種半導體元件的製造方法，包括：提供絕緣體上覆半導體(SOI)基底，所述絕緣體上覆半導體基底由下而上包括基底、第一絕緣層以及半導體層；將所述半導體層圖案化，以形成多個虛擬圖案；在所述多個虛擬圖案周圍形成第二絕緣層；移除所述多個虛擬圖案，以形成多個開口；於所述基底上方形成介電結構，所述介電結構填入於所述多個開口中。
  2. 如申請專利範圍第1項所述之半導體元件的製造方法，更包括：在所述多個虛擬圖案周圍形成第二絕緣層之後，於所述基底上方形成蝕刻停止層，並圖案化所述蝕刻停止層。
  3. 如申請專利範圍第2項所述之半導體元件的製造方法，更包括：於所述基底上方形成所述蝕刻停止層之前，於所述基底上形成閘介電層；於所述閘介電層上形成與所述虛擬圖案相對應的多個虛擬閘極；以及於移除所述多個虛擬圖案之前，移除所述多個虛擬閘極以及部分所述閘介電層。
  4. 如申請專利範圍第2項所述之半導體元件的製造方 法，其中於所述基底上方形成所述介電結構包括：於圖案化所述蝕刻停止層之前，於所述蝕刻停止層上形成第一介電層，並圖案化第一介電層，以形成第一圖案化的介電層；以及於圖案化所述蝕刻停止層並移除所述多個虛擬圖案之後，形成第二介電層，以覆蓋所述第一圖案化的介電層並填入於所述多個開口中。
  5. 如申請專利範圍第1項所述之半導體元件的製造方法，更包括：在移除所述多個虛擬圖案，以形成所述多個開口之後，在所述基底上形成蝕刻停止層，其中所述蝕刻停止層覆蓋所述第二絕緣層的表面以及所述多個開口的多個側壁與多個底部。
  6. 一種半導體元件，包括：絕緣結構，位於基底上，所述絕緣結構具有多個開口；以及介電結構，位於絕緣結構上並且延伸至所述多個開口之中，其中所述多個開口中的所述介電結構中具有多個氣隙。
  7. 如申請專利範圍第6項所述之半導體元件，更包括蝕刻停止層，夾置於所述絕緣結構與所述介電結構之間。
  8. 如申請專利範圍第7項所述之半導體元件，其中所述蝕刻停止層還延伸覆蓋所述多個開口的多個側壁與多個底部。
  9. 如申請專利範圍第7項所述之半導體元件，其中所述介電結構包括： 第一圖案化的介電層，位於所述蝕刻停止層上；以及第二介電層，位於所述圖案化的第一介電層上且延伸至所述多個開口之中。
  10. 如申請專利範圍第7至9項中任一項所述之半導體元件，其中所述絕緣結構包括：第一絕緣層，位於所述基底上；以及第二絕緣層，具有所述多個開口，位於所述第一絕緣層與所述蝕刻停止層之間。
  11. 如申請專利範圍第7至9項中任一項項所述之半導體元件，其中所述多個開口中的所述介電結構具有倒Y型的介面。
  12. 如申請專利範圍第6至8項中任一項所述之半導體元件，更包括構件，位於所述介電結構上。
  13. 如申請專利範圍第12項所述之半導體元件，其中所述構件包括電感、GSG接墊或其組合。
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