TWI548093B - 半導體元件及鰭式場效電晶體元件的形成方法 - Google Patents

半導體元件及鰭式場效電晶體元件的形成方法 Download PDF

Info

Publication number
TWI548093B
TWI548093B TW102110600A TW102110600A TWI548093B TW I548093 B TWI548093 B TW I548093B TW 102110600 A TW102110600 A TW 102110600A TW 102110600 A TW102110600 A TW 102110600A TW I548093 B TWI548093 B TW I548093B
Authority
TW
Taiwan
Prior art keywords
field effect
dummy
effect transistor
active
fin
Prior art date
Application number
TW102110600A
Other languages
English (en)
Other versions
TW201344915A (zh
Inventor
盧昶伸
彭治棠
黃泰鈞
鄭培仁
連浩明
林逸宏
李資良
章勳明
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201344915A publication Critical patent/TW201344915A/zh
Application granted granted Critical
Publication of TWI548093B publication Critical patent/TWI548093B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

半導體元件及鰭式場效電晶體元件的形成方法
本發明係有關於半導體元件，特別有關於具有偽鰭式場效電晶體結構的鰭式場效電晶體元件及其形成方法。
電晶體是近代積體電路的關鍵元件，為了滿足速度越來越快的需求，電晶體的驅動電流也必須越來越大。因為電晶體的驅動電流與電晶體的閘極寬度成正比例關係，具有較大的閘極寬度的電晶體為較佳之電晶體。
然而，增加閘極的寬度與降低半導體元件的尺寸之需求互相抵觸，因此發展出鰭式場效電晶體(fin field effect transistor；FinFET)。
鰭式場效電晶體(FinFET)具有增加驅動電流，但不需付出佔用更多晶片面積的代價之優異特徵，然而，鰭式場效電晶體的小尺寸在其量產與製造期間會增加許多問題。
本發明一實施例為半導體元件，包括：主動鰭式場效電晶體設置於基底之上，其中主動鰭式場效電晶體包括一個或多個主動半導體鰭片結構，主動鰭式場效電晶體具有四個側邊；第一偽鰭式場效電晶體設置於基底之上，其中第一偽鰭 式場效電晶體包括一個或多個偽半導體鰭片結構，第一偽鰭式場效電晶體側向地鄰接主動鰭式場效電晶體的第一側邊；以及第二偽鰭式場效電晶體設置於基底之上，其中第二偽鰭式場效電晶體包括一個或多個偽半導體鰭片結構，第二偽鰭式場效電晶體側向地鄰接主動鰭式場效電晶體的第二側邊。半導體元件更包括第三偽鰭式場效電晶體設置於基底之上，其中第三偽鰭式場效電晶體包括一個或多個偽半導體鰭片結構，第三偽鰭式場效電晶體側向地鄰接主動鰭式場效電晶體的第三側邊；以及第四偽鰭式場效電晶體設置於基底之上，其中第四偽鰭式場效電晶體包括一個或多個偽半導體鰭片結構，第四偽鰭式場效電晶體側向地鄰接主動鰭式場效電晶體的第四側邊。
本發明另一實施例為鰭式場效電晶體元件，包括：第一鰭式場效電晶體設置於基底之上，第一鰭式場效電晶體包括複數個第一半導體鰭片結構，且第一鰭式場效電晶體電性耦接至主動元件；以及第二鰭式場效電晶體設置於基底之上，第二鰭式場效電晶體包括複數個第二半導體鰭片結構，這些第二半導體鰭片結構垂直於這些第一半導體鰭片結構，且第二鰭式場效電晶體與全部的主動元件電性隔絕。
本發明又另一實施例為形成鰭式場效電晶體元件的方法，此方法包括：在基底之上形成複數個主動半導體鰭片結構；以及在形成這些主動半導體鰭片結構的同時，在基底之上形成複數個偽半導體鰭片結構，形成這些偽半導體鰭片結構的步驟包括：形成第一組偽半導體鰭片結構，其中第一組偽半 導體鰭片結構側向地鄰接這些主動半導體鰭片結構的第一側邊；形成第二組偽半導體鰭片結構，其中第二組偽半導體鰭片結構側向地鄰接這些主動半導體鰭片結構的第二側邊；形成第三組偽半導體鰭片結構，其中第三組偽半導體鰭片結構側向地鄰接這些主動半導體鰭片結構的第三側邊；以及形成第四組偽半導體鰭片結構，其中第四組偽半導體鰭片結構側向地鄰接這些主動半導體鰭片結構的第四側邊。
1‧‧‧鰭式場效電晶體元件
4‧‧‧半導體基底
6‧‧‧半導體層
8‧‧‧主動鰭式場效電晶體
10‧‧‧偽鰭式場效電晶體
12‧‧‧主動鰭片結構
14‧‧‧偽鰭片結構
L1‧‧‧偽鰭片結構的長度
L2‧‧‧主動鰭片結構的長度
p‧‧‧主動鰭片間距
s‧‧‧間隔
16‧‧‧介電層
18‧‧‧閘極結構
20‧‧‧源極區
22‧‧‧汲極區
24‧‧‧偽區塊
w1‧‧‧偽鰭片結構的寬度
w2‧‧‧主動鰭片結構的寬度
h1‧‧‧偽鰭片結構的高度
h2‧‧‧主動鰭片結構的高度
為了讓本發明之上述目的、特徵、及優點能更明顯易懂，以下配合所附圖式，作詳細說明如下：第1圖係顯示一實施例之鰭式場效電晶體元件的上視圖；第2a至6b圖係分別顯示製造第1圖的鰭式場效電晶體元件的各階段之透視圖與剖面示意圖；第7圖係顯示一實施例之鰭式場效電晶體元件結構的上視圖；以及第8圖係顯示一實施例之鰭式場效電晶體元件結構的上視圖。
參閱第2a至6b圖，其顯示形成鰭式元件的各步驟，在所附圖式中使用詳細的元件標號來說明實施例，在圖式與說明書的描述中可使用相同的元件標號來表示相同或類似的元件。在所附圖式中，形狀和厚度可能被擴大，以達到了清楚顯示和方便之目的。說明書中的描述特別有關於依據本揭示 的方法和裝置所形成的元件的一部分，或者更有關於與本揭示的方法和裝置共同操作的元件，可以理解的是，在本揭示中未特別顯示或描述的元件可以採用在此技術領域中具有通常知識者所熟知的各種形式，在此技術領域中具有通常知識者可依據本揭示而進行許多替換及變化。
在說明書中提及的”一實施例”表示與此實施例有關的特殊特徵、結構或特性，其包含在至少一實施例中，因此在整篇說明書中各處所提及的”在一實施例中”一詞並非都表示相同的實施例。此外，特殊的特徵、結構或特性可以與一個或多個實施例以任何適合的方式結合，可以理解的是，所附圖式並非按比例繪製，這些圖式的繪製僅用於說明。
第1圖顯示鰭式場效電晶體(FinFET)元件1的上視圖(top-down view)，其包含主動鰭式場效電晶體(active FinFET)8以及複數個偽鰭式場效電晶體(dummy FinFETs)10，主動鰭式場效電晶體8包含複數個主動鰭片結構(active fins)12以及一閘極結構18，偽鰭式場效電晶體10包含偽鰭片結構(dummy fins)14，在一些實施例中，偽鰭式場效電晶體10可包含設置在偽鰭片結構14之上的閘極結構(未繪出)。
在第1圖的實施例中，主動鰭片結構12為長方形並且大抵上互相平行，閘極結構18則垂直於主動鰭片結構12。在此實施例中，偽鰭片結構14大抵上也是平行於主動鰭片結構12，此外，偽鰭片結構14具有與主動鰭片結構12相似的尺寸和形狀。另外，偽鰭片結構14也可採用相對於主動鰭片結構12的 任何方向定位(參閱以下第8圖的討論)。再者，偽鰭片結構14的尺寸大抵上可以大於或小於主動鰭片結構12，並且偽鰭片結構14可以是各種形狀(參閱以下第7和8圖的討論)。
如第1圖所示，鰭式場效電晶體元件1包含主動鰭片間距(active fin pitch)p以及間隔(spacing)s(同時參閱第3b圖)，主動鰭片間距p為單一主動鰭片結構12的寬度w2(同時參閱第3b圖)加上此單一主動鰭片結構12與下一個主動鰭片結構12之間的距離。例如，如果寬度w2為10nm，而且主動鰭片結構12之間的距離為20nm，則主動鰭片間距p為30nm。主動鰭式場效電晶體8與最靠近的偽鰭式場效電晶體10之間以間隔s隔開，間隔s可以用主動鰭片間距p來定義，在一實施例中，間隔s可以介於約0.1p至5p之間，例如，以上述30nm的主動鰭片間距p為例，間隔s可以介於約3nm至150nm之間。
第2a圖顯示在製程的中間階段之鰭式場效電晶體元件1的透視圖(perspective view)，第2b圖顯示沿著第2a圖的線a-a，鰭式場效電晶體元件1的剖面示意圖。鰭式場效電晶體元件1包含半導體層6設置在半導體基底4上，半導體基底4可包括巨塊矽(bulk silicon)，摻雜或者未摻雜，或者為絕緣層上的矽(silicon-on-insulator；SOI)基底之主動層。一般而言，SOI基底包括一層半導體材料，例如為矽、鍺、矽鍺、絕緣層上的矽(SOI)、絕緣層上的矽鍺(silicon germanium-on-insulator；SGOI)或前述之組合。其他可以使用的基底包含多層結構的基底、梯度結構的基底(gradient substrate)或混合晶向的基底(hybride orientation substrate)。
半導體基底4可包含主動元件(為了讓圖式清楚，在第2a或2b圖中未繪出)，在此技術領域中具有通常知識者當可瞭解，可針對鰭式場效電晶體元件1結構及功能上的設計需求，使用各種元件例如電晶體、電容器、電阻器、前述之組合、以及類似的元件，這些元件可使用任何合適的方法形成。主動鰭式場效電晶體8可以電性耦接至主動和被動元件，偽鰭式場效電晶體10可以與主動和被動元件電性隔絕，在圖式中雖然僅顯示出一部份的半導體基底4，但是其足以充分地描述實施例。
半導體層6可以由半導體材料形成，例如矽、鍺、矽鍺或類似的材料，在一實施例中，半導體層6例如為矽，然後可經由佈植製程對半導體層6進行摻雜，藉此將p型或n型雜質導入半導體層6中。
在第3a和3b圖中顯示將半導體層6圖案化，形成主動鰭片結構12和偽鰭片結構14，第3a圖為鰭式場效電晶體元件1的透視圖，第3b圖為沿著第3a圖的線a-a之剖面示意圖。可藉由在半導體層6之上沈積遮罩材料(未繪出)，例如光阻或氧化矽，然後將遮罩材料圖案化，並依照遮罩圖案蝕刻半導體層6而完成鰭片結構的圖案化製程，所產生的結構包含形成在半導體層6內的複數個主動鰭片結構12和複數個偽鰭片結構14，這些主動鰭片結構12和偽鰭片結構14的每一個鰭片結構都具有側壁，其大抵上與半導體基底4的頂部表面成直角。在一些實施例中，半導體層6被蝕刻至特定深度，其表示所形成的主動 鰭片結構12和偽鰭片結構14的高度，主動鰭片結構12的高度h2從約10nm至約500nm，且偽鰭片結構14的高度h1從約10nm至約500nm。在一特定實施例中，所形成的主動鰭片結構12的高度h2約為150nm，且偽鰭片結構14的高度h1約為150nm。主動鰭片結構12的寬度w2可以從約5nm至約50nm，且偽鰭片結構14的寬度w1可以從約5nm至約50nm。如第3a圖所示，主動鰭片結構12的長度L2可以從約0.01μm至約10μm，且偽鰭片結構14的長度L1可以從約0.1μm至約10μm。在另一實施例中，主動鰭片結構12與偽鰭片結構14可以從半導體基底4的頂部表面磊晶成長，在半導體基底4的頂部表面上可具有形成在圖案化層中的溝槽或開口，因為此製程為習知技術，在此不再詳述。
主動鰭片結構12作為即將形成的主動鰭式場效電晶體8的鰭片結構，並且偽鰭片結構14作為偽鰭式場效電晶體10的鰭片結構，主動鰭式場效電晶體8可包括單一的主動鰭片結構12到鰭式場效電晶體元件1需要的多個主動鰭片結構12。第2a至6b圖顯示形成的主動鰭式場效電晶體8具有三個主動鰭片結構12，但本揭示並非限定於此實施例，第1、7和8圖顯示的主動鰭式場效電晶體8具有六個主動鰭片結構12。同樣地，偽鰭式場效電晶體10可包括單一的偽鰭片結構14到大約500個偽鰭片結構14，而不是如第2a至6b圖所示之三個偽鰭片結構14。
參閱第4a和4b圖，介電層16全面性地沈積在鰭式場效電晶體元件1上，介電層16可由一種或多種合適的介電材 料形成，例如氧化矽、氮化矽、低介電常數(low-k)介電質如摻雜碳的氧化物(carbon doped oxides)、極低介電常數(extremely low-k)介電質如多孔之摻雜碳的二氧化矽(porous carbon doped silicon dioxide)、聚合物如聚亞醯胺(polyimide)、前述之組合、或類似的介電材料。介電層16可經由例如化學氣相沈積(chemical vapor deposition；CVD)或旋塗式玻璃(spin-on-glass)製程進行沈積，但是也可使用任何可接受的製程形成介電層16。
在第4a和4b圖所示之實施例中，主動鰭片結構12之間具有介電層16，介電層16的材料可包括在較小元件上具有間隙填充(gap-fill)能力，但是也具有高收縮率(shrinkage rate)的材料，例如旋塗式玻璃、可流動的化學氣相沈積氧化物(flowable CVD oxide)或類似的材料。當介電層16因為後續製程的加熱及冷卻而具有高熱預算(thermal budget)時，可能會在主動鰭片結構12內產生應力不均衡，應力不均衡可能會造成主動鰭片結構12的變形或缺陷，例如在主動鰭片結構12內的橫向位移(lateral displacement)，此變形以及/或缺陷可能會影響主動鰭式場效電晶體8的效能。
本揭示發明人已經發現應力不均衡以及應力不均衡的效應可藉由內含偽鰭式場效電晶體10圍繞主動鰭式場效電晶體8而降低，並且將間隔s的數值，亦即從主動鰭式場效電晶體8到最靠近的偽鰭式場效電晶體10之間的距離，設定為鰭片間距p的約0.1倍至約5倍，可以降低應力不均衡，並且降低 應力不均衡在主動鰭式場效電晶體8上產生的效應，其顯示藉由內含偽鰭式場效電晶體10圍繞主動鰭式場效電晶體8，並且偽鰭式場效電晶體10與主動鰭式場效電晶體8之間採用上述範圍內的距離隔開，可以讓主動鰭片結構12的橫向位移減少了多達15%。此外，應力不均衡會在主動鰭式場效電晶體8最外面的主動鰭片結構12上靠近鰭片結構的底座處造成高的等效應力(von Mises stress)，在此處鰭片結構大抵上垂直的側壁與基底的頂部表面接觸。相較於不具有偽鰭式場效電晶體10圍繞在附近的主動鰭式場效電晶體8，具有偽鰭式場效電晶體包含在內的主動鰭式場效電晶體8，其最外面的主動鰭片結構12的外側邊緣上之等效應力(von Mises stress)(在偽鰭式場效電晶體10的方向)可以降低了多達59%，並且相較於不具有偽鰭式場效電晶體10在附近的主動鰭式場效電晶體8，具有偽鰭式場效電晶體包含在內的主動鰭式場效電晶體8，其最外面的主動鰭片結構12的內側邊緣上之等效應力(von Mises stress)(在鄰近主動鰭片結構12的方向)可以降低了多達46%。在主動鰭片結構12上的等效應力(von Mises stress)的降低可減少主動鰭片結構12的變形和缺陷，此變形和缺陷為介電層16在後續製程的加熱和冷卻中產生收縮而造成應力不均衡的結果。
第5a和5b圖顯示在製程的下一個步驟中，將介電層16薄化至低於主動鰭片結構12和偽鰭片結構14的頂部高度。可以用各種方式將介電層16減薄，在一實施例中，使用多重步驟製程，第一步驟包含化學機械研磨(chemical mechanical polishing；CMP)，在此步驟中，介電層16與研磨料反應，並使用研磨料磨碎除去介電層16，此製程可持續進行直到主動鰭片結構12和偽鰭片結構14的頂部暴露出來為止。接下來將介電層16薄化至低於主動鰭片結構12和偽鰭片結構14的頂部之步驟可使用各種方式進行，其中一種方式為使用稀釋氫氟酸(diluted hydrofluoric acid；DHF)處理，或使用氣態氫氟酸(vapor hydrofluoric acid；VHF)處理一段適當的時間。在另一實施例中，可以省略化學機械研磨製程步驟，並且可以選擇性地薄化介電層16，而不會除去主動鰭片結構12和偽鰭片結構14，此選擇性的薄化製程可藉由上述稀釋氫氟酸(DHF)處理或氣態氫氟酸(VHF)處理方式進行。
第6a和6b圖顯示在主動鰭片結構12之上形成閘極結構18(同時參閱第1圖)，閘極結構18可包含閘極介電層(未繪出)、閘極電極層(未繪出)以及閘極間隙壁(未繪出)。閘極介電層可藉由熱氧化、CVD、濺鍍或任何其他已知用來形成閘極介電層的方法形成。在其他實施例中，閘極介電層包含具有高介電常數(k值)例如k值大於3.9的介電材料，此介電材料可包含氮化矽、氮氧化物(oxynitrides)、金屬氧化物例如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx和類似的材料，或者前述之組合，以及前述組合的多層結構。。
閘極電極層可在閘極介電層之上形成，閘極電極層可包括導電材料，並且可選自於包括多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、金屬氮化物(metallic nitrides)、金屬矽化物 (metallic silicides)、金屬氧化物(metallic oxides)以及金屬的群組。閘極電極層可藉由CVD、濺鍍沈積或其他已知用於沈積導電材料的技術沈積而成，閘極電極層通常具有非平面的頂部表面，並且可在閘極電極層圖案化或閘極蝕刻之前進行平坦化，此時可在閘極電極層內導入或不導入離子，例如可藉由離子佈值技術導入離子。可將閘極電極層和閘極介電層圖案化，以形成閘極結構18。可藉由在閘極電極層之上沈積遮罩材料(未繪出)，例如光阻或氧化矽，然後將遮罩材料圖案化，並且依照遮罩圖案蝕刻閘極電極層而完成閘極的圖案化製程。在一些實施例中，偽鰭式場效電晶體10可具有偽閘極結構(未繪出)形成在偽鰭片結構14之上。另外，在其他實施例中，偽鰭式場效電晶體10可以不具有偽閘極結構形成在偽鰭片結構14之上。
於閘極結構18形成之後，可在主動鰭片結構12上形成源極區20和汲極區22，可藉由佈植製程對源極區20和汲極區22進行摻雜，將適當的摻雜物植入，藉此在主動鰭片結構12內補充摻雜物。在另一實施例中，可藉由在主動鰭片結構12內形成凹陷(未繪出)，並且在凹陷內磊晶地成長材料以形成源極區20和汲極區22，源極區20和汲極區22可經由前述討論的佈植方法進行摻雜，或者當材料成長時藉由原位(in-situ)摻雜方式進行摻雜。在一實施例中，可在主動鰭片結構12的三個源極區20之上覆蓋連續的金屬層，以形成主動鰭式場效電晶體8的源極區，再者，可在三個汲極區22之上覆蓋連續的金屬層，以形成主動鰭式場效電晶體8的汲極區。
可在閘極結構18的相反側上形成閘極間隙壁，閘極間隙壁(未繪出)通常藉由在先前形成的結構上全面性地沈積(blanket depositing)間隙壁層(未繪出)而形成，間隙壁層可包括SiN、氮氧化物(oxynitride)、SiC、SiON、氧化物以及類似的材料，並且可使用形成這些材料層的方法來形成間隙壁層，例如化學氣相沈積(CVD)、電漿輔助化學氣相沈積(plasma enhanced CVD)、濺鍍以及其他習知的方法。然後，將閘極間隙壁圖案化，較佳為藉由非等向性蝕刻(anisotropically etching)從結構的水平表面移除間隙壁層。
第7圖顯示另一實施例之鰭式場效電晶體元件1，其中偽鰭式場效電晶體10具有各種尺寸，與第1圖的實施例相似，主動鰭片結構12為長方形並且大抵上互相平行，閘極結構18垂直於主動鰭片結構12。與第1圖的實施例相似，偽鰭片結構14大抵上平行於主動鰭片結構12，然而，在此實施例中，有一些偽鰭片結構14比主動鰭片結構12更長、更寬、更窄或更短。
與第1圖的實施例相似，此實施例之鰭式場效電晶體元件1包含主動鰭片間距p以及間隔s(同時參閱第1和3b圖)，主動鰭片間距p為單一主動鰭片結構12的寬度w2(參閱第3b圖)加上此單一主動鰭片結構12與下一個主動鰭片結構12之間的距離。主動鰭式場效電晶體8與最靠近的偽鰭式場效電晶體10之間以間隔s隔開，間隔s可以用主動鰭片間距p來定義，在一實施例中，間隔s可介於約0.1p至5p之間。
第8圖顯示又另一實施例之鰭式場效電晶體元件 1，其包含偽鰭式場效電晶體10和偽區塊(dummy sections)24，與第1和7圖的實施例相似，主動鰭片結構12為長方形並且大抵上互相平行，閘極結構18垂直於主動鰭片結構12。與第7圖的實施例相似，有一些偽鰭片結構14比主動鰭片結構12更長、更寬、更窄或更短。然而，在此實施例中，偽鰭片結構14也採用不同方向定位，偽鰭片結構14可以採用大抵上平行於主動鰭片結構12的方性定位，或者偽鰭片結構14也可以採用大抵上垂直於主動鰭片結構12的方向定位。另外，此實施例包含與偽鰭式場效電晶體10一起的偽區塊24。在另一實施例中，偽鰭片結構14定位的方向可以既不大抵上平行於主動鰭片結構12，也不大抵上垂直於主動鰭片結構12，例如，偽鰭片結構14定位的方向可以與主動鰭片結構12成對角線關係。偽區塊24可藉由與偽鰭式場效電晶體10相似的材料以及相似的製程形成，雖然在第8圖中顯示的偽區塊24是正方形和長方形，但是偽區塊24也可以用任何合適的形狀形成。
與第1和7圖的實施例相似，此實施例之鰭式場效電晶體元件1包含主動鰭片間距p以及間隔s(同時參閱第1和3b圖)，主動鰭片間距p為單一主動鰭片結構12的寬度w2(參閱第3b圖)加上此單一主動鰭片結構12與下一個主動鰭片結構12之間的距離。主動鰭式場效電晶體8與最靠近的偽鰭式場效電晶體10之間以間隔s隔開，間隔s可以用主動鰭片間距p來定義，在一實施例中，間隔s可以介於約0.1p至5p之間。
雖然本發明已揭露較佳實施例如上，然其並非用 以限定本發明，在此技術領域中具有通常知識者當可瞭解，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
1‧‧‧鰭式場效電晶體元件
8‧‧‧主動鰭式場效電晶體
10‧‧‧偽鰭式場效電晶體
12‧‧‧主動鰭片結構
14‧‧‧偽鰭片結構
p‧‧‧主動鰭片間距
s‧‧‧間隔
18‧‧‧閘極結構

Claims (10)

  1. 一種半導體元件，包括：一主動鰭式場效電晶體，設置於一基底之上，其中該主動鰭式場效電晶體包括多個主動半導體鰭片結構，該主動鰭式場效電晶體具有四個側邊，且該些主動半導體鰭片結構包括：一第一主動半導體鰭片結構，具有一第一寬度；以及一第二主動半導體鰭片結構，其中該第二主動半導體鰭片結構與該第一主動半導體鰭片結構之間以一第一間隔側向地隔開，且一第二間隔包括該第一寬度和該第一間隔；一第一偽鰭式場效電晶體，設置於該基底之上，其中該第一偽鰭式場效電晶體包括一個或多個偽半導體鰭片結構，該第一偽鰭式場效電晶體側向地鄰接該主動鰭式場效電晶體的一第一側邊；一第二偽鰭式場效電晶體，設置於該基底之上，其中該第二偽鰭式場效電晶體包括一個或多個偽半導體鰭片結構，該第二偽鰭式場效電晶體側向地鄰接該主動鰭式場效電晶體的一第二側邊；一第三偽鰭式場效電晶體，設置於該基底之上，其中該第三偽鰭式場效電晶體包括一個或多個偽半導體鰭片結構，該第三偽鰭式場效電晶體側向地鄰接該主動鰭式場效電晶體的一第三側邊；以及一第四偽鰭式場效電晶體，設置於該基底之上，其中該第四偽鰭式場效電晶體包括一個或多個偽半導體鰭片結構， 該第四偽鰭式場效電晶體側向地鄰接該主動鰭式場效電晶體的一第四側邊，其中該主動鰭式場效電晶體與該第一偽鰭式場效電晶體、該第二偽鰭式場效電晶體、該第三偽鰭式場效電晶體以及該第四偽鰭式場效電晶體之間以一第三間隔側向地隔開，該第三間隔為該第二間隔的十分之一至該第二間隔的五倍。
  2. 如申請專利範圍第1項所述之半導體元件，其中該些主動半導體鰭片結構平行或垂直於該些偽半導體鰭片結構。
  3. 如申請專利範圍第1項所述之半導體元件，其中該主動鰭式場效電晶體電性耦接至一主動元件，且該第一偽鰭式場效電晶體、該第二偽鰭式場效電晶體、該第三偽鰭式場效電晶體以及該第四偽鰭式場效電晶體與全部的主動元件電性隔絕。
  4. 如申請專利範圍第3項所述之半導體元件，更包括一第一偽區塊設置在該基底之上，該第一偽區塊與全部的主動元件電性隔絕，該第一偽區塊與該主動鰭式場效電晶體之間以該第二間隔側向地隔開，且該第一偽區塊從一上視角度觀之具有一正方形的形狀。
  5. 如申請專利範圍第1項所述之半導體元件，其中該第一偽鰭式場效電晶體的該些偽半導體鰭片結構垂直於該第二偽鰭式場效電晶體的該些偽半導體鰭片結構。
  6. 如申請專利範圍第1項所述之半導體元件，其中該主動鰭式場效電晶體更包括一閘極結構設置於該些主動半導體鰭片 結構之上，且該第一偽鰭式場效電晶體更包括一偽閘極結構設置於該些偽半導體鰭片結構之上。
  7. 如申請專利範圍第1項所述之半導體元件，其中該些主動半導體鰭片結構具有一與該些偽半導體鰭片結構相同的寬度以及一與該些偽半導體鰭片結構相同的長度。
  8. 如申請專利範圍第1項所述之半導體元件，其中該些偽半導體鰭片結構比該些主動半導體鰭片結構更長且更寬或更短且更窄。
  9. 一種鰭式場效電晶體元件的形成方法，包括：在一基底之上形成複數個主動半導體鰭片結構；以及在形成該些主動半導體鰭片結構的同時，在該基底之上形成複數個偽半導體鰭片結構，形成該些偽半導體鰭片結構的步驟包括：形成一第一組偽半導體鰭片結構，其中該第一組偽半導體鰭片結構側向地鄰接該些主動半導體鰭片結構的一第一側邊；形成一第二組偽半導體鰭片結構，其中該第二組偽半導體鰭片結構側向地鄰接該些主動半導體鰭片結構的一第二側邊；形成一第三組偽半導體鰭片結構，其中該第三組偽半導體鰭片結構側向地鄰接該些主動半導體鰭片結構的一第三側邊；以及形成一第四組偽半導體鰭片結構，其中該第四組偽半導體 鰭片結構側向地鄰接該些主動半導體鰭片結構的一第四側邊。
  10. 如申請專利範圍第9項所述之鰭式場效電晶體元件的形成方法，其中形成該第一組偽半導體鰭片結構的步驟更包括形成該第一組偽半導體鰭片結構平行或垂直於該些主動半導體鰭片結構。
TW102110600A 2012-04-24 2013-03-26 半導體元件及鰭式場效電晶體元件的形成方法 TWI548093B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/454,960 US9647066B2 (en) 2012-04-24 2012-04-24 Dummy FinFET structure and method of making same

Publications (2)

Publication Number Publication Date
TW201344915A TW201344915A (zh) 2013-11-01
TWI548093B true TWI548093B (zh) 2016-09-01

Family

ID=49379314

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102110600A TWI548093B (zh) 2012-04-24 2013-03-26 半導體元件及鰭式場效電晶體元件的形成方法

Country Status (4)

Country Link
US (1) US9647066B2 (zh)
KR (1) KR101496519B1 (zh)
CN (1) CN103378155B (zh)
TW (1) TWI548093B (zh)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576978B2 (en) * 2012-10-09 2017-02-21 Samsung Electronics Co., Ltd. Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
US9012287B2 (en) 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US9054020B2 (en) * 2012-11-28 2015-06-09 International Business Machines Corporation Double density semiconductor fins and method of fabrication
US9236126B2 (en) * 2013-06-17 2016-01-12 Seoul National University R&Db Foundation Simplified nonvolatile memory cell string and NAND flash memory array using the same
CN112447711B (zh) * 2013-06-18 2023-08-22 联华电子股份有限公司 半导体整合装置
US9123810B2 (en) 2013-06-18 2015-09-01 United Microelectronics Corp. Semiconductor integrated device including FinFET device and protecting structure
WO2015029280A1 (ja) * 2013-08-28 2015-03-05 パナソニック株式会社 半導体集積回路装置
CN105531813B (zh) * 2013-09-04 2018-10-12 株式会社索思未来 半导体装置
US9373719B2 (en) * 2013-09-16 2016-06-21 United Microelectronics Corp. Semiconductor device
US9406547B2 (en) 2013-12-24 2016-08-02 Intel Corporation Techniques for trench isolation using flowable dielectric materials
US9373706B2 (en) * 2014-01-24 2016-06-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices, including forming a semiconductor material on a fin, and related semiconductor devices
US20150214369A1 (en) * 2014-01-27 2015-07-30 Globalfoundries Inc. Methods of forming epitaxial semiconductor material on source/drain regions of a finfet semiconductor device and the resulting devices
US9379236B2 (en) * 2014-06-04 2016-06-28 Broadcom Corporation LDMOS device and structure for bulk FinFET technology
US9406682B2 (en) 2014-09-12 2016-08-02 International Business Machines Corporation Method and structure for preventing epi merging in embedded dynamic random access memory
KR102230450B1 (ko) * 2014-10-01 2021-03-23 삼성전자주식회사 반도체 장치의 설계 방법 및 설계 시스템
KR102150942B1 (ko) 2014-12-01 2020-09-03 삼성전자주식회사 핀펫을 구비하는 반도체 장치
US9397099B1 (en) 2015-01-29 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a plurality of fins and method for fabricating the same
US9537007B2 (en) 2015-04-07 2017-01-03 Qualcomm Incorporated FinFET with cut gate stressor
US9576796B2 (en) * 2015-05-15 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
KR102302073B1 (ko) 2015-07-28 2021-09-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9653466B2 (en) 2015-08-04 2017-05-16 Qualcomm Incorporated FinFET device and method of making the same
US9722050B2 (en) 2015-09-04 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US20170140992A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
KR102506430B1 (ko) 2015-11-27 2023-03-08 삼성전자주식회사 반도체 장치의 제조 방법
KR102318131B1 (ko) * 2015-12-03 2021-10-26 삼성전자주식회사 반도체 장치
KR102421730B1 (ko) 2016-04-05 2022-07-18 삼성전자주식회사 레이아웃 방법 및 반도체 소자
US9853131B1 (en) 2016-07-12 2017-12-26 International Business Machines Corporation Fabrication of an isolated dummy fin between active vertical fins with tight fin pitch
US10355110B2 (en) * 2016-08-02 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
US9679994B1 (en) * 2016-08-30 2017-06-13 Taiwan Semiconductor Manufacturing Company Limited High fin cut fabrication process
KR102631912B1 (ko) * 2016-12-15 2024-01-31 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법 및 반도체 장치
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
TW201904069A (zh) 2017-06-08 2019-01-16 力祥半導體股份有限公司 功率電晶體裝置
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
KR102405723B1 (ko) 2017-08-18 2022-06-07 어플라이드 머티어리얼스, 인코포레이티드 고압 및 고온 어닐링 챔버
US10153265B1 (en) * 2017-08-21 2018-12-11 United Microelectronics Corp. Dummy cell arrangement and method of arranging dummy cells
US11887860B2 (en) * 2017-09-18 2024-01-30 Intel Corporation Mid-processing removal of semiconductor fins during fabrication of integrated circuit structures
CN109599336B (zh) * 2017-09-30 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2019094481A1 (en) 2017-11-11 2019-05-16 Micromaterials Llc Gas delivery system for high pressure processing chamber
CN109786458B (zh) * 2017-11-13 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111432920A (zh) 2017-11-17 2020-07-17 应用材料公司 用于高压处理系统的冷凝器系统
KR20230006054A (ko) * 2017-11-30 2023-01-10 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝
US10361125B2 (en) 2017-12-19 2019-07-23 International Business Machines Corporation Methods and structures for forming uniform fins when using hardmask patterns
CN111902929A (zh) 2018-03-09 2020-11-06 应用材料公司 用于含金属材料的高压退火处理
US11404423B2 (en) * 2018-04-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Fin-based strap cell structure for improving memory performance
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10790183B2 (en) 2018-06-05 2020-09-29 Applied Materials, Inc. Selective oxidation for 3D device isolation
US11177256B2 (en) * 2018-06-28 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Odd-fin height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
US11094802B2 (en) * 2018-08-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and semiconductor device
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090209092A1 (en) * 2006-07-11 2009-08-20 Nxp B.V. Seimiconductor devices and methods of manufacture thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974729B2 (en) 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
US6756643B1 (en) 2003-06-12 2004-06-29 Advanced Micro Devices, Inc. Dual silicon layer for chemical mechanical polishing planarization
US7115947B2 (en) * 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
US7554139B2 (en) * 2004-04-30 2009-06-30 Panasonic Corporation Semiconductor manufacturing method and semiconductor device
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
DE102006027178A1 (de) * 2005-11-21 2007-07-05 Infineon Technologies Ag Multi-Fin-Bauelement-Anordnung und Verfahren zum Herstellen einer Multi-Fin-Bauelement-Anordnung
US8148052B2 (en) * 2006-11-14 2012-04-03 Nxp B.V. Double patterning for lithography to increase feature spatial density
US7692275B2 (en) * 2007-02-26 2010-04-06 International Business Machines Corporation Structure and method for device-specific fill for improved anneal uniformity
US7795669B2 (en) * 2007-05-30 2010-09-14 Infineon Technologies Ag Contact structure for FinFET device
US7888736B2 (en) * 2007-08-29 2011-02-15 International Business Machines Corporation MUGFET with optimized fill structures
JP5410666B2 (ja) * 2007-10-22 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2009130210A (ja) 2007-11-26 2009-06-11 Toshiba Corp 半導体装置
JP4591525B2 (ja) * 2008-03-12 2010-12-01 ソニー株式会社 半導体装置
US7915112B2 (en) * 2008-09-23 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stress film for mobility enhancement in FinFET device
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
JP5622512B2 (ja) 2010-10-06 2014-11-12 株式会社東芝 半導体装置の製造方法
US8445384B2 (en) * 2011-03-15 2013-05-21 International Business Machines Corporation High density six transistor FinFET SRAM cell layout

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090209092A1 (en) * 2006-07-11 2009-08-20 Nxp B.V. Seimiconductor devices and methods of manufacture thereof

Also Published As

Publication number Publication date
TW201344915A (zh) 2013-11-01
US20130277760A1 (en) 2013-10-24
KR101496519B1 (ko) 2015-02-26
CN103378155B (zh) 2016-05-25
US9647066B2 (en) 2017-05-09
KR20130119836A (ko) 2013-11-01
CN103378155A (zh) 2013-10-30

Similar Documents

Publication Publication Date Title
TWI548093B (zh) 半導體元件及鰭式場效電晶體元件的形成方法
KR101319719B1 (ko) Ｆｉｎ 프로파일 구조물 및 그 제조 방법
US10170375B2 (en) FinFET devices with unique fin shape and the fabrication thereof
TWI515904B (zh) 半導體裝置、鰭式場效電晶體裝置及其製造方法
TWI509736B (zh) 半導體結構及其形成方法
US10461085B2 (en) Semiconductor device including insulating element
US10658458B2 (en) Semiconductor structure and method of forming the same
US9006067B2 (en) Semiconductor device and method of fabricationg the same
US20110068405A1 (en) Fin field effect transistor
US8497198B2 (en) Semiconductor process
CN112530943A (zh) 半导体器件及其制造方法
TWI525823B (zh) 積體電路裝置及其製造方法
US9076870B2 (en) Method for forming fin-shaped structure
US6696348B1 (en) Wide neck shallow trench isolation region to prevent strain relaxation at shallow trench isolation region edges
US9620589B2 (en) Integrated circuits and methods of fabrication thereof
US10347629B2 (en) FinFET device
US10141429B2 (en) FinFET having isolation structure and method of forming the same
US20140038417A1 (en) Semiconductor structure and process thereof
CN106601684B (zh) 一种半导体器件及其制备方法、电子装置
TW201830575A (zh) 半導體元件及其製造方法
US20120299157A1 (en) Semiconductor process and fabricated structure thereof
JP2006148019A (ja) 半導体装置およびその製造方法