KR101319719B1 - Ｆｉｎ 프로파일 구조물 및 그 제조 방법 - Google Patents

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Abstract

FinFET 디바이스는 제2 반도체 핀에 횡측으로 인접해 있는 제1 반도체 핀을 포함할 수 있다. 제1 반도체 핀과 제2 반도체 핀은 결함과 변형을 최소화하기 위한 프로파일들을 가질 수 있다. 제1 반도체 핀은 상단 부분과 하단 부분을 포함한다. 제1 반도체 핀의 하단 부분은 제1 반도체 핀의 상단 부분에서보다 바닥에서 폭이 넓은 나팔형 프로파일을 가질 수 있다. 제2 반도체 핀은 상단 부분과 하단 부분을 포함한다. 제2 반도체 핀의 하단 부분은 제1 반도체 핀의 하단 부분보다 폭이 작지만 제2 반도체 핀의 상단 부분보다 폭이 넓은 나팔형 프로파일을 가질 수 있다.

Description

ＦＩＮ 프로파일 구조물 및 그 제조 방법{FIN PROFILE STRUCTURE AND METHOD OF MAKING SAME}
본 출원은 fin 프로파일 구조물 및 그 제조 방법에 관한 것이다.
트랜지스터는 오늘날의 집적 회로의 중요한 컴포넌트이다. 점점 빨라지는 속도의 요건을 충족시키기 위해, 트랜지스터의 구동 전류는 점점 커질 필요가 있다. 트랜지스터들의 구동 전류는 트랜지스터의 게이트 폭에 비례하기 때문에, 보다 큰 폭을 갖는 트랜지스터가 선호된다.
하지만, 게이트 폭 증가는 반도체 디바이스의 크기를 감소시키는 요건과 충돌한다. 따라서, 핀 전계 효과 트랜지스터(Fin field-effect transistor; FinFET)가 개발되었다.
FinFET의 도입은 보다 넓은 칩 면적을 차지하는 댓가 없이 구동 전류를 증가시키는 유리한 특징을 갖는다. 하지만, FinFET 트랜지스터의 작은 크기는 트랜지스터의 생산과 제조 과정에서 많은 문제들을 야기시킨다.
실시예에서 FinFET 디바이스는 반도체 기판 위의 제1 반도체 핀을 포함한다. 제1 반도체 핀은 제1 폭을 갖는 제1 상단 부분과, 제1 상단 부분 아래의 제1 하단 부분을 포함하며, 제1 하단 부분은 제2 폭을 가지며, 제2 폭은 제1 폭보다 크다. FinFET 디바이스는 반도체 기판 위의 제2 반도체 핀을 더 포함하며, 제2 반도체 핀은 제1 반도체 핀에 횡측으로 인접해 있다. 제2 반도체 핀은 제3 폭을 갖는 제2 상단 부분과, 제2 상단 부분 아래의 제2 하단 부분을 포함하며, 제2 하단 부분은 제4 폭을 가지며, 제4 폭은 제3 폭보다 크고, 제4 폭은 제2 폭보다 작다.
또 다른 실시예는 반도체 기판 위의 제1 반도체 핀을 포함하는 FinFET 디바이스이며, 제1 반도체 핀은 제1 내측면과 제1 외측면을 갖는 제1 상단 섹션과, 제2 내측면과 제2 외측면을 갖는 제1 하단 섹션을 포함하며, 제1 내측면과 제1 외측면은 제1 폭만큼 분리되어 있고, 제1 내측면과 제1 외측면은 반도체 기판의 윗면에 대해 직각을 이루며; 제2 내측면은 제1 기울기를 갖고, 제2 외측면은 제2 기울기를 가지며, 제1 기울기는 제2 기울기보다 크고, 제2 내측면과 제2 외측면은 제1 하단 섹션의 최상단 영역에서 제2 폭만큼 분리되어 있으며, 제2 내측면과 제2 외측면은 제1 하단 섹션의 바닥 영역에서 제3 폭만큼 분리되어 있으며, 제3 폭은 제2 폭보다 크고, 제3 폭은 제1 폭보다 크다. FinFET 디바이스는 반도체 기판 위의 제2 반도체 핀을 더 포함하며, 제2 반도체 핀은 제3 내측면과 제3 외측면을 갖는 제2 상단 섹션과, 제4 내측면과 제4 외측면을 갖는 제2 하단 섹션을 포함하며, 제3 외측면은 제1 내측면에 가장 가까이 있는 측면이고, 제3 내측면과 제3 외측면은 제4 폭만큼 분리되어 있고, 제3 내측면과 제3 외측면은 반도체 기판의 윗면에 대해 직각을 이루며; 제4 내측면은 제3 기울기를 갖고, 제4 외측면은 제3 기울기를 가지며, 제4 내측면과 제4 외측면은 제2 하단 섹션의 최상단 영역에서 제5 폭만큼 분리되어 있으며, 제4 내측면과 제4 외측면은 제2 하단 섹션의 바닥 영역에서 제6 폭만큼 분리되어 있으며, 제6 폭은 제5 폭보다 크고, 제6 폭은 제4 폭보다 크며, 제6 폭은 제3 폭보다 작다. FinFET 디바이스는, 제1 반도체 핀의 제1 내측면, 제1 윗면, 및 제1 외측면 위의 게이트 유전체로서, 상기 게이트 유전체는 제2 반도체 핀의 제3 내측면, 제2 윗면, 및 제3 외측면 위에 있는 것인, 상기 게이트 유전체와, 게이트 유전체 위의 게이트 전극을 더 포함한다.
추가적인 실시예는 FinFET 디바이스를 형성하기 위한 방법이다. 방법은, 반도체 기판 위의 복수의 반도체 핀들을 형성하는 단계로서, 상기 형성 단계는 제1 반도체 핀의 제1 상단 부분을 패턴화하는 단계를 포함한 것인, 상기 형성 단계; 제1 상단 부분을 패턴화하는 것과 동시에, 제2 반도체 핀의 제2 상단 부분을 패턴화하는 단계; 제1 반도체 핀의 제1 하단 부분을 형성하는 단계를 포함하며, 제1 하단 부분은 제1 상단 부분 아래에 있으며, 제1 하단 부분은 제1 최상단 섹션과 제1 바닥 섹션을 가지며, 제1 최상단 섹션은 제1 폭을 갖고 제1 바닥 섹션은 제2 폭을 가지며, 제2 폭은 제1 폭보다 크다. 방법은 제1 하단 부분을 형성하는 것과 동시에, 제2 반도체 핀의 제2 하단 부분을 형성하는 단계를 포함하며, 제2 하단 부분은 제2 상단 부분 아래에 있으며, 제2 하단 부분은 제2 최상단 섹션과 제2 바닥 섹션을 가지며, 제2 최상단 섹션은 제3 폭을 갖고 제2 바닥 섹션은 제4 폭을 가지며, 제4 폭은 제3 폭보다 크고, 제4 폭은 제2 폭보다 작다.
반도체 핀은 결함과 변형을 최소화하기 위한 프로파일들을 가질 수 있다.
본 실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1a 내지 도 9b는 실시예에 따른 FinFET 디바이스의 제조에 있어서의 다양한 스테이지들을 사시도 및 단면도로 각각 도시한다.
도 10은 FinFET 디바이스 구조물의 제2 예시적인 실시예를 단면도로 도시한다.
도 11은 FinFET 디바이스 구조물의 제3 예시적인 실시예를 단면도로 도시한다.
도 12는 FinFET 디바이스 구조물의 제4 예시적인 실시예를 단면도로 도시한다.
도 13은 FinFET 디바이스 구조물의 제5 예시적인 실시예를 단면도로 도시한다.
도 14는 FinFET 디바이스 구조물의 제6 예시적인 실시예를 단면도로 도시한다.
도 15는 FinFET 디바이스 구조물의 제7 예시적인 실시예를 단면도로 도시한다.
도 16은 FinFET 디바이스 구조물의 제8 예시적인 실시예를 단면도로 도시한다.
핀 디바이스의 형성에서의 다양한 단계들을 도 1a 내지 도 9b를 참조하여 설명할 것이다. 이제부터, 첨부된 도면들에서 도시된 실시예들을 자세하게 언급할 것이다. 가능하다면, 동일하거나 유사한 부분들을 가리키기 위해 도면들과 설명에 걸쳐서 동일한 참조 번호들을 이용한다. 도면들에서, 형상과 두께는 명확성과 편의성을 위해 과장될 수 있다. 이 설명은 특히 본 발명개시에 따른 방법 및 장치의 일부를 형성하는 엘리먼트들, 또는 이와 보다 직접적으로 협동하는 엘리먼트들에 관련될 것이다. 구체적으로 도시되거나 설명되지 않은 엘리먼트들은 본 발명분야의 당업자에게 잘 알려진 다양한 형태들을 취할 수 있다는 것을 이해해야 한다. 본 발명개시를 파악한 후에는 많은 대안구성들 및 변형예들이 본 발명분야의 당업자에게 자명해질 것이다.
본 명세서에 걸쳐서 "하나의 실시예" 또는 "일 실시예"에 대한 언급은 해당 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서에서 다양한 위치들에 걸친 어구들 "하나의 실시예에서" 또는 "실시예에서"의 출현들은 모두 반드시 동일한 실시예를 언급하는 것은 아니다. 더 나아가, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다. 아래의 도면들은 실척도로 작도된 것은 아니며; 오히려, 이 도면들은 단지 예시용이라는 것을 이해해야 한다.
이제 도 1a를 참조하면, 프로세싱의 중간점에서의 FinFET 디바이스(1)의 사시도가 도시된다. 도 1b는 도 1a의 a-a 라인을 따라 절단하여 바라본 FinFET 디바이스의 단면도를 도시한다. FinFET 디바이스(1)는 반도체 기판(4)상에 있는 하드 마스크층(6)상의 감광성 물질층(2)을 포함한다. 반도체 기판(4)은 실리콘, SiGe 등일 수 있거나, 또는 이들의 조합일 수 있다. 반도체 기판(4)은 도핑 또는 비도핑된 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 이용될 수 있는 다른 기판들은 다층화된 기판, 구배 기판, 또는 하이브리드 배향 기판을 포함한다.
반도체 기판(4)은 능동 디바이스와 수동 디바이스(이것들은 명료성을 위해 도 1a 또는 도 1b에서는 도시되지 않는다)를 포함할 수 있다. 본 발명분야의 당업자는 FinFET 디바이스(1) 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터, 캐패시터, 저항기, 이들의 조합 등과 같은 폭넓게 다양한 능동 및 수동 디바이스들이 이용될 수 있다는 것을 알 것이다. 능동 및 수동 디바이스들은 임의의 적절한 방법들을 이용하여 형성될 수 있다.
반도체 기판(4)은 또한 금속층들(이것들은 명료성을 위해 도 1a 또는 도 1b에서는 도시되지 않는다)을 포함할 수 있다. 금속층들은 능동 및 수동 디바이스들 위에 형성될 수 있으며, 이것들은 기능적 회로를 형성하기 위해 다양한 능동 디바이스들을 접속시키도록 설계될 수 있다. 금속층들(미도시)은 유전체 물질(예컨대, 로우 k 유전체 물질)과 도전성 물질(예컨대, 구리)의 교호 층들로 형성될 수 있고, 이것은 (증착, 다마신, 듀얼 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 금속층과 유전체층은 능동 및 수동 디바이스들을 FinFET 디바이스(1)에 전기적으로 결합시키기 위한 금속 배선들 및 비아들(미도시)을 포함할 수 있다. 도면들에서는 오직 반도체 기판(4)의 일부분만이 도시되는데, 이것은 예시적인 실시예들을 완전히 설명하는데 충분할 것이다.
하드 마스크층(6)은 반도체 기판(4)의 최상단 상에 형성된다. 하드 마스크층(6)은 반도체 기판(4)의 윗면과 같은, 기저 구조물들이 에칭 공정 동안에 제거되지 않도록 하기 위한 보호층이다. 실시예에서, 하드 마스크층(6)은 단일 실리콘 질화물층을 포함할 수 있다. 또 다른 실시예에서, 하드 마스크층(6)은 실리콘 산화물층과 같은 산화물층, 및 실리콘 질화물(Si3N4)층과 같은 기저 질화물층을 포함한다. 산화물층은 산화물, H2O, NO, 또는 이들의 조합을 포함한 분위기에서 습식 또는 건식 열산화(thermal oxidation)와 같은, 임의의 산화 공정에 의해 형성될 수 있거나, 또는 CVD 기술들에 의해 형성될 수 있다. 본 발명분야의 당업자는 다른 마스크 물질들 및/또는 구조물들이 하드 마스크층(6)을 형성하기 위해 이용될 수 있다는 것을 알 것이다. 예를 들어, 다른 물질들, 단일층, 삼중 이상의 층들 등이 이용될 수 있다.
감광성 물질층(2)은 하드 마스크층(6)의 최상단 상에 형성된다. 감광성 물질층(2)은 폴리벤조옥사졸(polybenzoxazole; PBO), SU-8 감광성 에폭시, 막형 폴리머 물질들 등을 포함할 수 있다.
도 2a 및 도 2b에서, 감광성 물질층(2)이 패턴화되어 하드 마스크층(6)의 최상단 상의 감광성 물질층(2)에서 복수의 개구들을 형성한다. 감광성 물질층(2)의 선택적인 영역들은 빛에 노출될 수 있다. 감광성 영역들은 빛에 노출되면 그 결과로서 그 물리적 특성들이 변경된다. 실시예에 따르면, 노출된 영역들의 물리적 특성들의 변경은 현상 용액이 감광성 물질층(2)에 도포될 때에 노출된 영역들이 에칭되어 제거되도록 할 것이다. 그 결과로서, 감광성 물질층(2)이 도 2a와 도 2b에서 도시된 바와 같이 패턴화된다.
도 3a 및 도 3b는 감광성 물질층(2)의 패턴이 하드 마스크층(6)에 전사된 것을 도시한다. 패턴은, 이방성 플라즈마 에칭 공정과 같은, 에칭 공정을 이용하여 감광성 물질층(2)으로부터 하드 마스크층(6)으로 전사될 수 있다. 본 발명분야의 당업자는 하드 마스크층(6)을 에칭하기에 충분한 수많은 공정들을 알 것이며; 이에 따라 에칭 공정의 상세한 설명은 여기서 논의하지 않는다. 이러한 패턴 전사 공정 동안에, 패턴화된 감광성 물질층(2)은 도 3a와 도 3b에 의해 나타난 바와 같이 완전히 소모될 수 있다. 몇몇 실시예들에서, 패턴화된 감광성 물질층(2)은 완전히 소모되지 않으며, 이 대신에 패턴화된 감광성 물질층(2)의 나머지 부분들은 예컨대 산소 플라즈마 또는 애싱(ashing) 공정을 이용하여 제거될 수 있다. 본 발명분야의 당업자는, 패턴을 감광성 물질층(2)으로부터 하드 마스크층(6)으로 전사시키는 단계는 건너뛰어서 핀(8)의 상단 부분(81)을 에칭하는 다음 단계와 동시적으로 수행될 수 있다는 것을 알 것이다.
도 4a와 도 4b에서, 반도체 기판(4)의 노출된 영역들이 에칭되어 핀(8)의 상단 부분(81)이 형성된다. 실시예에서, 이방성 플라즈마 건식 에칭 공정이 플라즈마 에칭 쳄버에서 수행된다. 에천트 가스는 SF6, CF4, NF3 등을 포함할 수 있거나, 또는 이들의 조합을 포함할 수 있다. 에칭 공정은 시간 제어된 공정일 수 있고, 상단 부분들(81)이 약 5 nm 내지 약 50 nm의 미리결정된 높이 h1와 약 5 nm 내지 약 40 nm의 폭 w1에 도달할 때 까지 이 에칭 공정은 계속된다. 또한, 핀(8)은 단일 핀(8)의 폭 w1, 및 단일 핀(8)과 인접 핀(8)사이의 간격을 포함한 핀 피치 p(도 4b 참조)를 갖는다. 실시예에서, 핀 피치 p는 약 30 nm 내지 약 70 nm 일 수 있다. 추가적인 실시예 및/또는 대안적인 실시예에서, 이방성 반응 이온 에칭(reactive ion etch; RIE)이 상단 부분들(81)에 대해 이용될 수 있지만, 다른 적절한 건식 에칭 공정들은 배제되는 것은 아니다.
도 5a와 도 5b는 핀(8)의 하단 부분(82)의 형성을 도시한다. 하단 부분(82)의 나팔형(flared) 프로파일을 형성하기 위해 반도체 기판(4)의 노출된 영역들에 제2 에칭 공정이 적용된다. 실시예에서, 에칭 공정은 상단 부분(81)에 대한 에칭 공정과 동일한 플라즈마 에칭 챔버에서 수행된 이방성 플라즈마 건식 에칭 공정이다. 에천트 가스는 HBr, Cl2, O2, N2 등을 포함할 수 있거나, 또는 이들의 조합을 포함할 수 있다. 결과적인 구조물은 반도체 기판(4)에서 형성된 복수의 핀(8)들을 포함한다. 복수의 핀(8)들의 각각의 핀들은 측벽을 가지며, 이 측벽의 상단 부분은 반도체 기판(4)의 윗면에 대해 실질적으로 직각을 이루며, 이 측벽의 하단 부분은 반도체 기판(4)의 윗면에 대해 직각을 이루지 않는다. 이 특정한 실시예에서, 측벽의 하단 부분(82)은 몇몇의 다른 실시예들(아래에서 논의됨)과는 달리 실질적으로 일정한 기울기를 갖는다. 더 나아가, 최외각 핀(8)의 하단 부분(82)의 외측벽들은 최외각 핀(8)의 하단 부분(82)의 내측벽의 기울기보다 작은 기울기를 갖는다. 에칭 공정은 시간 제어된 공정일 수 있고, 하단 부분(82)이 약 90 nm 내지 약 250 nm의 미리결정된 높이 h2에 도달할 때 까지 이 에칭 공정은 계속된다. 외부 핀(8)들의 하단 부분들(82)은 약 11 nm 내지 약 80 nm의 폭 w2을 갖도록 형성될 수 있는 반면에, 내부 핀들은 약 10 nm 내지 50 nm의 폭 w3를 가질 수 있다. 예시적인 실시예들에서, 폭 w2는 폭 w1과 폭 w3보다 클 수 있고, 폭 w3는 폭 w1보다 클 수 있다. 예를 들어, 실시예에서, 폭 w1은 15 nm일 수 있고, 폭 w2는 60 nm일 수 있으며, 폭 w3는 40 nm일 수 있다. 몇몇 실시예들에서, 하단 부분들(82)사이에서, 높이 h2보다 작은, 약 40 nm 내지 200 nm의 높이 h3까지 트렌치들이 에칭될 수 있다. 이러한 실시예들에서, 하단 부분들(82)의 폭 w2와 폭 w3는 반도체 기판(4)의 윗면보다는 하단 부분들(82)사이의 바닥 트렌치로부터 측정될 수 있다. 본 발명분야의 당업자는 다른 에칭 공정들과 에천트 가스들이 핀(8)의 나팔형 프로파일을 형성하는데 이용될 수 있다는 것을 알 것이다.
위에서 설명한 실시예들에서 핀(8)의 하단 부분들(82)을 형성할 때에, 하단 부분(82)의 특정한 프로파일을 형성하도록 공정은 제어된다. 도 5a 및 도 5b의 실시예들에서는 나팔형 프로파일이 형성된다. 나팔형 프로파일은 FinFET 디바이스(1)의 핀(8)들 사이와 그 주변의 유전체 물질의 증착에 의해 야기된 핀(8)들의 변형과 결함들을 최소화시켜주는데 도움을 줄 수 있다. 도 5a와 도 5b에서의 실시예에서, 하단 부분(82)의 나팔형 프로파일은 내측벽과 외측벽 모두에서 실질적으로 일정한 기울기를 갖는다. 대안적인 실시예들(아래에서 논의됨)에서, 하단의 외측벽은 일정한 기울기를 갖지 않을 수 있다.
핀(8)들은 형성될 FinFET 디바이스(1)에 대한 핀 구조물로서 역할을 한다. FinFET 디바이스(1)는 단일 핀(8)에서부터 FinFET 디바이스(1)를 위해 필요한 만큼의 많은 수의 핀(8)들까지 포함할 수 있다. 도 1a 내지 도 9b는 비제한적인 예시적 실시예로서 세 개의 핀(8)들을 갖는 FinFET 디바이스(1)의 형성을 도시한다.
이제 도 6a와 도 6b를 참조하면, 유전체층(10)이 FinFET 디바이스(1)상에서 블랭킷 증착(blanket deposite)된다. 유전체층(10)은 실리콘 산화물, 실리콘 질화물, 탄소도핑된 산화물과 같은 로우 k(low-k) 유전체, 탄소도핑된 다공성 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체, 폴리이미드와 같은 폴리머, 이들의 조합 등과 같은 하나 이상의 적절한 유전체 물질들로 이루어질 수 있다. 유전체층(10)은 화학적 기상 증착(chemical vapor deposition; CVD), 스핀 온 글래스 공정과 같은 공정을 통해 증착될 수 있지만, 임의의 수용가능한 공정이 이용될 수 있다.
도 7a와 도 7b는 제조 공정에서 다음 단계를 도시하며, 유전체층(10)은 핀(8)들의 최상단 레벨까지 시닝(thin)된다. 유전체층(10)은 다양한 방법들로 시닝 백(thin back)될 수 있다. 일 실시예에서, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)이 이용되어 유전체층(10)은 반응을 일으키고, 그런 후에 연마재를 이용하여 연마되어 제거된다. 이 공정은 하드 마스크층(6)의 최상단들에 이르기까지 유전체층(10)을 제거시킬 수 있다. 하드 마스크층(6)은 핀(8)들의 최상단들이 노출될 때 까지 인산(H3PO4)으로 제거될 수 있다. 대안적으로, 또 다른 실시예에서, 유전체층(10)은 에칭 공정에 의해 핀(8)들의 최상단까지 시닝 백(thin back)될 수 있다.
도 8a와 도 8b는 핀(8)들의 최상단 아래의 유전체층(10)을 시닝하는 다음 단계를 도시한다. 일 실시예에서, 유전체층(10)은 적절한 시간 동안의 희석 플루오린화수소산(diluted hydrofluoric acid; DHF) 처리 또는 기상 플루오린화수소산(vapor hydrofluoric acid; VHF) 처리에 의해 시닝될 수 있다. 또 다른 실시예에서, 선행하는 CMP 공정 단계는 건너뛸 수 있고 유전체층(10)은 상술한 DHF 처리 또는 VHF 처리에 의해 핀(8)들을 제거하지 않고서 선택적으로 시닝 백될 수 있다.
도 9a와 도 9b는 핀(8) 위의 게이트 구조물(12)의 형성을 도시한다. 게이트 구조물(12)은 게이트 유전체 층(미도시), 게이트 전극(미도시), 및 게이트 스페이서들(미도시)을 포함할 수 있다. 게이트 유전체층은 열 산화, CVD, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 본 발명분야에서 이용되는 공지된 임의의 다른 방법들에 의해 형성될 수 있다. 다른 실시예들에서, 게이트 유전체층은 예컨대 3.9보다 큰 고유전상수(k 값)를 갖는 유전체 물질을 포함한다. 이러한 물질들에는 HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx 등과 같은 금속 산화물, 산화질화물, 실리콘 질화물, 및 이들의 조합 및 이들의 다중층들이 포함될 수 있다.
게이트 전극 층(미도시)은 게이트 유전체 층 위에 형성될 수 있다. 게이트 전극 층은 도전성 물질을 포함할 수 있으며, 이것은 다결정 실리콘(폴리-Si), 다결정 실리콘 게르마늄(폴리-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함한 그룹으로부터 선택될 수 있다. 게이트 전극 층은 CVD, 스퍼터 증착, 또는 도전성 물질들을 증착시키기 위해 본 발명분야에서 이용되는 공지된 임의의 다른 기술들에 의해 증착될 수 있다. 게이트 전극 층의 윗면은 보통 비평면형 윗면을 가지며, 게이트 전극 층 또는 게이트 에칭의 패턴화 이전에 평탄화될 수 있다. 이 때에 게이트 전극 층 내로 이온이 삽입되거나 또는 삽입되지 않을 수 있다. 이온은 예컨대 이온 주입 기술들에 의해 삽입될 수 있다. 게이트 구조물(12)을 형성하기 위해 게이트 전극층과 게이트 유전체층이 패턴화될 수 있다. 게이트 패턴화 공정은 게이트 전극층 위에 실리콘 산화물 또는 포토레지스트와 같은 마스크 물질(미도시)을 증착시킴으로써 달성될 수 있다. 그런 후 마스크 물질은 패턴화되고 게이트 전극층은 패턴에 따라 에칭된다.
게이트 구조물(12)의 형성 이후, 소스 영역들(14)과 드레인 영역들(16)이 핀(8)들 상에서 형성될 수 있다. 적절한 도펀트들을 주입하여 핀(8)들에서의 도펀트들을 보완하기 위해 주입 공정을 수행함으로써 소스 영역들(14)과 드레인 영역들(16)이 도핑될 수 있다. 또 다른 실시예에서, 소스 영역들(14)과 드레인 영역들(16)은 핀(8)들에서 리세스들(미도시)을 형성하고 이 리세스들에서 물질들을 에피택셜방식으로 성장시킴으로써 형성될 수 있다. 소스 영역들(14)과 드레인 영역들(16)은 위에서 논의된 주입 방법을 통해서, 또는 물질이 성장될 때 인 시츄 도핑(in-situ doping)에 의해 도핑될 수 있다. 실시예에서, FinFET 디바이스(1)의 소스 영역을 형성하도록 연속적 금속층이 핀(8)들의 세 개의 소스 영역들(14) 위에 놓여질 수 있다. 더 나아가, FinFET 디바이스(1)의 드레인 영역을 형성하도록 연속적 금속층이 세 개의 드레인 영역들(16) 위에 놓여질 수 있다.
게이트 스페이서들이 게이트 구조물(12)의 양측면에 형성될 수 있다. 게이트 스페이서들(미도시)은 일반적으로 이전에 형성된 구조물 상에 스페이서 층(미도시)을 블랭킷 증착(blanket depositing)시킴으로써 형성된다. 스페이서 층은 SiN, 산화질화물, SiC, SiON, 산화물 등을 포함할 수 있으며, 스페이서 층은 이러한 층을 형성하기 위해 이용된 방법들, 예컨대 화학적 기상 증착(CVD), 플라즈마 인핸스드 CVD, 스퍼터, 및 본 발명분야에서 공지된 다른 방법들에 의해 형성될 수 있다. 그런 후 구조물의 수평면들로부터 스페이서 층을 제거하기 위해 게이트 스페이서들은 바람직하게는 이방성 에칭에 의해 패턴화된다.
도 10 내지 도 16은 FinFET 디바이스(1)의 추가적인 실시예들을 도시한다. 이러한 실시예들에서, 폭 w1, 폭 w2, 및 폭 w3와, 높이 h1, 높이 h2, 및 높이 h3(도 4a와 도 5b 참조), 및 각자의 관계성들이 적용가능하다. 이러한 폭들과 높이들은 명료성을 위해 도 10, 도 11, 및 도 14에서는 도시되지 않는다.
도 10은 최외각 핀(8)들의 하단 부분들(82)의 외측벽이 일정하지 않는 기울기를 갖도록 형성되는 제2 실시예를 도시한다. 이 실시예에서, 외측벽의 기울기는 하단 부분(82)의 최상단에서 보다 크며, 하단 부분(82)의 바닥쪽으로 갈수록 점차적으로 감소한다. 도 5a와 도 5b에서의 실시예와 마찬가지로, 최외각 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w2를 참조한다)은 상단 부분(81)의 폭(도 5b에서의 폭 w1을 참조한다)과 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w3을 참조한다)보다 크다. 게다가, 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w3를 참조한다)은 상단 부분(81)의 폭(도 5b에서의 폭 w1을 참조한다)보다 클 수 있다.
도 10에서의 실시예는 도 1a 내지 도 4b에서 도시된 바와 같은 형성을 시작할 수 있다. 핀(8)들의 상단 부분들(81)의 형성 이후, 에칭 공정에 의해 하단 부분들(82)의 곡선형 프로파일이 형성될 수 있다. 실시예에서, 에칭 공정은 상단 부분(81)에 대한 에칭 공정과 동일한 플라즈마 에칭 챔버에서 수행된 플라즈마 건식 에칭 공정이다. 하단 부분들(82)의 곡선형 프로파일을 형성하기 위해, 에칭 공정은 에칭 공정 동안의 에칭 공정의 공정 파라미터들을 가변시키는 것을 포함할 수 있다. 시변(time variable) 공정 파라미터들은 에천트 가스 대 패시베이션 가스의 가스 흐름비율, 플라즈마 소스 전력, 기판 바이어스 전압, 바닥판 온도 등을 포함할 수 있다. 에천트 가스는 HBr, Cl2, 또는 이들의 조합 등을 포함할 수 있다. 패시베이션 가스는 N2, O2, 또는 이들의 조합 등을 포함할 수 있다. 예시적인 실시예에서, 에천트 가스 대 패시베이션 가스의 가스 흐름비율은 약 10:1 내지 100:1 에서 시작하여 에칭 공정 동안에 약 3:1 내지 5:1로 감소될 수 있다. 플라즈마 소스 전력은 약 800 Watt 내지 1000 Watt 에서 시작하여 약 200 Watt 내지 400 Watt 로 감소될 수 있다. 기판 바이어스 전압은 약 150 볼트 내지 300 볼트에서 시작하여 약 50 볼트 내지 100 볼트로 감소될 수 있다. 바닥판 온도는 약 50 ℃ 내지 60 ℃ 에서 시작하여 약 10 ℃ 내지 20 ℃ 로 감소될 수 있다. 예를 들어, 특정한 실시예에서, 에칭 공정은 45:1의 HBr 대 O2의 가스 흐름비율로 시작해서 3:1의 HBr 대 O2의 가스 흐름비율로 종결될 수 있다. 에칭 공정은 800 Watt 의 플라즈마 소스 전력으로 시작하여 300 Watt 의 플라즈마 소스 전력으로 종결될 수 있다. 에칭 공정은 300 볼트의 기판 바이어스 전압으로 시작하여 100 볼트의 기판 바이어스 전압으로 종결될 수 있다. 에칭 공정은 60 ℃의 바닥판 온도로 시작하여 20 ℃의 바닥판 온도로 종결될 수 있다.
도 11은 최외각 핀(8)들의 하단 부분들(82)의 외측벽이 일정하지 않는 기울기를 갖도록 형성되는 제3 실시예를 도시한다. 이 실시예에서, 외측벽의 기울기는 하단 부분(82)의 최상단에서 보다 작으며, 하단 부분(82)의 바닥쪽으로 갈수록 점차적으로 증가한다. 도 5a와 도 5b에서의 실시예와 마찬가지로, 최외각 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w2를 참조한다)은 상단 부분(81)의 폭(도 5b에서의 폭 w1을 참조한다)과 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w3을 참조한다)보다 크다. 게다가, 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w3를 참조한다)은 상단 부분(81)의 폭(도 5b에서의 폭 w1을 참조한다)보다 클 수 있다.
도 11에서의 실시예는 도 1a 내지 도 4b에서 도시된 바와 같은 형성을 시작할 수 있다. 핀(8)들의 상단 부분들(81)의 형성 이후, 에칭 공정에 의해 하단 부분들(82)의 곡선형 프로파일이 형성될 수 있다. 실시예에서, 에칭 공정은 상단 부분(81)에 대한 에칭 공정과 동일한 플라즈마 에칭 챔버에서 수행된 플라즈마 건식 에칭 공정이다. 하단 부분들(82)의 곡선형 프로파일을 형성하기 위해, 에칭 공정은 에칭 공정 동안의 에칭 공정의 공정 파라미터들을 가변시키는 것을 포함할 수 있다. 시변(time variable) 공정 파라미터들은 에천트 가스 대 패시베이션 가스의 가스 흐름비율, 플라즈마 소스 전력, 기판 바이어스 전압, 바닥판 온도 등을 포함할 수 있다. 에천트 가스는 HBr, Cl2, 또는 이들의 조합 등을 포함할 수 있다. 패시베이션 가스는 N2, O2, 또는 이들의 조합 등을 포함할 수 있다. 예시적인 실시예에서, 에천트 가스 대 패시베이션 가스의 가스 흐름비율은 약 3:1 내지 5:1에서부터 시작하여 에칭 공정 동안에 약 10:1 내지 100:1로 증가될 수 있다. 플라즈마 소스 전력은 약 200 Watt 내지 400 Watt 에서부터 시작하여 약 800 Watt 내지 1000 Watt 로 증가될 수 있다. 기판 바이어스 전압은 약 50 볼트 내지 150 볼트 에서부터 시작하여 약 150 볼트 내지 300 볼트로 증가될 수 있다. 바닥판 온도는 약 10 ℃ 내지 20 ℃ 에서부터 시작하여 약 50 ℃ 내지 60 ℃ 로 증가될 수 있다. 예를 들어, 특정한 실시예에서, 에칭 공정은 3:1의 HBr 대 O2의 가스 흐름비율로 시작해서 45:1의 HBr 대 O2의 가스 흐름비율로 종결될 수 있다. 에칭 공정은 300 Watt 의 플라즈마 소스 전력으로 시작하여 800 Watt 의 플라즈마 소스 전력으로 종결될 수 있다. 에칭 공정은 100 볼트의 기판 바이어스 전압으로 시작하여 300 볼트의 기판 바이어스 전압으로 종결될 수 있다. 에칭 공정은 20 ℃의 바닥판 온도로 시작하여 60 ℃의 바닥판 온도로 종결될 수 있다.
본 발명분야의 당업자는 도 10과 도 11의 곡선형 프로파일들을 형성하기 위해 다른 에칭 공정 파라미터들이 시변 공정 파라미터들에 포함될 수 있다는 것을 알 것이다. 예를 들어, 시변 공정 파라미터들은 공정 압력 또는 공정 온도를 더 포함할 수 있다.
도 12는 최외각 핀(8)들의 상단 부분(81)이 내부 핀(8)들의 상단 부분(81)보다 넓으며, 최외각 핀(8)들의 외측벽이 반도체 기판(4)의 윗면에 대해 실질적으로 직각인 프로파일을 갖도록 형성되는 제4 실시예를 도시한다. 이 실시예에서, 최외각 핀(8)의 상단 부분(81)은 폭 w1보다 큰 폭 w4(도 12 참조)를 가질 수 있다. 폭 w4는 약 6 nm 내지 약 40 nm 일 수 있다. 도 5a와 도 5b에서의 실시예와 마찬가지로, 최외각 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 12에서의 폭 w2를 참조한다)은 내부 핀(8)의 상단 부분(81)의 폭(도 12에서의 폭 w1을 참조한다), 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 12에서의 폭 w3을 참조한다), 및 폭 w4보다 클 수 있다. 게다가, 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 12에서의 폭 w3를 참조한다)은 내부 핀(8)의 상단 부분(81)의 폭(도 12에서의 폭 w1을 참조한다)보다 클 수 있다.
도 12에서의 실시예는 도 1a 내지 도 4b에서 도시된 바와 같은 형성을 시작할 수 있다. 하지만, 감광성 물질층(2)(도 2a와 도 2b를 참조한다)의 패턴화는 이 도면들로부터 변할 수 있는데 그 이유는 최외각 핀들에 대한 패턴의 폭이 내부 핀들에 대한 패턴의 폭보다 클 수 있기 때문이다. 이에 따라, 패턴이 하드 마스크층(6)(도 3a와 도 3b를 참조한다)으로 전사될 때, 하드 마스크층(6)의 외측 부분들은 내측 부분들보다 넓을 수 있다. 핀(8)들의 상단 부분들(81)의 형성(도 4a와 도 4b를 참조한다) 이후, 에칭 공정에 의해 하단 부분들(82)이 형성될 수 있다. 실시예에서, 에칭 공정은 상단 부분(81)에 대한 에칭 공정과 동일한 플라즈마 에칭 챔버에서 수행된 이방성 플라즈마 건식 에칭 공정이다. 에천트 가스는 CF4, SF6, NF3, CH3F, CH2F2, CHF3 등을 포함할 수 있거나, 또는 이들의 조합을 포함할 수 있다. 이 특정한 실시예에서, 최외각 핀(8)들의 외측벽은 실질적으로 일직선이며, 반도체 기판(4)의 윗면에 대해 실질적으로 직각을 이룬다.
도 13은 최외각 핀(8)들의 상단 부분(81)이 내부 핀(8)들의 상단 부분(81)보다 넓으며, 최외각 핀(8)들의 하단 부분(82)의 외측벽이 반도체 기판(4)의 윗면에 대해 실질적으로 직각을 이루지 않는 나팔형 프로파일을 갖도록 형성되는 제5 실시예를 도시한다. 도 12에서의 실시예와 마찬가지로, 최외각 핀(8)의 상단 부분(81)은 폭 w1보다 큰 폭 w4(도 12와 도 13을 참조한다)를 가질 수 있다. 도 5a와 도 5b에서의 실시예와 마찬가지로, 최외각 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 13에서의 폭 w2를 참조한다)은 내부 핀(8)의 상단 부분(81)의 폭(도 13에서의 폭 w1을 참조한다), 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 13에서의 폭 w3을 참조한다), 및 폭 w4보다 클 수 있다. 게다가, 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 13에서의 폭 w3를 참조한다)은 내부 핀(8)의 상단 부분(81)의 폭(도 13에서의 폭 w1을 참조한다)보다 클 수 있다.
도 13에서의 실시예는 최외각 핀(8)들이 내부 핀(8)들보다 넓은 상단 부분(81)을 갖는 도 12에서의 실시예와 유사한 형성을 시작할 수 있다. 핀(8)들의 상단 부분들(81)의 형성(도 4a와 도 4b를 참조한다) 이후, 에칭 공정에 의해 하단 부분들(82)이 형성될 수 있다. 실시예에서, 에칭 공정은 상단 부분(81)에 대한 에칭 공정과 동일한 플라즈마 에칭 챔버에서 수행된 이방성 플라즈마 건식 에칭 공정이다. 에천트 가스는 HBr, Cl2, O2, N2 등을 포함할 수 있거나, 또는 이들의 조합을 포함할 수 있다. 이 특정한 실시예에서, 최외각 핀(8)들의 하단 부분(82)의 외측벽은 실질적으로 일정한 기울기를 갖되 반도체 기판(4)의 윗면에 대해 직각을 이루지 않는다.
도 14는 최외각 핀(8)의 하단 부분(82)이 반도체 기판(4)의 윗면에 대해 실질적으로 평행한 윗면을 가지며, 최외각 핀의 하단 부분(82)의 외측벽이 일직선이며 반도체 기판(4)의 윗면에 대해 실질적으로 직각인 제6 실시예를 도시한다. 도 5a와 도 5b에서의 실시예와 마찬가지로, 최외각 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w2를 참조한다)은 상단 부분(81)의 폭(도 5b에서의 폭 w1을 참조한다)과 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w3을 참조한다)보다 클 수 있다. 게다가, 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w3를 참조한다)은 상단 부분(81)의 폭(도 5b에서의 폭 w1을 참조한다)보다 클 수 있다.
도 14에서의 실시예는 도 1a 내지 도 4b에서 도시된 바와 같은 형성을 시작할 수 있다. 핀(8)들의 상단 부분들(81)의 형성(도 4a와 도 4b를 참조한다) 이후, 하단 부분들(82)은 패턴화 공정과 그 뒤를 이어서 에칭 공정에 의해 형성될 수 있다. 실시예에서, 패턴화 공정은 핀(8)들의 상단 부분들(81)의 형성에 대하여 도 1a 내지 도 4b에서 도시된 패턴화 공정과 유사할 수 있다. 예를 들어, 패턴화 공정은 하드 마스크층 증착, 감광성 물질층 증착, 감광성 물질층 패턴화, 및 하드 마스크층으로의 패턴의 전사를 포함할 수 있다. 이 실시예에서, 에칭 공정은 상단 부분(81)에 대한 에칭 공정과 동일한 플라즈마 에칭 챔버에서 수행된 이방성 플라즈마 건식 에칭 공정일 수 있다. 에천트 가스는 CF4, SF6, NF3, CH3F, CH2F2, CHF3 등을 포함할 수 있거나, 또는 이들의 조합을 포함할 수 있다. 이 특정한 실시예에서, 최외각 핀(8)들의 외측벽은 반도체 기판(4)의 윗면에 대해 실질적으로 직각을 이루는 하단 부분(82)과 상단 부분(81)을 포함하며, 여기서 외측벽의 하단 부분(82)은 내부 핀(8)들로부터 멀어지는 방향으로 상단 부분(81)으로부터 횡측으로 이격된다. 상단 부분(81)과 하단 부분(82)의 외측벽의 연결부는 반도체 기판(4)의 윗면에 대해 실질적으로 평행한 하단 부분(82)의 윗면을 형성한다.
도 15는 최외각 핀(8)의 하단 부분(82)이 반도체 기판(4)의 윗면에 대해 실질적으로 평행한 윗면을 가지며, 최외각 핀의 하단 부분(82)의 외측벽은 일정한 기울기를 가지면서 반도체 기판(4)의 윗면에 대해 직각을 이루지 않는 나팔형 프로파일을 갖는 제7 실시예를 도시한다. 도 5a와 도 5b에서의 실시예와 마찬가지로, 최외각 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w2를 참조한다)은 상단 부분(81)의 폭(도 5b에서의 폭 w1을 참조한다)과 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w3을 참조한다)보다 클 수 있다. 게다가, 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w3를 참조한다)은 상단 부분(81)의 폭(도 5b에서의 폭 w1을 참조한다)보다 클 수 있다.
도 15에서의 실시예는 도 14에서의 실시예와 유사한 형성을 시작할 수 있다. 최외각 핀들의 외측벽의 하단 부분(82)의 윗면을 형성하기 위한 패턴화 공정 이후, 에칭 공정이 수행될 수 있다. 에칭 공정은 상단 부분(81)에 대한 에칭 공정과 동일한 플라즈마 에칭 챔버에서 수행된 이방성 플라즈마 건식 에칭 공정일 수 있다. 에천트 가스는 HBr, Cl2, O2, N2 등을 포함할 수 있거나, 또는 이들의 조합을 포함할 수 있다. 이 특정한 실시예에서, 최외각 핀(8)들의 외측벽은 반도체 기판(4)의 윗면에 대해 실질적으로 직각을 이루는 상단 부분(81)과 반도체 기판(4)의 윗면에 대해 직각을 이루지 않는 하단 부분(82)을 포함하며, 여기서 외측벽의 하단 부분(82)은 나팔형 프로파일을 갖는다. 상단 부분(81)과 하단 부분(82)의 외측벽의 연결부는 반도체 기판(4)의 윗면에 대해 실질적으로 평행한 하단 부분(82)의 윗면을 형성한다.
도 16은 최외각 핀(8)의 하단 부분(82)의 외측벽이 계단형 프로파일을 갖는 제8 실시예를 도시한다. 도 5a와 도 5b에서의 실시예와 마찬가지로, 최외각 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w2를 참조한다)은 상단 부분(81)의 폭(도 5b에서의 폭 w1을 참조한다)과 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w3을 참조한다)보다 클 수 있다. 게다가, 내부 핀(8)의 하단 부분(82)의 바닥에서의 폭(도 5b에서의 폭 w3를 참조한다)은 상단 부분(81)의 폭(도 5b에서의 폭 w1을 참조한다)보다 클 수 있다.
도 16에서의 실시예는 도 14와 도 15에서의 실시예들과 유사한 형성을 시작할 수 있다. 이러한 실시예들과 마찬가지로, 도 16에서의 실시예의 형성은 패턴화 공정 및 그 뒤를 따르는 에칭 공정을 포함한다. 하지만, 이 실시예에서, 이 공정은, 반도체 기판(4)의 윗면에 대해 실질적으로 평행한 최외각 핀(8)의 하단 부분(82)의 외측벽의 세 개의 섹션들과, 반도체 기판(4)의 윗면에 대해 실질적으로 직각인 최외각 핀(8)의 하단 부분(82)의 외측벽의 세 개의 섹션들을 생성하도록 두 번 이상 반복된다. 반복되는 에칭 공정은 상단 부분(81)에 대한 에칭 공정과 동일한 플라즈마 에칭 챔버에서 수행된 이방성 플라즈마 건식 에칭 공정일 수 있다. 에천트 가스는 HBr, Cl2, O2, N2, CF4, SF6, NF3, CH3F, CH2F2, CHF3 등을 포함할 수 있거나, 또는 이들의 조합을 포함할 수 있다. 이 특정한 실시예에서, 최외각 핀(8)들의 외측벽은 반도체 기판(4)의 윗면에 대해 실질적으로 직각을 이루는 상단 부분(81)과 반도체 기판(4)의 윗면에 대해 평행한 세 개의 섹션들 및 반도체 기판(4)의 윗면과 직각을 이루는 세 개의 섹션들을 포함한 하단 부분(82)을 포함하며, 여기서 직각을 이루는 섹션들과 평행한 섹션들은 교호 패턴으로 인접해 있다. 본 발명분야의 당업자는 하단 부분(82)에서의 직각을 이루는 섹션들과 평행한 섹션들의 갯수는 필요에 따라 증가될 수 있거나 또는 감소될 수 있다는 것을 알 것이다. 예를 들어, 하단 부분(82)은 반도체 기판(4)의 윗면에 대해 평행한 2개, 4개, 5개, 또는 6개의 섹션들과, 반도체 기판(4)의 윗면에 대해 직각을 이루는 위와 동일한 갯수의 섹션들을 포함할 수 있다.
도 10 내지 도 16에서의 실시예들은 게이트 구조물과 소스 및 드레인 영역들을 형성하기 위한 공정을 계속할 수 있다. 게이트 구조물은 게이트 유전체, 게이트 전극, 및 게이트 스페이서들(도 9a와 도 9b 참조)을 포함할 수 있다. 게이트 구조물과 소스 및 드레인 영역들의 형성은 도 9a와 도 9b를 참조하여 위에서 설명되었으므로, 여기서는 반복하지 않는다.
명료성을 위해 도 10 내지 도 16에서는 도시되지 않았지만, 이 도면들에서의 실시예들은 하단 부분들(82)이 미리결정된 높이 h2(도 5b를 참조한다)에 도달될 때 까지 계속되는 하단 부분들(82)에 대한 시간 제어된 에칭 공정을 포함할 수 있다. 게다가, 하단 부분들(82)사이의 트렌치들은 높이 h2보다 작은 높이 h3까지 에칭될 수 있다. 이러한 실시예들에서, 하단 부분들(82)의 폭 w2와 폭 w3는 반도체 기판(4)의 윗면보다는 하단 부분들(82)사이의 바닥 트렌치로부터 측정될 수 있다.
본 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 발명개시의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제조품, 구성의 특정한 실시형태들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다.

Claims (9)

  1. FinFET 디바이스에 있어서,
    반도체 기판 위의 제1 반도체 핀과,
    상기 반도체 기판 위의 제2 반도체 핀
    을 포함하며,
    상기 제1 반도체 핀은,
    제1 폭을 갖는 제1 상단 부분; 및
    상기 제1 상단 부분 아래의 제1 하단 부분
    을 포함하며, 상기 제1 하단 부분은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 크고,
    상기 제2 반도체 핀은 상기 제1 반도체 핀에 횡측으로 인접해 있으며,
    상기 제2 반도체 핀은,
    제3 폭을 갖는 제2 상단 부분; 및
    상기 제2 상단 부분 아래의 제2 하단 부분
    을 포함하며, 상기 제2 하단 부분은 제4 폭을 가지며, 상기 제4 폭은 상기 제3 폭보다 크고, 상기 제4 폭은 상기 제2 폭보다 작은 것인, FinFET 디바이스.
  2. 제1항에 있어서, 상기 제1 상단 부분은 제1 내측벽과 제1 외측벽을 더 포함하고, 상기 제1 내측벽과 상기 제1 외측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루고, 상기 제1 하단 부분은 제1 기울기를 갖는 제2 내측벽과 제2 기울기를 갖는 제2 외측벽을 더 포함하며, 상기 제2 기울기는 상기 제1 기울기보다 작고, 상기 제2 내측벽과 상기 제2 외측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루지 않는 것인, FinFET 디바이스.
  3. 제1항에 있어서, 상기 제1 폭은 상기 제3 폭보다 크고, 상기 제1 상단 부분은 제1 내측벽과 제1 외측벽을 더 포함하고, 상기 제1 내측벽과 상기 제1 외측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루고, 상기 제1 하단 부분은 제2 내측벽과 제2 외측벽을 더 포함하며, 상기 제2 내측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루지 않으며, 상기 제2 외측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루며, 상기 제2 외측벽은 상기 제1 외측벽과 정렬되어 있는 것인, FinFET 디바이스.
  4. 제1항에 있어서, 상기 제1 상단 부분은 제1 내측벽과 제1 외측벽을 더 포함하고, 상기 제1 내측벽과 상기 제1 외측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루고, 상기 제1 하단 부분은 제2 내측벽과 제2 외측벽을 더 포함하며, 상기 제2 내측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루지 않으며, 상기 제2 외측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루며, 상기 제2 외측벽은 상기 제2 내측벽의 반대 방향으로 상기 제1 외측벽으로부터 횡측으로 이격되어 있는 것인, FinFET 디바이스.
  5. 제1항에 있어서, 상기 제1 상단 부분은 제1 내측벽과 제1 외측벽을 더 포함하고, 상기 제1 내측벽과 상기 제1 외측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루고, 상기 제1 하단 부분은 제2 내측벽과 제2 외측벽을 더 포함하며, 상기 제2 내측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루지 않으며, 상기 제2 외측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루지 않으며, 상기 제2 외측벽은 상기 제2 내측벽의 반대 방향으로 상기 제1 외측벽으로부터 횡측으로 이격되어 있는 것인, FinFET 디바이스.
  6. 제1항에 있어서, 상기 제1 상단 부분은 제1 내측벽과 제1 외측벽을 더 포함하고, 상기 제1 내측벽과 상기 제1 외측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루고, 상기 제1 하단 부분은 제2 내측벽과 제2 외측벽을 더 포함하며, 상기 제2 내측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루지 않으며, 상기 제2 외측벽은 상기 반도체 기판의 윗면에 대해 직각을 이루는 제1 세트의 섹션들과, 상기 반도체 기판의 윗면에 평행한 제2 세트의 섹션들을 포함하며, 상기 제1 세트의 섹션들과 상기 제2 세트의 섹션들은 교호 패턴으로 인접해 있는 것인, FinFET 디바이스.
  7. 제1항에 있어서,
    상기 제1 반도체 핀의 측벽들 및 윗면 상의 게이트 유전체로서, 상기 게이트 유전체는 상기 제2 반도체 핀의 측벽들 및 윗면 상에 있는 것인, 상기 게이트 유전체; 및
    상기 게이트 유전체 상의 게이트 전극
    을 더 포함한, FinFET 디바이스.
  8. FinFET 디바이스에 있어서,
    반도체 기판 위의 제1 반도체 핀;
    상기 반도체 기판 위의 제2 반도체 핀;
    게이트 유전체; 및
    상기 게이트 유전체 위의 게이트 전극
    을 포함하며, 상기 제1 반도체 핀은,
    제1 내측면과 제1 외측면을 구비한 제1 상단 섹션으로서, 상기 제1 내측면과 상기 제1 외측면은 제1 폭만큼 분리되어 있고, 상기 제1 내측면과 상기 제1 외측면은 상기 반도체 기판의 윗면에 대해 직각을 이루는 것인, 상기 제1 상단 섹션; 및
    제2 내측면과 제2 외측면을 구비한 제1 하단 섹션으로서, 상기 제2 내측면은 제1 기울기를 갖고, 상기 제2 외측면은 제2 기울기를 가지며, 상기 제1 기울기는 상기 제2 기울기보다 크고, 상기 제2 내측면과 상기 제2 외측면은 상기 제1 하단 섹션의 최상단 영역에서 제2 폭만큼 분리되어 있으며, 상기 제2 내측면과 상기 제2 외측면은 상기 제1 하단 섹션의 바닥 영역에서 제3 폭만큼 분리되어 있으며, 상기 제3 폭은 상기 제2 폭보다 크고, 상기 제3 폭은 상기 제1 폭보다 큰 것인, 상기 제1 하단 섹션
    을 포함하며,
    상기 제2 반도체 핀은,
    제3 내측면과 제3 외측면을 구비한 제2 상단 섹션으로서, 상기 제3 외측면은 상기 제1 내측면에 가장 가까운 측면이고, 상기 제3 내측면과 상기 외측면은 제4 폭만큼 분리되어 있고, 상기 제3 내측면과 상기 제3 외측면은 상기 반도체 기판의 윗면에 대해 직각을 이루는 것인, 상기 제2 상단 섹션; 및
    제4 내측면과 제4 외측면을 구비한 제2 하단 섹션으로서, 상기 제4 내측면과 상기 제4 외측면은 제3 기울기를 갖고, 상기 제4 외측면과 상기 제4 내측면은 상기 제2 하단 섹션의 최상단 영역에서 제5 폭만큼 분리되어 있으며, 상기 제4 내측면과 상기 제4 외측면은 상기 제2 하단 섹션의 바닥 영역에서 제6 폭만큼 분리되어 있으며, 상기 제6 폭은 상기 제5 폭보다 크고, 상기 제6 폭은 상기 제4 폭보다 크며, 상기 제6 폭은 상기 제3 폭보다 작은 것인, 상기 제2 하단 섹션
    을 포함하며,
    상기 게이트 유전체는 상기 제1 반도체 핀의 제1 내측면, 제1 윗면, 및 제1 외측면 위에 있고, 상기 게이트 유전체는 상기 제2 반도체 핀의 제3 내측면, 제2 윗면, 및 제3 외측면 위에 있는 것인, FinFET 디바이스.
  9. FinFET 디바이스를 형성하기 위한 방법에 있어서,
    반도체 기판 위에 복수의 반도체 핀들을 형성하는 단계
    를 포함하며, 상기 복수의 반도체 핀들을 형성하는 단계는,
    제1 반도체 핀의 제1 상단 부분을 패턴화하는 단계;
    상기 제1 상단 부분을 패턴화하는 것과 동시에, 제2 반도체 핀의 제2 상단 부분을 패턴화하는 단계;
    상기 제1 반도체 핀의 제1 하단 부분을 형성하는 단계로서, 상기 제1 하단 부분은 상기 제1 상단 부분 아래에 있으며, 상기 제1 하단 부분은 제1 최상단 섹션과 제1 바닥 섹션을 가지며, 상기 제1 최상단 섹션은 제1 폭을 갖고 상기 제1 바닥 섹션은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 큰 것인, 상기 제1 하단 부분 형성 단계; 및
    상기 제1 하단 부분을 형성하는 것과 동시에, 상기 제2 반도체 핀의 제2 하단 부분을 형성하는 단계
    를 포함하며, 상기 제2 하단 부분은 상기 제2 상단 부분 아래에 있으며, 상기 제2 하단 부분은 제2 최상단 섹션과 제2 바닥 섹션을 가지며, 상기 제2 최상단 섹션은 제3 폭을 갖고 상기 제2 바닥 섹션은 제4 폭을 가지며, 상기 제4 폭은 상기 제3 폭보다 크고, 상기 제4 폭은 상기 제2 폭보다 작은 것인, FinFET 디바이스 형성 방법.
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