CN106158748B - 半导体元件及其制作方法 - Google Patents
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Abstract
本发明公开一种半导体元件及其制作方法。该制作半导体元件的方法。首先提供一基底，该基底上设有一第一鳍状结构，然后形成一间隙壁于第一鳍状结构旁，利用间隙壁为掩模去除部分基底以形成一第二鳍状结构，其中第二鳍状结构包含一上半部以及一下半部。之后形成一掺杂区于第二鳍状结构的下半部。
Description
技术领域
本发明涉及一种半导体元件及其制作方法，尤指一种利用固态掺质(solid statedoping,SSD)技术于鳍状结构下半部形成掺杂层的半导体元件及其制作方法。
背景技术
近年来，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin fieldeffect transistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininduced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。
然而，在现行的鳍状场效晶体管元件制作工艺中，鳍状结构的设计仍存在许多瓶颈，进而影响整个元件的漏电流及整体电性表现。因此如何改良现有鳍状场效晶体管制作工艺即为现今一重要课题。
发明内容
本发明优选实施例揭露一种制作半导体元件的方法。首先提供一基底，该基底上设有一第一鳍状结构，然后形成一间隙壁于第一鳍状结构旁，利用间隙壁为掩模去除部分基底以形成一第二鳍状结构，其中第二鳍状结构包含一上半部以及一下半部。之后形成一掺杂区于第二鳍状结构的下半部。
本发明另一实施例揭露一种半导体元件，其包含一基底以及一鳍状结构设于基底上，其中鳍状结构包含一上半部以及一下半部，且上半部及下半部之间包含一阶梯部。
本发明又一实施例揭露一种半导体元件，其包含一基底，一鳍状结构设于基底上且鳍状结构包含一上半部以及一下半部，以及一V型掺杂区设于鳍状结构的下半部。
附图说明
图1至图4为本发明第一实施例制作一半导体元件的方法示意图；
图5至图10为本发明第二实施例制作一CMOS半导体元件的方法示意图。
主要元件符号说明
12 基底 14 鳍状结构
16 掩模层 18 氧化硅层
20 氮化硅层 22 氧化硅层
24 间隙壁 26 鳍状结构
28 上半部 30 下半部
32 衬垫层 34 掺杂层
36 硬掩模 38 掺杂区
40 介电层 42 阶梯部
44 V型轮廓
52 基底 54 NMOS区域
56 PMOS区域 58 鳍状结构
60 掩模层 62 氧化硅层
64 氮化硅层 66 氧化硅层
68 间隙壁 70 鳍状结构
72 上半部 74 下半部
76 衬垫层 78 掺杂层
80 硬掩模 82 图案化光致抗蚀剂
84 掺杂层 86 硬掩模
88 掺杂区 90 介电层
92 V型轮廓
具体实施方式
请参照图1至图4，图1至图4为本发明第一实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，其上定义有一晶体管区，例如一PMOS晶体管区或一NMOS晶体管区。基底12上具有至少一第一鳍状结构14以及一掩模层16设于各鳍状结构14上。在本实施例中，掩模层16可为一单层或复合层结构，其可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅等所构成的群组，例如本实施例的掩模层16优选为一复合层结构，其主要包含一氧化硅层18、一氮化硅层20以及另一氧化硅层22，但不局限于此。另外鳍状结构14的数量虽以两根为例，但不局限于此。
鳍状结构14的形成方式可以包含先形成一图案化掩模(图未示)，例如前述的掩模层于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成各鳍状结构14。除此之外，鳍状结构14的形成方式另也可以是先制作一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于图案化硬掩模层所暴露出的基底12上成长出半导体层，此半导体层即可作为相对应的鳍状结构14。另外，当基底12为硅覆绝缘(SOI)基板时，则可利用图案化掩模来蚀刻基底12的一底氧化层上的一半导体层，并且不蚀穿此半导体层以形成各鳍状结构14。
接着形成一间隙壁24于鳍状结构14旁。在本实施例中，形成间隙壁24的方式可先沉积一遮盖层(图未示)于基底12上并完全覆盖鳍状结构14与其上的掩模层16，然后进行一回蚀刻制作工艺去除部分遮盖层以形成一间隙壁24于各鳍状结构14周围。
接着如图2所示，利用掩模层16及间隙壁24为掩模去除部分基底12以形成多个鳍状结构26，其中各鳍状结构26包含一上半部28与一下半部30。更具体而言，间隙壁24优选设置于鳍状结构26的上半部28周围，而下半部30则完全裸露出来。在本实施例中，由掩模层16顶部至上半部28底部的高度约略介于300埃至700埃，或优选约略500埃，而掩模层16顶部至基底12底部的高度则介于800埃至2000埃，或优选约略1300埃。
之后如图3所示，先选择性形成一衬垫层32于鳍状结构26的下半部30，然后依序覆盖一掺杂层34于基底12、衬垫层32、间隙壁24及掩模层16上，并再形成一硬掩模36于掺杂层34上。在本实施例中，衬垫层32优选由氮化硅所构成，掺杂层34的材料则优选因应所制作晶体管的型态而不同，例如若所制备的晶体管为NMOS晶体管，则所形成的掺杂层34优选包含硼硅酸盐(borosilicate glass,BSG)等的含有P型掺质的薄膜，反之若所制备的晶体管为PMOS晶体管，则所形成的掺杂层34优选包含磷硅酸盐(phosphosilicate glass,PSG)等的含有N型掺质的薄膜。另外硬掩模36可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅等所构成的群组，但不局限于此。
随后如图4所示，在形成硬掩模36后进行一退火制作工艺，将掺杂层34中的掺质趋入各鳍状结构26下半部30以形成一掺杂区38，例如一抗接面击穿(anti-punch-through,APT)层用来避免漏电。值得注意的是，本实施例由于鳍状结构26上半部28的侧壁于退火制作工艺前已设有间隙壁24，因此进行退火制作工艺后于鳍状结构26下半部30所形成的掺杂区38优选为一具有V型轮廓44的掺杂区38。
接着可完全去除硬掩模36、掺杂层34及间隙壁24，并可选择性保留衬垫层32，或者是一并去除衬垫层32后，再重新形成一衬垫层(图未示)于裸露的鳍状结构26表面。接着利用可流动式化学气相沉积(flowable chemical vapor deposition,FCVD)制作工艺形成一由氧化硅所构成的介电层40于鳍状结构26上。在本实施例中，去除硬掩模36、掺杂层34及间隙壁24的方式可依序选用磷酸来去除硬掩模36，选用稀释氢氟酸(diluted hydrofluoricacid,DHF)来去除掺杂层34，再选用磷酸来去除间隙壁24，或可直接利用SiCoNi清洗制作工艺一次拔除硬掩模36、掺杂层34及间隙壁24，这些实施例均属本发明所涵盖范围。之后可利用蚀刻以及/或化学机械研磨去除部分介电层40以形成一浅沟隔离，并可再依据制作工艺需求进行后续栅极结构以及源极/漏极区域等晶体管元件的制作，在此不另加赘述。至此即完成本发明第一实施例的一半导体元件的制作。
请再参照图4，图4为本发明另一实施例的一半导体元件的结构示意图。如图4所示，本实施例的半导体元件主要包含一基底12、至少一鳍状结构26设于基底12上，其中鳍状结构26包含一上半部28与一下半部30，且上半部28与下半部30之间包含一阶梯部42。更具体而言，鳍状结构26的上半部28包含一上表面与一下表面，下半部30也包含一上表面以及一下表面，其中上半部28的下表面的宽度优选小于下半部30的上表面的宽度，使上半部28的侧壁与下半部30的上表面一同构成阶梯部42。
此外，本实施例还包含一V型掺杂区38设于鳍状结构26的下半部30，其中V型掺杂区38包含硼或磷。例如若所制备的半导体元件为NMOS晶体管，则V型掺杂区38优选包含硼，反之若所制备的晶体管为PMOS晶体管，则V型掺杂区38优选包含磷。
接着请参照图5至图10，图5至图10为本发明第二实施例制作一CMOS半导体元件的方法示意图。如图5所示，首先提供一基底52，例如一硅基底或硅覆绝缘(SOI)基板，其上定义有一NMOS区域54与一PMOS区域56。基底52上具有至少一鳍状结构58分别设于NMOS区域54与PMOS区域56以及一掩模层60设于各鳍状结构58上。在本实施例中，掩模层60可为一单层或复合层结构，其可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅等所构成的群组，例如本实施例的掩模层60优选为一复合层结构，其主要包含一氧化硅层62、一氮化硅层64以及另一氧化硅层66，但不局限于此。另外NMOS区域54与PMOS区域56的鳍状结构58数量虽各以两根为例，但不局限于此。
接着形成一间隙壁68于各鳍状结构58旁。如同前述实施例，形成间隙壁68的方式可先沉积一遮盖层(图未示)于基底52上并完全覆盖鳍状结构58与其上的掩模层60，然后进行一回蚀刻制作工艺去除部分遮盖层以形成一间隙壁68于各鳍状结构58周围。
接着如图6所示，利用掩模层60及间隙壁68为掩模来同时去除NMOS区域54与PMOS区域56的部分基底52以形成多个鳍状结构70，其中各鳍状结构70包含一上半部72与一下半部74。更具体而言，间隙壁68优选设置于鳍状结构70的上半部72周围，而下半部74则完全裸露出来。
之后如图7所示，先选择性形成一衬垫层76于鳍状结构70的下半部74，然后依序覆盖一掺杂层78于基底52、衬垫层76、间隙壁68及掩模层60上，并再形成一硬掩模80于掺杂层78上。在本实施例中，衬垫层76优选由氮化硅所构成，掺杂层78优选包含硼硅酸盐(borosilicate glass,BSG)等的含有P型掺质的薄膜，而硬掩模80可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅等所构成的群组，但不局限于此。
如图8所示，形成一图案化光致抗蚀剂82于NMOS区域54，然后利用图案化光致抗蚀剂82为掩模去除PMOS区域56的硬掩模80与掺杂层78并暴露出PMOS区域56的掩模层60、间隙壁68及衬垫层76。
如图9所示，先去除图案化光致抗蚀剂82，然后依序沉积另一掺杂层84与另一硬掩模86于NMOS区域54及PMOS区域56的鳍状结构70上，其中NMOS区域54的硬掩模86与掺杂层84优选覆盖先前所形成的硬掩模80上，而PMOS区域56的硬掩模86与掺杂层84则直接覆盖所暴露出的掩模层60、间隙壁68及衬垫层76。在本步骤中，掺杂层84优选包含磷硅酸盐(phosphosilicate glass,PSG)等的含有N型掺质的薄膜，硬掩模86可与硬掩模80选用相同或不同的材料，例如可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅等所构成的群组，但不局限于此。
另外需注意的是，本实施例于图7至图9虽先形成由BSG所构成的掺杂层78与硬掩模80于NMOS区域54及PMOS区域56，去除PMOS区域56的硬掩模80与掺杂层78，再形成由PSG所构成的掺杂层84与硬掩模86于NMOS区域54与PMOS区域56，但不局限于此顺序，本发明又可先形成由PSG所构成的掺杂层与硬掩模于NMOS区域54与PMOS区域56，去除NMOS区域54的硬掩模与掺杂层，再形成由PSG所构成的掺杂层与硬掩模于NMOS区域54与PMOS区域56，此实施例也属本发明所涵盖的范围。
随后如图10所示，进行一退火制作工艺，以同时将掺杂层78与掺杂层84中的掺质分别趋入NMOS区域54与PMOS区域56中各鳍状结构70下半部74以形成一掺杂区88，例如一具有V型轮廓92的抗接面击穿(anti-punch-through,APT)层用来避免漏电。然后去除硬掩模86、掺杂层84、硬掩模80、掺杂层78及间隙壁68，并可选择性保留衬垫层76，或者是一并去除衬垫层76后，再重新形成一衬垫层于裸露的鳍状结构70表面。接着利用可流动式化学气相沉积(flowable chemical vapor deposition,FCVD)制作工艺形成一由氧化硅所构成的介电层90于鳍状结构70上。之后可利用蚀刻以及/或化学机械研磨去除部分介电层90以形成一浅沟隔离，并可再依据制作工艺需求进行后续栅极结构以及源极/漏极区域等晶体管元件的制作，在此不另加赘述。至此即完成本发明第一实施例的一半导体元件的制作。
综上所述，本发明主要揭露一种针对鳍状场校晶体管所进行的固态掺质(solidstate doping,SSD)技术，其特别于基底上形成一第一鳍状结构，形成间隙壁于第一鳍状结构旁，利用间隙壁为掩模去除部分基底以形成第二鳍状结构，在第二鳍状结构下半部形成一掺杂层并利用一退火制作工艺将掺杂层中的掺质驱入鳍状结构下半部以及/或基底中形成抗接面击穿层，由此改善整个元件的漏电流问题。在本实施例中，掺杂层的材料可依据所制备的晶体管型态而有所不同，例如若所制备的晶体管为NMOS晶体管，掺杂层优选由BSG所构成，反之若所制备的晶体管为PMOS晶体管，掺杂层则优选由PSG所构成。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (12)
1.一种制作半导体元件的方法，包含：
提供一基底，该基底上设有一第一鳍状结构；
形成一间隙壁于该第一鳍状结构旁；
利用该间隙壁为掩模去除部分该基底以形成一第二鳍状结构，其中该第二鳍状结构包含一上半部以及一下半部；
形成一衬垫层于该第二鳍状结构的该下半部；
形成一掺杂层于该基底、该衬垫层、该间隙壁及掩模层上；
进行一退火制作工艺以形成一掺杂区于该第二鳍状结构的该下半部；
形成该掺杂区后，移除该掺杂层、该间隙壁及该掩模层；以及
形成一介电层于该第二鳍状结构上，其中该介电层用于形成一浅沟隔离，且该介电层与该第二鳍状结构的该上半部直接接触。
2.如权利要求1所述的方法，其中该第一鳍状结构包含一掩模层设于其上，该方法还包含：
利用该掩模层及该间隙壁为掩模去除部分该基底以形成该第二鳍状结构。
3.如权利要求2所述的方法，该退火制作工艺之前还包含：
形成一硬掩模于该掺杂层上。
4.如权利要求1所述的方法，其中该衬垫层包含氧化硅。
5.如权利要求3所述的方法，其中该掺杂层包含硼硅酸盐(borosilicate glass,BSG)或磷硅酸盐(phosphosilicate glass,PSG)。
6.如权利要求3所述的方法，该退火制作工艺之后还包含：
去除该硬掩模、该掺杂层及该间隙壁。
7.一种半导体元件，包含：
基底；
鳍状结构设于该基底上，该鳍状结构包含一上半部以及一下半部，且该上半部及该下半部之间包含一阶梯部；
衬垫层，形成于该鳍状结构的该下半部；
掺杂区位于该鳍状结构的该下半部；以及
介电层覆盖该鳍状结构的该上半部及该下半部，该介电层与该上半部直接接触，该介电层由该衬垫层与该下半部区隔开，以及该介电层用于形成一浅沟隔离。
8.如权利要求7所述的半导体元件，其中该上半部包含一上表面以及一下表面，该下半部包含一上表面以及一下表面，且该上半部的该下表面的宽度小于该下半部的该上表面的宽度。
9.如权利要求8所述的半导体元件，其中该上半部的侧壁及该下半部的上表面包含该阶梯部。
10.如权利要求7所述的半导体元件，其中该下半部包含一倾斜侧壁。
11.一种半导体元件，包含：
基底；
鳍状结构设于该基底上，该鳍状结构包含一上半部以及一下半部；
衬垫层，形成于该鳍状结构的该下半部；
掺杂区设于该鳍状结构的该下半部且该掺杂区包含一V型轮廓；以及
介电层覆盖该鳍状结构的该上半部及该下半部，该介电层与该上半部直接接触，该介电层由该衬垫层与该下半部区隔开，以及该介电层用于形成一浅沟隔离。
12.如权利要求11所述的半导体元件，其中该掺杂区包含硼或磷。
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