CN103165455B - 制作鳍形场效应晶体管的方法 - Google Patents
制作鳍形场效应晶体管的方法 Download PDFInfo
- Publication number
- CN103165455B CN103165455B CN201110415437.8A CN201110415437A CN103165455B CN 103165455 B CN103165455 B CN 103165455B CN 201110415437 A CN201110415437 A CN 201110415437A CN 103165455 B CN103165455 B CN 103165455B
- Authority
- CN
- China
- Prior art keywords
- silicon
- layer
- fin
- germanium
- silicon fin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Abstract
本发明公开了一种制作鳍形场效应晶体管的方法，包括：a)提供半导体衬底，所述半导体衬底上形成有矩形的凸起和包围所述凸起的牺牲层，所述凸起包括位于所述半导体衬底上的硅鳍片和位于所述硅鳍片上的材料层，所述硅鳍片是由硅形成的，所述材料层的至少与所述晶体管的源漏区对应的部分是由锗硅形成的；b)在所述凸起和所述牺牲层上形成保护层；c)执行锗扩散工艺，以使所述材料层中的锗向其下方的所述硅鳍片中扩散；d)去除所述硅鳍片以上的部分；以及e)去除所述牺牲层，以形成锗硅鳍片。根据本发明的方法可以保证形成的锗硅鳍片尺寸满足要求，避免出现桥连现象。
Description
技术领域
本发明涉及半导体制造工艺，尤其涉及一种制作鳍形场效应晶体管的方法。
背景技术
半导体器件尺寸的不断缩小是推动集成电路制造技术改进的主要因素。由于调整栅氧化物层的厚度和源/漏极的结深度的限制，很难将常规的平面MOSFET器件缩小至32nm以下的工艺，因此，已经开发出多栅极场效应晶体管(Multi-Gate MOSFET)。多栅极场效应晶体管是一种将多个栅极并入到单个器件的MOSFET，这意味着，沟道在多个表面上被多个栅极包围，因此能够更好地抑制“截止”状态的漏电流。此外，多栅极场效应晶体管还能增强“导通”状态下的驱动电流。
典型的多栅极场效应晶体管为鳍形场效应晶体管(FinFET)，它使得器件的尺寸更小，性能更高。FinFET包括狭窄而独立的鳍片，鳍片从半导体衬底延伸，例如，刻蚀到半导体衬底的硅层中。FinFET的沟道形成在该鳍片中，且鳍片之上及两侧带有栅极。由于锗的电子迁移率与空穴迁移率大于硅，因此通常使用包含锗的材料来形成鳍片。目前，形成含锗的鳍片的方法包括：首先，在半导体衬底上形成硅材料的鳍片；然后，采用外延生长法将鳍片转变为锗硅(GeSi)材料。
然而，由于外延生长法形成鳍片的材料由硅转变为锗硅时，鳍片的尺寸会变大。图1为现有技术的外延生长法形成的锗硅材料的鳍片的截面图，如图1所示，鳍片的下部101由于被剩余的侧壁102包围，其材料仍然为硅；而鳍片的上部103暴露在锗气氛中转变为锗硅材料，导致鳍片的上部103尺寸变大。图2为现有的鳍形场效应晶体管的俯视图，如图2所示，多个鳍片200顺次排列，栅极201跨过多个鳍片200。如上所述，在鳍片200转变为锗硅材料时，其尺寸会变大，这样将导致多个鳍片200可能会连接起来，从而出现桥连现象。此外，由于外延生长法是将整个半导体器件暴露在锗气氛中，如果栅极201是由多晶硅材料形成的，则可能导致栅极201也转变为锗硅材料。
因此，目前急需一种制作鳍形场效应晶体管的方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作鳍形场效应晶体管的方法，包括：a)提供半导体衬底，所述半导体衬底上形成有矩形的凸起和包围所述凸起的牺牲层，所述凸起包括位于所述半导体衬底上的硅鳍片和位于所述硅鳍片上的材料层，所述硅鳍片是由硅形成的，所述材料层的至少与所述晶体管的源漏区对应的部分是由锗硅形成的；b)在所述凸起和所述牺牲层上形成保护层；c)执行锗扩散工艺，使所述材料层中的锗向其下方的所述硅鳍片中扩散，将所述材料层的由锗硅形成的部分下方的硅鳍片由硅材料转变为锗硅层，以形成锗硅鳍片，所述锗硅鳍片与所述硅鳍片具有相同的尺寸；d)去除所述锗硅鳍片以上的部分；以及e)去除所述牺牲层。
优选地，所述半导体衬底的上表面还包含绝缘层。
优选地，形成所述a)步骤所获得的器件结构的方法包括：在所述半导体衬底上形成硅层和具有矩形图案的掩膜层；对所述硅层进行刻蚀，以形成所述硅鳍片；在所述半导体衬底上、所述硅鳍片和所述掩膜层的周围形成牺牲层；以及去除所述掩膜层的至少与所述晶体管的源漏区对应的部分，并填充锗硅，以形成所述材料层。
优选地，所述掩膜层的材料为氧化硅。
优选地，所述牺牲层为APF或Si-BARC。
优选地，所述材料层的厚度为50-400埃。
优选地，所述保护层的材料为硅。
优选地，所述锗扩散工艺包括：执行H离子注入工艺；执行退火工艺；以及执行氧化工艺。
优选地，所述H离子注入工艺的注入剂量为1-5×1016个/平方厘米。
优选地，所述退火工艺包括低温退火步骤和高温退火步骤。
优选地，所述低温退火步骤的退火温度为400-600℃，退火时间为20-40分钟。
优选地，所述高温退火步骤的退火温度为700-1000℃，退火时间为50-70分钟。
优选地，所述氧化工艺的氧化温度为1000-1200℃。
优选地，整个所述材料层都是由锗硅形成。
优选地，所述锗硅鳍片中的锗含量大于30％。
根据本发明的方法可以保证形成的最终形成的锗硅鳍片尺寸与硅鳍片的尺寸相同，即最终形成的锗硅鳍片能够具有预定尺寸，不会膨胀，因此可以避免出现桥连现象。此外，本发明的方法所形成的锗硅鳍片是由锗含量较高(高于30％)的锗硅材料形成的，因此可以增大施加到沟道上的应力。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1为现有技术的外延生长法形成的锗硅材料的鳍片的截面图；
图2为现有的鳍形场效应晶体管的俯视图；
图3为根据本发明一个实施方式的制作鳍形场效应晶体管的工艺流程图；
图4A-8A分别为根据本发明一个实施方式的制作鳍形场效应晶体管工艺流程中各步骤所获得的器件的剖视图；
图4B-8B分别为图4A-8A中沿A-A线所截的剖视图；
图4C-8C分别为图4A-8A中沿B-B线所截的剖视图；以及
图9A-9D为根据本发明一个实施方式形成图4A-4C所示的器件结构的示意图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
图3为根据本发明一个实施方式的制作鳍形场效应晶体管的工艺流程图，图4A-4C、图5A-5C、图6A-6C、图7A-7C和图8A-8C分别为根据本发明一个实施方式的制作鳍形场效应晶体管工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的制作方法。
执行步骤301，提供半导体衬底，该半导体衬底上形成有矩形的凸起和包围该凸起的牺牲层，该凸起包括位于半导体衬底上的硅鳍片和位于硅鳍片上的材料层，其中，材料层的至少一部分是由锗硅形成的。
如图4A-4C所示，半导体衬底400可以为以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。在半导体衬底400中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底400中还形成有CMOS器件，CMOS器件例如是晶体管(例如，NMOS和/或PMOS)等。为了简化，此处仅以一空白来表示半导体衬底400。此外，半导体衬底400的上表面还包含绝缘层(未示出)，绝缘层可以包含氧化硅、蓝宝石和/或其它适合的绝缘材料。
在半导体衬底400上形成有矩形的凸起410和包围凸起410的牺牲层401，矩形的凸起410的位置用于形成锗硅鳍片，因此，可以根据预形成的锗硅鳍片设置凸起410。虽然附图仅用一个凸起410来说明本发明的原理，但半导体衬底400上可以包含多个凸起410，以经后续工艺形成多个锗硅鳍片。优选地，牺牲层401为其功能完成后可以很容易地被去除的材料形成，同时在去除时与其下面的材料层具有很高的选择比，以避免损坏下面的材料层，因此牺牲层401为高级图案化层(Advanced Pattern Film，APF)或富硅的底部抗反射层(Si-BARC)。作为示例，APF可以用灰化的方法去掉，O2、N2基或H2基的灰化剂。Si-BARC可以用湿法去除。
凸起410包括位于半导体衬底400上的硅鳍片402和位于硅鳍片402上的材料层，其中，硅鳍片402是由硅形成的，材料层的至少与晶体管的源漏区对应的部分是由锗硅形成的。图4A-4C示出的材料层的与晶体管的源漏区对应的部分是由锗硅形成的，即材料层包括第一部分403和第二部分404，其中，第一部分403是由锗硅形成的，第二部分404可以由氧化硅形成。整个材料层也可以完全由锗硅形成。
根据本发明一个实施方式，图4A-4C所获得的器件结构是由以下方法形成，该方法包括：
首先，如图9A所示，在半导体衬底400上形成硅层901和具有矩形图案的掩膜层902，该矩形图案用于经后续工艺形成矩形的凸起。掩膜层902的材料可以为氧化硅、氮化硅、氮氧化硅和无定形碳等中的一种或多种。为了便于与后续工艺形成的材料层一起去除，优选地，掩膜层902的材料为氧化硅。
然后，如图9B所示，对硅层901进行刻蚀，以形成硅鳍片402。
接着，如图9C所示，在半导体衬底400上、硅鳍片402和掩膜层902的周围形成牺牲层401，牺牲层401的厚度比硅鳍片402的厚度高50-400埃或与掩膜层902等高。作为示例，可以在半导体衬底400、硅鳍片402和掩膜层902上形成牺牲材料层，然后执行平坦化工艺，以在硅鳍片402和掩膜层902的周围形成牺牲层401。
最后，如图9D所示，去除掩膜层902，并填充锗硅，以形成材料层403。具体地，去除掩膜层902后在牺牲层401上和去除掩膜层902后所形成的开口内形成锗硅层(未示出)，然后执行化学机械研磨工艺以使锗硅层的上表面与牺牲层401的上表面齐平，进而形成材料层403。根据本发明另一个实施方式，还可以去除掩膜层902的一部分，并填充锗硅，以形成材料层。去除掩膜层902的至少一部分的方法例如包括在图9C所示的器件结构上形成具有开口图案的光刻胶层，该开口图案暴露预去除的掩膜层902，然后采用干法刻蚀去除掩膜层902的至少一部分。由于材料层的厚度会影响后续形成的锗硅层的厚度，基于目前的锗硅层或者锗硅鳍片的高度，优选地，材料层的厚度为50-400埃，而所形成的锗硅层的厚度可以为200-600埃。
执行步骤302，在凸起和牺牲层上形成保护层。
如图5A-5C所示，在凸起410和牺牲层401上形成保护层405。优选地，保护层405的材料为硅。保护层405的形成方法例如是化学气相沉积法、物理气相沉积法、原子层沉积法等。
执行步骤303，执行锗扩散工艺，以使材料层中的锗向其下方的硅鳍片中扩散。
如图6A-6C所示，锗扩散工艺将材料层的由锗硅形成的第二部分下方的硅鳍片402由硅材料转变为锗硅层407。根据本发明一个实施方式，锗扩散工艺包括：执行H离子注入工艺；执行退火工艺；以及执行氧化工艺。在该锗扩散工艺中，不仅可以形成锗硅层407，还可将保护层405和锗硅层407以上的材料层均转变为氧化硅，以便于后续经一步工艺就可以完全去除。根据本发明的工艺可以形成锗含量高于30％的锗硅层。
作为示例，H离子注入工艺所采用的注入剂量可以为1-5×1016个/平方厘米。作为示例，退火工艺可以包括低温退火工艺和高温退火工艺。其中，低温退火工艺的退火温度可以为400-600℃，退火时间可以为20-40分钟；高温退火工艺的退火温度可以为700-1000℃，退火时间可以为50-70分钟。作为示例，氧化工艺的氧化温度可以为1000-1200℃。
执行步骤304，去除硅鳍片以上的部分。
如图7A-7C所示，当采用本发明的锗扩散工艺将硅转变为锗硅时，可以仅采用一步(例如，湿法刻蚀)就可以完全去除硅鳍片以上的部分(包括材料层403和404以及保护层405)。当执行其它方式的锗扩散工艺可以相应地对该步骤进行改变。
执行步骤305，去除牺牲层，以形成锗硅鳍片，该锗硅鳍片与硅鳍片具有相同的尺寸。
如图8A-8C所示，去除牺牲层401的方法可以湿法刻蚀，以形成锗硅鳍片(包括402和407)，该锗硅鳍片与硅鳍片具有相同的尺寸。在本实施方式中，锗硅鳍片的一部分407是由锗硅材料形成的，其余部分402是由硅材料形成的。随后形成的栅极可以跨过锗硅鳍片的由硅材料形成的这部分402上。
根据本发明的方法可以保证形成的最终形成的锗硅鳍片尺寸与硅鳍片的尺寸相同，即最终形成的锗硅鳍片能够具有预定尺寸，不会膨胀，因此可以避免出现桥连现象。此外，本发明的方法所形成的锗硅鳍片是由锗含量较高(高于30％)的锗硅材料形成的，因此可以增大施加到沟道上的应力。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (15)
1.一种制作鳍形场效应晶体管的方法，包括：
a)提供半导体衬底，所述半导体衬底上形成有矩形的凸起和包围所述凸起的牺牲层，所述凸起包括位于所述半导体衬底上的硅鳍片和位于所述硅鳍片上的材料层，所述材料层的至少与所述晶体管的源漏区对应的部分是由锗硅形成的；
b)在所述凸起和所述牺牲层上形成保护层；
c)执行锗扩散工艺，使所述材料层中的锗向其下方的所述硅鳍片中扩散，将所述材料层的由锗硅形成的部分下方的硅鳍片由硅材料转变为锗硅层，以形成锗硅鳍片，所述锗硅鳍片与所述硅鳍片具有相同的尺寸；
d)去除所述锗硅鳍片以上的部分；以及
e)去除所述牺牲层。
2.如权利要求1所述的方法，其特征在于，所述半导体衬底的上表面还包含绝缘层。
3.如权利要求1所述的方法，其特征在于，形成所述a)步骤所获得的器件结构的方法包括：
在所述半导体衬底上形成硅层和具有矩形图案的掩膜层；
对所述硅层进行刻蚀，以形成所述硅鳍片；
在所述半导体衬底上、所述硅鳍片和所述掩膜层的周围形成牺牲层；以及
去除所述掩膜层的至少与所述晶体管的源漏区对应的部分，并填充锗硅，以形成所述材料层。
4.如权利要求3所述的方法，其特征在于，所述掩膜层的材料为氧化硅。
5.如权利要求1所述的方法，其特征在于，所述牺牲层为APF或Si-BARC。
6.如权利要求1所述的方法，其特征在于，所述材料层的厚度为50-400埃。
7.如权利要求1所述的方法，其特征在于，所述保护层的材料为硅。
8.如权利要求7所述的方法，其特征在于，所述锗扩散工艺包括：
执行H离子注入工艺；
执行退火工艺；以及
执行氧化工艺。
9.如权利要求8所述的方法，其特征在于，所述H离子注入工艺的注入剂量为1-5×1016个/平方厘米。
10.如权利要求8所述的方法，其特征在于，所述退火工艺包括低温退火步骤和高温退火步骤。
11.如权利要求10所述的方法，其特征在于，所述低温退火步骤的退火温度为400-600℃，退火时间为20-40分钟。
12.如权利要求10所述的方法，其特征在于，所述高温退火步骤的退火温度为700-1000℃，退火时间为50-70分钟。
13.如权利要求8所述的方法，其特征在于，所述氧化工艺的氧化温度为1000-1200℃。
14.如权利要求1所述的方法，其特征在于，整个所述材料层都是由锗硅形成。
15.如权利要求1所述的方法，其特征在于，所述锗硅鳍片中的锗含量大于30％。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110415437.8A CN103165455B (zh) | 2011-12-13 | 2011-12-13 | 制作鳍形场效应晶体管的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110415437.8A CN103165455B (zh) | 2011-12-13 | 2011-12-13 | 制作鳍形场效应晶体管的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103165455A CN103165455A (zh) | 2013-06-19 |
| CN103165455B true CN103165455B (zh) | 2015-09-09 |
Family
ID=48588437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110415437.8A Active CN103165455B (zh) | 2011-12-13 | 2011-12-13 | 制作鳍形场效应晶体管的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103165455B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9614057B2 (en) * | 2014-12-30 | 2017-04-04 | International Business Machines Corporation | Enriched, high mobility strained fin having bottom dielectric isolation |
| CN107677386B (zh) * | 2016-08-02 | 2019-07-26 | 中芯国际集成电路制造(上海)有限公司 | 用于温度测量的半导体结构和温度测量方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1667794A (zh) * | 2003-12-12 | 2005-09-14 | 国际商业机器公司 | 应变finFET及其制造方法 |
| CN101490857A (zh) * | 2006-06-30 | 2009-07-22 | 飞思卡尔半导体公司 | 形成半导体器件的方法及其结构 |
| CN101866885A (zh) * | 2009-04-17 | 2010-10-20 | 台湾积体电路制造股份有限公司 | Finfet元件的制造方法 |
| CN101986423A (zh) * | 2009-07-28 | 2011-03-16 | 台湾积体电路制造股份有限公司 | 形成高锗浓度的硅锗应力源的方法及集成电路晶体管结构 |
| US8207038B2 (en) * | 2010-05-24 | 2012-06-26 | International Business Machines Corporation | Stressed Fin-FET devices with low contact resistance |
-
2011
- 2011-12-13 CN CN201110415437.8A patent/CN103165455B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1667794A (zh) * | 2003-12-12 | 2005-09-14 | 国际商业机器公司 | 应变finFET及其制造方法 |
| CN101490857A (zh) * | 2006-06-30 | 2009-07-22 | 飞思卡尔半导体公司 | 形成半导体器件的方法及其结构 |
| CN101866885A (zh) * | 2009-04-17 | 2010-10-20 | 台湾积体电路制造股份有限公司 | Finfet元件的制造方法 |
| CN101986423A (zh) * | 2009-07-28 | 2011-03-16 | 台湾积体电路制造股份有限公司 | 形成高锗浓度的硅锗应力源的方法及集成电路晶体管结构 |
| US8207038B2 (en) * | 2010-05-24 | 2012-06-26 | International Business Machines Corporation | Stressed Fin-FET devices with low contact resistance |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103165455A (zh) | 2013-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9589845B1 (en) | Fin cut enabling single diffusion breaks | |
| CN106340455B (zh) | 半导体元件及其制作方法 | |
| US8697523B2 (en) | Integration of SMT in replacement gate FINFET process flow | |
| US8936986B2 (en) | Methods of forming finfet devices with a shared gate structure | |
| US8728885B1 (en) | Methods of forming a three-dimensional semiconductor device with a nanowire channel structure | |
| US8211759B2 (en) | Semiconductor structure and methods of manufacture | |
| CN110061054B (zh) | 半导体元件及其制作方法 | |
| US10497810B2 (en) | Method for fabricating semiconductor device | |
| CN103165428B (zh) | 制作半导体器件的方法 | |
| US20170179275A1 (en) | Fin-type semiconductor structure and method for forming the same | |
| CN110010684B (zh) | 半导体元件及其制作方法 | |
| JP2009522800A (ja) | 半導体装置の製造方法およびこの方法によって得られた半導体装置 | |
| US20180047831A1 (en) | Semiconductor structure and fabrication method thereof | |
| CN103165455B (zh) | 制作鳍形场效应晶体管的方法 | |
| US9093554B2 (en) | Methods of forming semiconductor devices with embedded semiconductor material as source/drain regions using a reduced number of spacers | |
| US8778772B2 (en) | Method of forming transistor with increased gate width | |
| CN105633152B (zh) | 半导体结构及其制作方法 | |
| CN105336703B (zh) | 一种半导体器件的制作方法 | |
| JP2013235880A (ja) | 半導体装置とその製造方法 | |
| CN106601675B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN115241272A (zh) | 半导体元件 | |
| CN103165461B (zh) | 制作半导体器件的方法 | |
| CN107275399B (zh) | 半导体元件及其制作方法 | |
| CN105336611A (zh) | 一种FinFET器件的制作方法 | |
| CN104347413A (zh) | 一种制作FinFET半导体器件的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |