CN104347413A

CN104347413A - 一种制作FinFET半导体器件的方法

Info

Publication number: CN104347413A
Application number: CN201310335581.XA
Authority: CN
Inventors: 肖德元
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-08-02
Filing date: 2013-08-02
Publication date: 2015-02-11
Anticipated expiration: 2033-08-02
Also published as: CN104347413B

Abstract

本发明涉及一种制作FinFET半导体器件的方法，包括：提供半导体衬底；在所述半导体衬底上形成具有浅沟槽图案的硬掩膜层；刻蚀所述半导体衬底以形成浅沟槽以及位于所述浅沟槽之间的鳍片；在所述半导体衬底上沉积第一氧化物层，以对所述浅沟槽进行部分填充；在所述第一氧化物层上沉积凹槽停止层；在所述凹槽停止层上沉积第二氧化物层；执行第一平坦化步骤，停止于所述鳍片顶部的所述凹槽停止层；执行第二平坦化步骤，停止于所述硬掩膜层；回蚀刻所述浅沟槽中的所述第二氧化物层，以露出位于所述浅沟槽中的所述凹槽停止层。根据本发明的方法可以很好的控制氧化物层回刻蚀的工艺变化。

Description

一种制作FinFET半导体器件的方法

技术领域

本发明涉及半导体制造工艺，具体地，本发明涉及一种FinFET的制作方法。

背景技术

集成电路（IC）已经从单个硅芯片上制作的少量互连的器件发展成数以百万的器件。当前IC提供远超过原有想象的性能和复杂性。为了实现复杂性和电路密度（即能够被封装到给定芯片面积上的器件数目）的改进，最小器件特征的尺寸，也称为器件“几何结构”，已经随着各代IC而变得更小。现在以跨度少于四分之一微米的特征来制作半导体器件。

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备收到各种物理极限的限制。对于22nm及更先进的半导体技术而言，随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

鳍片场效应晶体管中的栅极的长度与鳍片（Fin）的长度相等，然而，栅极的宽度是鳍片的高度加鳍片的宽度的总和的二倍。鳍片的高度限制驱动电流和栅极电容，同时鳍片的宽度影响栅极的阈值电压和短沟道控制。在22nm技术节点的器件中，鳍片的宽度可以近似为10nm至15nm，理想的鳍片高度可能为其的两倍或者更多，因为，鳍片的高度越高将增加晶体管的密度，这将使栅极的宽度更有效的适应较小平面的栅极结构。但是，对于体鳍片场效应晶体管(bulk FinFET)，较高的鳍片将使鳍片的刻蚀、回蚀（recess etch）以及隔离注入等工艺的执行很难实现。

具有小特征的三维结构的控制生产提出了新工艺面临挑战。在凹槽刻蚀形成鳍片的过程中将维持垂直剖面的最小侧壁粗糙度的比大于2比1或者更大的比例。然而，缘体上硅（SOI）和体鳍片场效应晶体管(bulk FinFET)应该能够实现较高的性能，体鳍片场效应晶体管(bulk FinFET)的制造流程要求较复杂的工艺。

目前，为了满足半导体技术的不断发展，提出了一种双栅（double-gate）鳍片场效应晶体管。一种非平面晶体管，位于SOI的双栅晶体管。这一技术基于较早的单栅（DELTA，single-gate）晶体管的设计，与单栅晶体管的区别之处在于其控制沟道由薄的多晶硅鳍片覆盖，并且该薄多晶硅层是器件的一部分。为了进一步改善器件的性能人们提出了三栅（tri--gate）晶体管结构，这种晶体管结构采用两个直立的栅极的顶部形成堆叠的单栅极，该晶体管结构为电子的传输提供了3倍的表面面积。三栅晶体管与传统的平面晶体管相比能够减少器件的漏电现象和消耗较少的电能。

现有技术中具有结隔离（junction isolation）的体鳍片场效应晶体管(bulkFinFET)形成方法如图1A-1G所示，如图1A所示，首先在所述半导体衬底100中形成阱，然后在所述阱上形成半导体材料层101；如图1B所示，在半导体材料层101上依次形成硬掩膜层102和图案化的光刻胶层103；如图1C所示，根据图案化的光刻胶层103刻蚀硬掩膜层102和半导体材料层101，以形成浅沟槽104；如图1D所示，在浅沟槽104中填充形成氧化物层105，氧化物层105覆盖硬掩膜层、浅沟槽和半导体衬底；如图1E所示，采用化学机械研磨去除多余的氧化物层以使在氧化物层105的顶部和硬掩膜层102的顶部齐平；如图1F所示，回蚀去除部分的氧化物层以形成浅沟槽隔离结构106；图1G所示，形成金属栅极结构和源漏区。

现有的bulk FinFET的制作工艺较为复杂，并且在鳍片的刻蚀（如图1C）和STI氧化层的形成凹陷（recess）（如图1F）过程中现有的bulk FinFET的制作工艺很难控制多晶硅鳍片高度的变化

因此，提出了一种新的bulk FinFET的制作工艺，以形成均一的鳍片高度，同时获得性能优良的bulk FinFET半导体器件。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了有效解决上述问题，一种制作FinFET半导体器件的方法，包括：提供半导体衬底；在所述半导体衬底上形成具有浅沟槽图案的硬掩膜层；刻蚀所述半导体衬底以形成浅沟槽以及位于所述浅沟槽之间的鳍片；在所述半导体衬底上沉积第一氧化物层，以对所述浅沟槽进行部分填充；在所述第一氧化物层上沉积凹槽停止层；在所述凹槽停止层上沉积第二氧化物层，以完成对所述浅沟槽的填充；执行第一平坦化步骤，停止于所述鳍片顶部的所述凹槽停止层；执行第二平坦化步骤，停止于所述硬掩膜层；回蚀刻所述浅沟槽中的所述第二氧化物层，以露出位于所述浅沟槽中的所述凹槽停止层；去除所述硬掩膜层；去除位于所述浅沟槽中的所述凹槽停止层。

优选地，在回蚀刻所述浅沟槽中的所述第二氧化物层的同时回刻蚀去除部分的所述第一氧化物层以露出所述鳍片的顶部部分。

优选地，所述凹槽停止层包括氮化物、氮氧化物、富含硅的氧化物、FSG或BD。

优选地，所述硬掩膜层包括氮化硅层。

优选地，所述硬掩膜层还包括位于所述氮化硅层与所述半导体衬底之间的垫氧化层。

优选地，采用化学机械研磨工艺执行所述平坦化。

优选地，采用湿法清洗去除所述硬掩膜层。

优选地，采用选择性湿法刻蚀去除所述凹槽停止层。

优选地，还包括在去除所述凹槽停止层之后在所述鳍片的顶部部分上形成金属栅极步骤。

在本发明的三栅体晶体管（bulk tri-gate transistor）的制作工艺中，在浅沟槽中沉积氧化物层形成浅沟槽隔离层的过程中在氧化物层中嵌入凹槽停止层，避免了由采用化学机械研磨处理STI中的氧化物层和回刻蚀STI中的氧化物层的工艺步骤引起的工艺变化性，根据本发明的制作工艺可以很好的控制在STI进行氧化层的回刻蚀的工艺变化。其中，形成的鳍片的高度变化小于1nm。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1G为根据现有技术制备FinTFET的过程剖面示意图；

图2A-2I为根据本发明的一个实施方式制备FinTFET的相关过程剖面示意图；

图3为根据本发明的一个实施方式制备FinTFET的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

下面将结合图2A-2I对本发明所述半导体器件的制备方法进行详细描述。如图2A所示，提供半导体衬底200，在所述半导体的衬底200中形成有阱；

所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。此外，半导体衬底上可以被定义有源区。

在半导体衬底200上形成硬掩膜层，硬掩膜层包括垫氧化层201和氮化物层202，垫氧化层的材料优选氧化硅，氮化物层的材料优选氮化硅，可以采用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等形成垫氧化层和氮化物层。然后通过光刻掩膜版将有源区的图形转移到氮化物层上，以光刻胶层作为掩膜刻蚀氮化物层202，再以氮化物为掩膜刻蚀垫氧化层201和半导体衬底，形成浅沟槽203，浅沟槽深度范围为1000埃至3000埃。其中垫氧化层的厚度为50埃至200埃，氮化物层的厚度为70埃至500埃。

在本发明的一具体实施方式中，以所述被图形化的光刻胶层为掩膜，采用干法刻蚀工艺，在通入CF₄和CHF₃的刻蚀条件下，对氮化物层202、垫氧化层201和部分所述半导体衬底200进行刻蚀，在该步骤中所述蚀刻压力：50-150mTorr；功率：300-800W；时间：5-15s；其中气体流量：CF₄，10-30sccm；CHF₃，10-30sccm，需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。

在所述半导体衬底中形成有阱，在本发明的一具体实施方式中所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。

作为优选，所述半导体衬底200为Si材料层的厚度为10-100nm，优选为30-50nm。以在所述半导体衬底200中形成浅沟槽203以及位于所述浅沟槽203之间的鳍片204。

接着，如图2B所示，在所述浅沟槽203中沉积形成氧化物层205，氧化物层205材料优选二氧化硅，采用高深比二氧化硅沉积技术填充浅沟槽，可以采用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等。形成的氧化物层205填充了部分的浅沟槽203，且氧化物层205覆盖整个硅和垫氮化物表面。接着，在氧化物层205上形成凹槽停止层206（recess stop layer），以形成浅沟槽207。凹槽停止层206包括氮化物、氮氧化物、富含硅的氧化物，含氟的二氧化硅（FSG），碳掺杂的氧化硅（BD，black diamond）等诸如类似的物质，例如，凹槽停止层206的材料可以为氮化硅、氮氧化硅或者SRO（氧化锶），凹槽停止层可以使用包括但不限于：化学汽相沉积方法和物理汽相沉积方法形成。

然后，如图2C所示，在凹槽停止层206上沉积形成氧化物层208，相当于，在浅沟槽207中填充形成氧化物层208，最终以完成对浅沟槽氧化物层的沉积，氧化物层208的材料与氧化物层205的材料相同，制备方法相同，氧化物层208材料优选二氧化硅，采用高深比二氧化硅沉积技术填充浅沟槽，可以采用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等。

如图2D所示，采用平坦化工艺去除多余的氧化物层208，停止于所述鳍片204顶部的凹槽停止层206，以使氧化物层208的顶部与所述鳍片204顶部的凹槽停止层206的顶部齐平。然后，如图2E所示，采用平坦化工艺去除多余的氧化物层208和凹槽停止层206，停止于氮化物层202，以使氧化物层205、氧化物层208、凹槽停止层206以及氮化物层202的顶部齐平。

可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。

如图2F所示，采回蚀刻（etch back）所述氧化物层208和氧化物层205，回蚀刻（etch back）所述氧化物层205和氧化物层208停止于所述浅沟槽203中的凹槽停止层206，以露出位于浅沟槽203中的所述凹槽停止层206，形成顶部低于所述鳍片204的浅沟槽隔离层209。回刻蚀深度为100埃至1000埃。其中，在执行回刻蚀工艺去除掉氧化物层208和部分氧化物层205之后，以露出鳍片204的顶部部分204a和204b，形成的浅沟槽隔离层209的高度均匀，露出的鳍片的顶部部分204a和204b的高度相同，根据本发明的制作方法可以形成高度均一的鳍片。

既可以采用干蚀刻法也可以采用湿蚀刻法移除氧化物层。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。

使用一干蚀刻制造工艺，例如以氟化硫(SF₆)、氮及氯作为蚀刻剂且对氧化物层具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺，进行回蚀刻制造工艺。传统干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。

在本发明的一具体地实施方式中，采用等离子体刻蚀，刻蚀气体可以采用基于氮气的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现多晶硅的干法刻蚀。采用的刻蚀气体为基于含氟的气体，刻蚀气体的流量为：100～200立方厘米/分钟(sccm)；反应室内压力可为30～50mTorr，刻蚀的时间为10～15秒，功率为50～100W，偏置功率为0W。

如图2G所示，采用湿法清洗去除氮化物层和垫氧化层，以露出鳍片204的顶部。所述湿法清洗可采用稀释的氢氟酸或者热磷酸中的一种或者两种去除垫氧化层和氮化物层。

如图2H所示，去除凹槽停止层206以露出鳍片204和浅沟槽隔离层209，优选采用对凹槽停止层材料具有较高选择性的湿法刻蚀工艺去除凹槽停止层206。湿法蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。

然后，如图2I所示，在所述鳍片204的顶部部分204a、204b和浅沟槽隔离层209上形成栅极结构210，栅极结构210包括栅极211和栅极介电层212。栅极结构为金属栅极结构。

在本发明的一具体地实施方式中，所述鳍片204和浅沟槽隔离层208上先形成多晶硅栅极结构，所述多晶硅栅极结构的形成方法为首先在所述鳍片和浅沟槽隔离层上形成介电层，在介电层上形成栅氧化层，作为优选，所述栅氧化层的材料为二氧化硅，可以采用热氧化的方式形成。在栅氧化层上形成多晶硅层，形成方法可选用低压化学气相淀积(LPCVD)工艺。

然后进行图案化，以在所述鳍片和浅沟槽隔离层上形成多晶硅栅极结构，所述图案化方法为首先形成图案化的光刻胶层，以所述光刻胶层为掩膜蚀刻所述多晶硅层和栅氧化层，最后灰化去除所述光刻胶层，但是所述多晶硅栅极结构的图案化方法并不局限于上述示例。

作为优选，为了进一步提高所述器件的性能，所述栅极结构209为金属栅极结构或高K金属栅极结构，在本发明的一具体实施方式中，所述金属栅极结构的形成方法为先在鳍片和浅沟槽隔离层上形成多晶硅栅极结构，其作为虚拟栅极，接着去除所述虚拟栅极以形成沟槽，在所述沟槽的底部和侧壁形成U型的栅极介电层，作为优选，所述栅极介电层为高K介电层来形成所述栅极介电层，例如用在Hf0₂中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。接着，在所述沟槽中所述栅极介电层上填充多个薄膜堆栈形成，所述薄膜包括功函数金属层，阻挡层和导电层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。最终形成高k金属栅极结构。对于本领域的技术人员来说刻蚀去除虚拟栅极以形成金属栅极结构是本领域的常用技术手段在此就不一一详细论述。

在所述栅极结构的两侧执行LDD离子注入，以形成轻掺杂区域。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；在本发明的一具体实施方式中形成的器件为PMOS器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。或者，可以不执行LDD离子注入工艺直接执行后面的制作工艺，LDD掺杂工艺不是必须的。

作为优选，在形成所述栅极结构209之后，还可以进一步包含在栅极两侧形成源漏区的步骤，具体地，可以通过离子注入或者扩散的方法来形成所述源漏区，作为进一步的优选，在进行离子注入或者扩散后还可以进一步包括一热退火的步骤。

所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行快速升温退火(RTA)工艺，在本发明所述高纯气体优选为氮气或惰性气体，所述快速升温退火工艺步骤的温度为800-1200℃，优选为1050℃，所述热退火步骤时间为1-300s。作为进一步的优选，在本发明中选用的快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等，但并非局限于所举示例。

图3为本发明一具体实施方式中所述半导体器件制备方法流程图，具体地包括以下步骤：

步骤301提供半导体衬底，在半导体衬底上依次形成垫氧化层和氮化物层，采用光刻工艺依次刻蚀氮化物层、垫氧化层、和部分的半导体衬底，以形成浅沟槽；

步骤302对浅沟槽进行部分填充形成第一氧化物层，在氧化物层上形成凹槽停止层；

步骤303完成对浅沟槽剩余部分的填充，以形成第二氧化物层；

步骤304采用平坦化工艺处理第二氧化物层以使第二氧化物层的顶部和凹槽停止层齐平；

步骤305采用平坦化工艺处理第一氧化物层、第二氧化物层和凹槽停止层以使第一氧化物层、第二氧化物层、凹槽停止层的顶部和氮化物层的顶部齐平；

步骤306回刻蚀第一氧化物层和第二氧化物层以形成浅沟槽隔离层；

步骤307去除垫氧化层和氮化物层；

步骤308去除凹槽停止层，以形成鳍片和STI隔离层；

步骤309形成金属栅极和源漏区；

在本发明的半导体器件的制作方法中，在浅沟槽中沉积氧化物层形成浅沟槽隔离层的过程中在氧化物层中嵌入凹槽停止层，避免了由采用化学机械研磨处理STI中的氧化物层和回刻蚀STI中的氧化物层的工艺步骤引起的工艺变化性，根据本发明的制作工艺可以很好的控制在STI进行氧化层的回刻蚀的工艺变化，所形成的鳍片的高度变化小于1nm。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims

1.一种制作FinFET半导体器件的方法，包括：

提供半导体衬底；

在所述半导体衬底上形成具有浅沟槽图案的硬掩膜层；

刻蚀所述半导体衬底以形成浅沟槽以及位于所述浅沟槽之间的鳍片；

在所述半导体衬底上沉积第一氧化物层，以对所述浅沟槽进行部分填充；

在所述第一氧化物层上沉积凹槽停止层；

在所述凹槽停止层上沉积第二氧化物层，以完成对所述浅沟槽的填充；

执行第一平坦化步骤，停止于所述鳍片顶部的所述凹槽停止层；

执行第二平坦化步骤，停止于所述硬掩膜层；

回蚀刻所述浅沟槽中的所述第二氧化物层，以露出位于所述浅沟槽中的所述凹槽停止层；

去除所述硬掩膜层；

去除位于所述浅沟槽中的所述凹槽停止层。

2.根据要求1所述的方法，其特征在于，在回蚀刻所述浅沟槽中的所述第二氧化物层的同时回刻蚀去除部分的所述第一氧化物层以露出所述鳍片的顶部部分。

3.根据要求1所述的方法，其特征在于，所述凹槽停止层包括氮化物、氮氧化物、富含硅的氧化物、FSG或BD。

4.根据要求1所述的方法，其特征在于，所述硬掩膜层包括氮化硅层。

5.根据要求1所述的方法，其特征在于，所述硬掩膜层还包括位于所述氮化硅层与所述半导体衬底之间的垫氧化层。

6.根据要求1所述的方法，其特征在于，采用化学机械研磨工艺执行所述平坦化。

7.根据要求1所述的方法，其特征在于，采用湿法清洗去除所述硬掩膜层。

8.根据要求1所述的方法，其特征在于，采用选择性湿法刻蚀去除所述凹槽停止层。

9.根据要求1所述的方法，其特征在于，还包括在去除所述凹槽停止层之后在所述鳍片的顶部部分上形成金属栅极步骤。