CN101295664A - 浅沟槽隔离结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种浅沟槽隔离结构及其制造方法，在刻蚀沟槽之后将垫氮化硅层移除，利用炉管(furnace)热氮化工艺在衬底和沟槽表面形成一层厚度非常均匀的氮化硅层作为研磨停止层。由于这层氮化硅层的厚度很均匀，大大提高了化学机械研磨工艺的研磨终点一致性，能够较为精确地控制研磨后沟槽内填充氧化层的厚度。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种浅沟槽隔离(STI)结构及其制造方法。
背景技术
随着半导体技术的飞速发展，半导体器件特征尺寸显著减小，对芯片制造工艺也相应地提出了更高的要求。其中一个具有挑战性的课题就是绝缘介质在各个薄膜层之间或沟槽中均匀无孔地填充以提供充分有效的隔离保护。在制造工艺进入深亚微米技术节点之后，0.13μm以下的元件例如MOS器件有源区之间的隔离已大多采用浅沟槽隔离(shallowtrench isolation，STI)结构。
申请号为200510023987.X的中国专利申请介绍了一种STI隔离结构的形成方法，首先需要在衬底中刻蚀出沟槽，再利用化学气相淀积(CVD)在浅沟槽中填入介电质，例如氧化硅，再利用化学机械研磨(CMP)的方法使晶片表面平坦化。图1A至图1G为说明上述STI隔离结构制造过程的剖面示意图。首先如图1A所示，在半导体衬底10表面沉积垫氧化层(padoxide)11和垫氮化硅层(pad nitride)12，然后刻蚀垫氧化层11和垫氮化硅层12以及衬底10形成沟槽13，如图1B所示；随后在沟槽13的内壁和底部表面形成一层衬氧化层(liner oxide)14，如图1C所示；然后利用高密度等离子化学气相淀积工艺(HDP-CVD)在衬底10表面沉积氧化硅层15，如图1D所示；随后进行化学机械研磨(CMP)，由于垫氮化硅层12的硬度要高于氧化硅层15的硬度，在研磨过程中，氧化硅层15比垫氮化硅层12具有更高的研磨速率。垫氮化硅层12的作用相当于研磨停止层，化学机械研磨进程会停止于垫氮化硅层12表面，此时氧化硅层15更多地被研磨，其表面低于垫氮化硅层12表面，如图1E所示；然后如图1F所示，采用湿法腐蚀的方法去除垫氮化硅层12，并移除垫氧化层11，如图1G所示。
在上述STI隔离结构的制造过程中，垫氮化硅层12的沉积厚度并不均匀，而且其作为刻蚀沟槽时的硬掩膜层，在刻蚀后剩余的厚度更是变化很大。在后续作为CMP研磨停止层时，由于垫氮化硅层12的厚度不均匀，因此研磨工艺进程停止的位置不确定，使得氧化硅层15的厚度无法控制。
发明内容
本发明的目的在于提供一种浅沟槽隔离(STI)结构及其制造方法，能够较为精确地控制沟槽内填充的氧化层的厚度。
为达到上述目的，一方面提供了一种浅沟槽隔离结构的制造方法，包括：
提供一半导体衬底；
在所述半导体衬底表面形成第一介质层；
在所述第一介质层表面形成第二介质层；
刻蚀所述第一介质层、第二介质层和半导体衬底形成沟槽；
移除所述第二介质层；
在所述沟槽的内壁和底部表面形成第三介质层；
在所述第一介质层和第三介质层表面形成第四介质层；
在所述第四介质层表面沉积绝缘层以使所述绝缘层填满所述沟槽；
研磨所述绝缘层并停止在所述第四介质层中；
移除衬底表面剩余的第四介质层和第一介质层。
所述第一介质层为氧化硅。
所述第一介质层的厚度为50～
所述第二介质层为氮化硅或氮氧化硅。
所述第二介质层的厚度为1000～
所述第三介质层为氧化硅。
所述第三介质层的厚度为70～
所述第四介质层为氮化硅。
所述第四介质层利用炉管热氮化工艺形成。
所述第四介质层的厚度为100～
另一方面，提供了一种浅沟槽隔离结构，包括衬底中的沟槽和位于沟槽内壁和底部的衬氧化层，以及填充在沟槽中的绝缘层，所述绝缘层和衬氧化层之间还具有氮化硅层。
所述氮化硅层利用炉管热氮化工艺形成。
所述氮化硅层的厚度为100～
所述绝缘层的材料为氧化硅。
与现有技术相比，本发明具有以下优点：
本发明的浅沟槽隔离结构的制造方法在刻蚀沟槽之后将垫氮化硅层移除，利用炉管(furnace)热氮化工艺在衬底和沟槽表面形成一层厚度非常均匀的氮化硅层作为研磨停止层。由于这层氮化硅层的厚度很均匀，大大提高了化学机械研磨工艺的研磨终点一致性，能够较为精确地控制研磨后沟槽内填充氧化层的厚度。此外，由于炉管热氧化工艺形成的氮化硅层具有张应力(tensile)，在CMP研磨之后，剩余在沟槽中的氮化硅层能够对有源区的NMOS器件起到应力补偿作用，进一步改善了器件性能。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。
图1A至图1G为说明现有STI隔离结构制造过程的剖面示意图；
图2A至图2H为根据本发明实施例的STI隔离结构制造过程的剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
图2A至图2F为根据本发明实施例的STI隔离结构制造过程的剖面示意图。首先如图2A所示，在半导体衬底100表面形成垫氧化硅层(pad oxide)110和垫氮化硅层(pad nitride)120。衬底100包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成衬底100的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。
垫氧化硅层110可以采用热氧化法，例如炉管(furnace)氧化，或原为蒸气产生(ISSG)法形成，氧化的温度控制在900～1000℃之间，生长的厚度为50～
垫氮化硅层120利用热生长或化学气相淀积(CVD)等方法形成，优选为等离子增强化学气相淀积(PECVD)工艺。反应室温度控制在300～500℃，淀积的厚度为1000～
接下来如图2B所示，在氮化硅层120表面利用旋涂(spin on)法涂布光刻胶，并通过曝光、显影等光刻工艺形成光刻胶图形。该图形定义隔离沟槽的位置。然后，以光刻胶图形为掩膜刻蚀垫氧化硅层110和垫氮化硅层120。在刻蚀过程中，刻蚀气体为包括含氟(F)气体、氯气Cl2、氧气O2、氦气He等的混合气体，以及惰性气体(例如氢气Ar、氖气Ne)。流量为40-80sccm，刻蚀反应室的等离子源输出功率为200-2000W，衬底温度控制在20℃和80℃之间，腔体压力为5-50mTorr。
然后以氮化硅层120为掩膜，采用反应离子刻蚀或等离子刻蚀工艺刻蚀半导体衬底100，形成隔离沟槽130。在刻蚀过程中，刻蚀的方向性可以通过控制等离子源的偏置功率和阴极(也就是衬底)偏压功率来实现。刻蚀气体包括氩气Ar以及四氟甲烷CF4、六氟乙烷C2F6和三氟甲烷CHF3等含氟气体。在反应室内同时通入上述气体，其中氩气Ar起到稀释刻蚀气体的作用，其流量为100sccm～300sccm。起刻蚀作用的气体中，四氟甲烷CF4的流量为50sccm～100sccm；六氟乙烷C2F6的流量为100sccm～400sccm；三氟甲烷CHF3的流量为10sccm～100sccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为50W～1000W；射频偏置功率源的输出功率为50W～250W。反应室内的压力设置为50mTorr～200mTorr，衬底温度控制在20℃和90℃之间。上述等离子刻蚀的过程是一种各向异性的刻蚀，刻蚀气体和稀释气体的共同作用使刻蚀后的沟槽为斜面，且倾斜角度为70度到85度，沟槽的深度为2000～
然后如图2C所示，在刻蚀形成沟槽之后，本发明的方法优选利用丙三醇(glycerol)和热磷酸的混合溶液湿法去除氮化硅层120。随后，如图2D所示，利用热氧化法或原为蒸气产生(ISSG)工艺在沟槽内壁和底部表面生长一层衬氧化层(liner oxide)140。氧化的温度控制在900～1100℃之间，生长的厚度为50～衬氧化层140能够修复刻蚀过程中沟槽表面出现的刻蚀损伤。
在接下来的工艺步骤中，如图2E所示，利用炉管(furnace)热氮化工艺在衬底100和沟槽130表面形成一层氮化硅层150，厚度为100～
炉管(furnace)热氮化工艺所生长的氮化硅层150的厚度非常均匀，而且可以通过控制反应时间来较为精确地控制氮化硅层150的厚度。本发明实施例中，该氮化硅层150作为研磨停止层，能够提高化学机械研磨工艺的研磨终点一致性。
在接下来的工艺步骤中，如图2F所示，利用HDP-CVD工艺在衬底表面沉积绝缘层160。该绝缘层160的材料为氧化硅、氟硅玻璃、未掺杂的硅酸盐玻璃和正硅酸四乙酯(TEOS)中的一种，优选为未掺杂的硅酸盐玻璃(USG)。绝缘层160沉积的厚度约为5000～
这样的厚度能够完全填满沟槽。随后，在氮气气氛中对沉积的绝缘层160进行高温热退火。退火的温度为900～1150℃，时间为50～150min。该退火步骤一方面能够通过绝缘层160自身产生的流动性排出淀积过程中可能产生的孔隙(void)，另一方面亦能够增加致密度并使其表面更加均匀。
随后如图2G所示，利用化学机械研磨(CMP)工艺，对绝缘层160进行研磨，使表面平坦化。由于氮化硅层150的研磨停止层的作用，化学机械研磨工艺能够停止在氮化硅层150上。
接下来如图2H所示，去除衬底表面剩余的氮化硅层150和垫氧化硅层110。由于氮化硅层150的厚度非常均匀，因此研磨后的沟槽内绝缘层160的厚度可以控制得十分均匀，而且通过控制氮化硅层150的厚度，可以获得精确的绝缘层160的高度。
本发明的浅沟槽隔离结构如图2F所示，包括衬底100和在衬底100中刻蚀形成的沟槽，和位于沟槽内壁和底部的衬氧化层140，以及填充在沟槽中的绝缘层160，所述绝缘层160和衬氧化层140之间还具有氮化硅层150。所述氮化硅层150利用炉管热氮化工艺形成，厚度为100～
所述绝缘层160的材料为氧化硅。
本发明的浅沟槽隔离结构的制造方法在刻蚀沟槽之后将垫氮化硅层120移除，利用炉管热氮化工艺在衬底和沟槽表面形成一层厚度非常均匀的氮化硅层150作为研磨停止层。由于这层氮化硅层150的厚度很均匀，大大提高了化学机械研磨工艺的研磨终点一致性，能够较为精确地控制研磨后沟槽内填充氧化层的厚度。此外，由于炉管热氧化工艺形成的氮化硅层150具有张应力(tensile)，在CMP研磨之后，剩余在沟槽中的氮化硅层150能够对有源区的NMOS器件起到应力补偿作用，进一步改善了器件性能。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (14)
1、一种浅沟槽隔离结构的制造方法，包括：
提供一半导体衬底；
在所述半导体衬底表面形成第一介质层；
在所述第一介质层表面形成第二介质层；
刻蚀所述第一介质层、第二介质层和半导体衬底形成沟槽；
移除所述第二介质层；
在所述沟槽的内壁和底部表面形成第三介质层；
在所述第一介质层和第三介质层表面形成第四介质层；
在所述第四介质层表面沉积绝缘层以使所述绝缘层填满所述沟槽；
研磨所述绝缘层并停止在所述第四介质层中；
移除衬底表面剩余的第四介质层和第一介质层。
2、根据权利要求1所述的方法，其特征在于：所述第一介质层为氧化硅。
3、根据权利要求2所述的方法，其特征在于：所述第一介质层的厚度为50～100
4、根据权利要求1所述的方法，其特征在于：所述第二介质层为氮化硅或氮氧化硅。
5、根据权利要求4所述的方法，其特征在于：所述第二介质层的厚度为1000～1200
6、根据权利要求1所述的方法，其特征在于：所述第三介质层为氧化硅。
7、根据权利要求6所述的方法，其特征在于：所述第三介质层的厚度为70～100
8、根据权利要求1所述的方法，其特征在于：所述第四介质层为氮化硅。
9、根据权利要求8所述的方法，其特征在于：所述第四介质层利用炉管热氮化工艺形成。
10、根据权利要求8或9所述的方法，其特征在于：所述第四介质层的厚度为100～300
11、一种浅沟槽隔离结构，包括衬底中的沟槽和位于沟槽内壁和底部的衬氧化层，以及填充在沟槽中的绝缘层，其特征在于：所述绝缘层和衬氧化层之间还具有氮化硅层。
12、根据权利要求11所述的浅沟槽隔离结构，其特征在于：所述氮化硅层利用炉管热氮化工艺形成。
13、根据权利要求12所述的浅沟槽隔离结构，其特征在于：所述氮化硅层的厚度为100～300
14、根据权利要求11所述的浅沟槽隔离结构，其特征在于：所述绝缘层的材料为氧化硅。
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20111117 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20091118 Termination date: 20190424 |