CN101996921B - Sti的形成方法 - Google Patents
Sti的形成方法 Download PDFInfo
- Publication number
- CN101996921B CN101996921B CN2009100567302A CN200910056730A CN101996921B CN 101996921 B CN101996921 B CN 101996921B CN 2009100567302 A CN2009100567302 A CN 2009100567302A CN 200910056730 A CN200910056730 A CN 200910056730A CN 101996921 B CN101996921 B CN 101996921B
- Authority
- CN
- China
- Prior art keywords
- layer
- hard mask
- nitride layer
- semiconductor
- formation method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
Abstract
本发明提供了一种STI的形成方法，包括步骤：提供半导体基底；在半导体基底上利用原子层沉积的方法形成氮化物层；在所述氮化物层上形成硬掩膜层，所述氮化物层和硬掩膜层构成刻蚀阻挡层；对所述硬掩膜层、氮化物层以及半导体基底进行刻蚀，从而在硬掩膜层、氮化物层以及半导体基底内形成沟槽；沉积绝缘介质，所述绝缘介质覆盖所述沟槽的侧壁和底部以及硬掩膜层；对所述绝缘介质进行平坦化；去除所述氮化物层和硬掩膜层，该方法减小了刻蚀过程中的刻蚀阻挡层容易脱落的可能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种STI的形成方法。
背景技术
随着半导体工艺进入深亚微米时代，0.13μm以下的元件例如CMOS器件中，NMOS晶体管和PMOS晶体管之间的隔离均采用STI(浅沟槽隔离)工艺形成。
图1为现有技术中一种STI的制造方法流程图。参考图1，STI的形成方法通常包括步骤：S1：提供半导体基底，具体的首先在半导体基底上形成刻蚀阻挡层；S2：接着在所述刻蚀阻挡层上形成光掩膜层，接着图案化所述光掩膜层，使得所述刻蚀阻挡层的部分区域被暴露；S3：对刻蚀阻挡层及刻蚀阻挡层下层的半导体基底进行刻蚀，在所述刻蚀阻挡层和所述半导体基底中形成沟槽，具体的，利用所述图案化的光掩膜层做掩膜，对所述刻蚀阻挡层和所述半导体基底进行刻蚀，在刻蚀阻挡层和半导体基底中形成沟槽；S4：向所述沟槽内填充绝缘介质，例如绝缘介质可以为氧化物；S5：平坦化所述绝缘介质；S6：去除刻蚀阻挡层，形成STI。
例如在文件号为“US6713780B2”的美国专利文献中提供了一种利用多晶硅层做刻蚀阻挡层形成STI的方法，参考图2至图5，包括步骤：在衬底10表面形成刻蚀阻挡层20，其为从下到上的氧化物层20a-多晶硅层20b-氮化硅层20c的叠层结构，其中氮化物层20c为硬掩膜层，多晶硅层20b为缓冲层；刻蚀在衬底10和刻蚀阻挡层20内形成沟槽30；采用热氧化的方法在沟槽30的侧壁及衬底上生长氧化硅层40；向所述沟槽30填充介质50；对填充介质50进行平坦化，并去除氮化硅层20c；最后将氧化物层20a和多晶硅层20b清洗掉，形成STI。
上述STI的形成方法中所述刻蚀阻挡层通常为多晶硅层和氮化硅层的叠层结构，在STI制造过程中发现，STI形成过程中刻蚀形成沟槽时，由于刻蚀阻挡层的厚度较厚，因此刻蚀过程中容易出现刻蚀阻挡层脱落的问题。
发明内容
本发明的解决的问题是减小刻蚀过程中的刻蚀阻挡层脱落。
为了解决上述问题，本发明提供了一种STI的形成方法，包括步骤：提供半导体基底；在半导体基底上利用原子层沉积的方法形成氮化物层；在所述氮化物层上形成硬掩膜层，所述氮化物层和硬掩膜层构成刻蚀阻挡层；对所述硬掩膜层、氮化物层以及半导体基底进行刻蚀，从而在硬掩膜层、氮化物层以及半导体基底内形成沟槽；沉积绝缘介质，所述绝缘介质覆盖所述沟槽的侧壁和底部以及硬掩膜层；对所述绝缘介质进行平坦化；去除所述氮化物层和硬掩膜层。
可选的，所述硬掩膜层的材料为氮化硅。
可选的，所述硬掩膜层的形成方法为LPCVD。
可选的，所述氮化物层的形成方法中沉积温度为400℃至600℃。
可选的，形成所述氮化物层的原料包括：SiH2CL2和NH3，SiH2CL2和NH3的流量比为1/5至1/10。
可选的，SiH2CL2的流量为0.2L/min至1L/min，NH3的流量为1L/min至5L/min，沉积时间为10mins至120mins。
可选的，所述氮化物层的厚度为114埃±15埃，硬掩膜层的厚度为82±15埃。
可选的，所述半导体基底还包括氧化硅层。
可选的，所述氧化硅层利用热氧化生长的方式形成。
可选的，对所述硬掩膜层、氮化物层以及半导体基底进行刻蚀，形成沟槽的步骤包括：
在硬掩膜层上形成具有开口的掩膜图形；
以所述掩膜图形为掩膜对硬掩膜层、氮化物层和半导体基底进行刻蚀。
和现有技术相比，上述技术方案的优点在于：
通过将现有技术中的刻蚀阻挡层中的多晶硅缓冲层替换为本发明中的氮化物层，因为氮化物层的刻蚀速率小于多晶硅的刻蚀速率，因此利用氮化物层做缓冲层还可以起到硬掩膜的作用，因此这样就可以将缓冲层和硬掩膜层的厚度都减薄，也就是刻蚀阻挡层减薄，从而这样就使得刻蚀阻挡层在刻蚀中脱落的可能性减小，并且因为硬掩膜层减薄从而平坦化效率更高。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有的一种STI形成方法的流程图；
图2至图5为现有的一种STI形成方法的示意图；
图6为本发明的STI的形成方法流程图；
图7至图13为本发明的STI的形成方法示意图。
具体实施方式
从背景技术可知在STI的形成过程中通常先在半导体基底上形成一层刻蚀阻挡层；然后在刻蚀阻挡层上形成具有开口图形的掩膜层；接着进行刻蚀在掩膜层开口处的半导体基底以及刻蚀阻挡层中形成沟槽；接着向所述沟槽内填充绝缘介质；接着平坦化所述绝缘介质；最后去除刻蚀阻挡层，形成STI。
但是采用现有技术，刻蚀半导体基底以及刻蚀阻挡层中形成沟槽后测试发现在基底上存在一些刻蚀阻挡层的脱落物，本发明的发明人在研究后认为：现有技术中采用氮化硅和多晶硅的叠层结构作为刻蚀阻挡层，其中氮化硅层作为半导体基底的硬掩膜层，在刻蚀沟槽过程中保护半导体基底；多晶硅层作为缓冲层，由于多晶硅层的刻蚀速率和氮化硅的刻蚀速率不同，从而多晶硅层还起到刻蚀停止的作用。但是由于多晶硅层的刻蚀速率较快，为了更好的保护半导体基底，起硬掩膜作用的氮化硅层需要制作的非常厚，缓冲层也需要制作的较厚，这样在刻蚀的过程中刻蚀阻挡层就容易发生脱落，另外一方面由于多晶硅层和氮化硅层之间的应力差较大，从而也容易使氮化硅层从多晶硅层上脱落。
在分析了上述原因之后，本发明的发明人提供的一种STI的形成方法，包括步骤：提供半导体基底；在半导体基底上利用原子层沉积的方法形成氮化物层；在所述氮化物层上形成硬掩膜层，所述氮化物层和硬掩膜层构成刻蚀阻挡层；对所述硬掩膜层、氮化物层以及半导体基底进行刻蚀，从而在硬掩膜层、氮化物层以及半导体基底内形成沟槽；沉积绝缘介质，所述绝缘介质覆盖所述沟槽的侧壁和底部以及硬掩膜层；对所述绝缘介质进行平坦化；去除所述氮化物层和硬掩膜层。
上述技术方案，通过利用氮化物层来作为缓冲层，从而替代了现有技术中利用多晶硅层做缓冲层，这样就可以将缓冲层和硬掩膜层的厚度都减薄，也就是刻蚀阻挡层减薄，从而这样就使得刻蚀阻挡层在刻蚀中脱落的可能性减小，并且在平坦化的过程中效率更高，平坦化之后的形貌更好。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图6为本发明的STI的形成方法流程图。图7至图13为本发明的STI的形成方法示意图，下面参考图6至图13对本发明的STI的形成方法进行说明，包括步骤：
S10：提供半导体基底。
参考图7，具体的，半导体基底110可以是单晶、多晶或非晶结构的硅、或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成半导体基底110的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。在半导体基底110中通过掺杂工艺例如离子注入工艺形成有源区(AA)(未图示)。
在一种优选实现方式中，所述半导体基底110还包括氧化硅层110a，所述氧化硅层110a为利用热氧化生长的方式形成的，其结构致密，可以在形成刻蚀阻挡层的步骤中保护氧化硅层110a的下层半导体基底。
S20：在半导体基底110上利用原子层沉积的方法形成氮化物层。
参考图8，具体的，在半导体基底上形成氮化物层120。在一具体实现方式中，沉积温度400℃至600℃，例如450℃、500℃、550℃，利用的反应物为：SiH2CL2和NH3，其中SiH2CL2和NH3的流量比为1/5至1/10，例如1/6、1/7、1/8、1/9。
在一优选的实现方式中SiH2CL2的流量为0.2L/min至1L/min，例如0.3L/min、0.4L/min、0.5L/min、0.6L/min、0.7L/min、0.8L/min、0.9L/min，NH3的流量为1L/min至5L/min，例如1L/min、2L/min、3L/min、4L/min，沉积时间为10mins至120mins，例如30mins、60mins、90mins、110mins，从而会在半导体基底和氮化物层之间形成光滑的原子界面，并且形成理想厚度的氮化物层120。
在一优选的实现方式中氮化物层的厚度为82埃±15埃。
S30：在所述氮化物层120上形成硬掩膜层。
参考图9，所述硬掩膜层130可以利用任何常规真空镀膜技术获得。例如原子层沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，优选的利用低压化学气相淀积(LPCVD)工艺，在高温(约750摄氏度)条件下，经由氨气和二氯硅烷反应生成氮化硅(Si3N4)。具体的厚度可以与形成的方法相关，例如利用低压化学气相淀积(LPCVD)工艺形成的氮化硅(Si3N4)层的厚度为：114埃±15埃。因为原子层沉积(ALD)成本较高，因此优选利用LPCVD工艺可以降低成本，并且形成的硬掩膜层的平坦性好。
上述氮化物层120和硬掩膜层130构成刻蚀阻挡层，其中氮化物层作为刻蚀缓冲层。
原子层沉积(ALD)的方法形成的膜层结构致密，但是形成的速度较慢，成本较高，因此不常采用。但是本发明的发明人在研究后认为由于现有技术中的多晶硅层刻蚀速率较快，从而不得不将多晶硅层和硬掩膜层的厚度设置的较厚，这样就会带来刻蚀中容易脱落的问题，而利用原子层沉积的方法来形成氮化物的缓冲层，可以使得氮化物层结构致密，从而利用较薄的厚度就可以起到现有技术中多晶硅层的效果，并且由于在刻蚀沟槽的过程中缓冲层的刻蚀速率减慢，从而氮化物的缓冲层也可以起到一定的硬掩膜的作用，从而可以将硬掩膜的厚度减薄，这样就使得刻蚀阻挡层的总厚度减薄，可以减小刻蚀过程中的脱落问题，并且由于厚度减薄，使得在平坦化的过程中效率提高。
S40：对所述硬掩膜层130、氮化物层120以及半导体基底进行刻蚀，从而在硬掩膜层130、氮化物层120以及半导体基底110内形成沟槽。
参考图10，可以利用在硬掩膜层130上旋涂光刻胶层，然后图案化光刻胶层，形成具有开口的掩膜图形，露出硬掩膜层130、氮化物层120以及半导体基底110，利用掩模图形作为掩膜在衬底100中刻蚀出沟槽140。
所述刻蚀可以利用本领域技术人员熟知的方法进行刻蚀，例如利用等离子干法刻蚀。具体包括：选用电感耦合等离子体型刻蚀设备，在刻蚀过程中，例如刻蚀气体包括氩气Ar以及四氟甲烷CF4、六氟乙烷C2F6和三氟甲烷CHF3等含氟气体。在反应室内同时通入上述气体，其中氩气Ar起到稀释刻蚀气体的作用，其流量为100sccm～300sccm。起刻蚀作用的气体中，四氟甲烷CF4的流量为50sccm～100sccm；六氟乙烷C2F6的流量为100sccm～400sccm；三氟甲烷CHF3的流量为10sccm～100sccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为50W～1000W；射频偏置功率源的输出功率为50W～250W。反应室内的压力设置为50mTorr～200mTorr，半导体基底温度控制在20℃和90℃之间。上述等离子刻蚀的过程是一种各向异性的刻蚀，刻蚀气体和稀释气体的共同作用使刻蚀后的沟槽为斜面，优选的倾斜角度为70度到85度，沟槽的深度可以为2000埃～4000埃。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。
在本发明中，利用ALD工艺形成的氮化硅材料的氮化物层；优选的利用LPCVD的方式形成氮化硅材料的硬掩膜层，由于在刻蚀形成沟槽的过程中，LPCVD的方式形成硬掩膜层的刻蚀速率要大于ALD工艺形成的氮化物层，因此使得刻蚀形成的沟槽的开口为V字形，这样便于在后续的填充步骤中填充的质量更好。
在其它实施例中，也可以采用下列方法：
以光刻胶图形为掩膜刻蚀硬掩膜层，将光刻胶图形转移至硬掩膜层中。然后将光刻胶图形去除，利用硬掩膜层作为掩膜进行刻蚀，在半导体基底中形成沟槽。
在刻蚀形成沟槽之后，还可以利用热氧化法或原为蒸气产生(ISSG)工艺在沟槽内壁和底部表面生长一层衬氧化层(liner oxide)150。氧化的温度控制在900～1100℃之间，生长的厚度为
。衬氧化层150能够修复刻蚀过程中沟槽表面出现的刻蚀损伤。
S50：沉积绝缘介质160，所述绝缘介质覆盖所述沟槽的侧壁和底部以及硬掩膜层。
参考图11，在一具体实施方式中利用HDP-CVD工艺淀积绝缘介质160，绝缘介质材料可以为二氧化硅、氟硅玻璃、未掺杂的硅酸盐玻璃(USG)和正硅酸四乙酯中的一种。例如可以使用硅烷(SiH4)和氧气(O2)，与溅射用反应气体，例如氩气(Ar)、氦气(He)和氢气(H2)等以同时进行淀积(deposition)和溅射(sputtering)反应，沉积直到沟槽140全部被填充满。在本发明的一个实施例中，采用LPCVD的方法，工艺参数为：反应腔压强为1×102Pa，反应温度为600度-800度。在上述工艺参数下热分解TEOS，从而生成二氧化硅(SiO2)。因为LPCVD较高压化学气相淀积(HPCVD)生成的绝缘介质160密度小，因此沟槽140内的绝缘介质160对沟槽140侧壁的压应力较小。
S60：对所述绝缘介质160进行平坦化；
参考图12，利用化学机械研磨(CMP)工艺，对绝缘介质160平坦化，使绝缘介质160上表面为平坦表面。
S70：去除所述氮化物层和硬掩膜层。
参考图13，在一具体实施例中，可以继续进行CMP工艺，使沟槽位置的绝缘介质160上表面和氮化物层120齐平，也就是将硬掩膜层利用CMP工艺去除。当然在其它实施例中，也可以利用其他方法去除硬掩膜层，例如热磷酸湿法去除。
接着，再取出氮化物层，例如利用热磷酸湿法去除氮化物层120，并利用氢氟酸去除氧化硅层110a。这样就形成了STI。
在上述实施例中，由于ALD工艺形成的氮化物层和LPCVD工艺形成的材料为氮化硅的硬掩膜层之间的应力，小于多晶硅层和LPCVD工艺形成的氮化硅层之间的应力，因此相比于现有技术在刻蚀沟槽的过程中硬掩膜层更不易脱落。
另外，在上述实施例中，因为使得缓冲层，相比于现有技术中减薄，从而在CMP工艺将硬掩膜层去除之后，残留的绝缘介质的厚度也减薄，这样在取出缓冲层厚后，最后残留在半导体基底上的绝缘介质的厚度减小，从而更利于后续的工艺进行，大大提高了器件的性能。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种STI的形成方法，其特征在于，包括步骤：
提供半导体基底；
在半导体基底上利用原子层沉积的方法形成氮化物层；
在所述氮化物层上形成硬掩膜层，所述氮化物层和硬掩膜层构成刻蚀阻挡层；
对所述硬掩膜层、氮化物层以及半导体基底进行刻蚀，从而在硬掩膜层、氮化物层以及半导体基底内形成沟槽；
沉积绝缘介质，所述绝缘介质覆盖所述沟槽的侧壁和底部以及硬掩膜层；
对所述绝缘介质进行平坦化；
去除所述氮化物层和硬掩膜层。
2.根据权利要求1所述的STI的形成方法，其特征在于，所述硬掩膜层的材料为氮化硅。
3.根据权利要求2所述的STI的形成方法，其特征在于，所述硬掩膜层的形成方法为LPCVD。
4.根据权利要求1所述的STI的形成方法，其特征在于，所述氮化物层的形成方法中沉积温度为400℃至600℃。
5.根据权利要求4所述的STI的形成方法，其特征在于，形成所述氮化物层的原料包括：SiH2CL2和NH3，SiH2CL2和NH3的流量比为1/5至1/10。
6.根据权利要求5所述的STI的形成方法，其特征在于，SiH2CL2的流量为0.2L/min至1L/min，NH3的流量为1L/min至5L/min，沉积时间为10mins至120mins。
7.根据权利要求1所述的STI的形成方法，其特征在于，所述氮化物层的厚度为114埃±15埃，硬掩膜层的厚度为82±15埃。
8.根据权利要求1所述的STI的形成方法，其特征在于，所述半导体基底还包括氧化硅层。
9.根据权利要求7所述的STI的形成方法，其特征在于，所述氧化硅层利用热氧化生长的方式形成。
10.根据权利要求1所述的STI的形成方法，其特征在于，对所述硬掩膜层、氮化物层以及半导体基底进行刻蚀，形成沟槽的步骤包括：
在硬掩膜层上形成具有开口的掩膜图形；
以所述掩膜图形为掩膜对硬掩膜层、氮化物层和半导体基底进行刻蚀。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009100567302A CN101996921B (zh) | 2009-08-20 | 2009-08-20 | Sti的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009100567302A CN101996921B (zh) | 2009-08-20 | 2009-08-20 | Sti的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101996921A CN101996921A (zh) | 2011-03-30 |
| CN101996921B true CN101996921B (zh) | 2012-08-22 |
Family
ID=43786859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009100567302A Expired - Fee Related CN101996921B (zh) | 2009-08-20 | 2009-08-20 | Sti的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101996921B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107706146B (zh) * | 2016-08-08 | 2020-07-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制备方法 |
| CN110931421A (zh) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及制作方法 |
| CN113363134A (zh) * | 2020-03-05 | 2021-09-07 | 上海新微技术研发中心有限公司 | 沉积氧化硅薄膜的方法 |
| CN111286696B (zh) * | 2020-03-24 | 2022-11-25 | 北京北方华创微电子装备有限公司 | 半导体硬掩膜薄膜制备方法 |
-
2009
- 2009-08-20 CN CN2009100567302A patent/CN101996921B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101996921A (zh) | 2011-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101615814B1 (ko) | 얕은 트렌치 격리 구조물의 형성 방법 | |
| CN101330035B (zh) | 浅沟槽隔离结构及其制造方法 | |
| CN100483669C (zh) | 浅沟槽隔离结构的制造方法 | |
| US20030124872A1 (en) | Combined gate cap or digit line and spacer deposition using HDP | |
| CN101950730B (zh) | 浅沟槽隔离结构及于其内形成底部孔洞的方法 | |
| US7528078B2 (en) | Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer | |
| CN100576492C (zh) | 形成器件隔离区的方法 | |
| US20090096055A1 (en) | Method to form cmos circuits with sub 50nm sti structures using selective epitaxial silicon post sti etch | |
| CN102024743A (zh) | 半导体结构与在鳍状装置之鳍状结构之间形成隔离的方法 | |
| CN100576491C (zh) | 浅沟槽隔离结构及其制造方法 | |
| CN101459066A (zh) | 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法 | |
| CN101752291B (zh) | 浅沟槽隔离结构的制造方法 | |
| CN102693931A (zh) | 一种薄膜填充方法 | |
| US7598562B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN101996921B (zh) | Sti的形成方法 | |
| US7892929B2 (en) | Shallow trench isolation corner rounding | |
| CN104124195B (zh) | 沟槽隔离结构的形成方法 | |
| CN103545185A (zh) | 一种采用伪栅极制造半导体器件的方法 | |
| CN106233452A (zh) | 由局部硅外延籽晶形成的体晶片中的隔离半导体层 | |
| CN109891596A (zh) | 制造用于N7/N5 FinFET和其他FinFET的气隙隔离物的方法 | |
| CN101640175B (zh) | 半导体结构的制造方法 | |
| US7670895B2 (en) | Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer | |
| CN102074495B (zh) | Sti的形成方法 | |
| US9349814B2 (en) | Gate height uniformity in semiconductor devices | |
| CN101197282A (zh) | 半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA Effective date: 20121026 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20121026 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Patentee after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120822 Termination date: 20200820 |