CN109891596A - 制造用于N7/N5 FinFET和其他FinFET的气隙隔离物的方法 - Google Patents

制造用于N7/N5 FinFET和其他FinFET的气隙隔离物的方法 Download PDF

Info

Publication number
CN109891596A
CN109891596A CN201780066871.5A CN201780066871A CN109891596A CN 109891596 A CN109891596 A CN 109891596A CN 201780066871 A CN201780066871 A CN 201780066871A CN 109891596 A CN109891596 A CN 109891596A
Authority
CN
China
Prior art keywords
insulating layer
layer
sacrificial spacer
fin structure
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780066871.5A
Other languages
English (en)
Other versions
CN109891596B (zh
Inventor
张志扬
雷蒙德·霍曼·洪
龙谷·E·萨托
纳姆·孙·基姆
孙世宇
邴希·孙·伍德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN109891596A publication Critical patent/CN109891596A/zh
Application granted granted Critical
Publication of CN109891596B publication Critical patent/CN109891596B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

于此披露的实施方式涉及具有减小的寄生电容的改良晶体管。在一个实施方式中，晶体管装置包括：三维鳍式结构，所述三维鳍式结构从基板的表面突出，所述三维鳍式结构包括顶表面和两个相对侧壁；第一绝缘层，所述第一绝缘层形成在所述三维鳍式结构的所述两个相对侧壁上；牺牲间隔层，所述牺牲间隔层保形地形成在所述第一绝缘层上，其中所述牺牲间隔层包括氧化铝基材料或氮化钛基材料；和第二绝缘层，所述第二绝缘层保形地形成在所述牺牲间隔层上。

Description

制造用于N7/N5 FinFET和其他FinFET的气隙隔离物的方法
技术领域
于此披露的实施方式涉及具有减小的寄生电容的改良晶体管和制造所述晶体管的方法。
背景技术
半导体工业现正从2D晶体管(通常为平面)转换成具有三维栅极结构的3D晶体管。在3D栅极结构中，沟道、源极、和漏极从基板升高且栅极电极接着在三个侧面(表面)上将沟道包覆。目的在于：限制电流至升高的沟道，及取消电子可经其泄漏的任何路径。此外，栅极电极更有效地控制沟道，因为栅极电极延伸覆于沟道的多于一个侧面。已知一个这种3D晶体管为FinFET(Fin field-effect transistor,鳍式场效晶体管)，其中连接源极和漏极的沟道为凸出基板的薄“鳍”。这导致电流被限制前往沟道，因而防止电子泄漏。
针对包括多个半导体鳍(多鳍FinFET)的FinFET晶体管，源极/漏极区域和栅极电极之间固有生成的寄生电容相较于传统平面FET显著增加。寄生电容不利地影响集成电路的性能，限制装置的频率响应。因此，本领域中具有针对形成具有减小寄生电容的改良多鳍FinFET晶体管的方法的需求。
发明内容
于此披露的实施方式涉及具有减小的寄生电容的改良晶体管和制造所述晶体管的方法。在一个实施方式中，提供一种晶体管装置。晶体管装置包括：三维鳍式结构，所述三维鳍式结构从基板的表面突出，所述三维鳍式结构包括顶表面和两个相对侧壁；第一绝缘层，所述第一绝缘层形成在所述三维鳍式结构的所述两个相对侧壁上；保形的牺牲间隔层(sacrificial spacer layer)，所述牺牲间隔层形成在所述第一绝缘层上，其中所述牺牲间隔层包括氧化铝基材料或氮化钛基材料；和保形的第二绝缘层，所述第二绝缘层形成在所述牺牲间隔层上。
在另一实施方式中，提供一种形成晶体管装置的方法。所述方法包括以下步骤：在基板上形成三维鳍式结构，所述三维鳍式结构包括顶表面和两个相对侧壁，在所述三维鳍式结构的所述顶表面和所述两个相对侧壁上保形地形成第一绝缘层，在所述第一绝缘层上保形地形成牺牲间隔层，其中所述牺牲间隔层包括氧化铝基材料或氮化钛基材料；使所述牺牲间隔层经受定向蚀刻处理，以在所述三维鳍式结构的所述顶表面处暴露所述第一绝缘层；和在所所述三维鳍式结构的所述顶表面处的述第一绝缘层和所述三维鳍式结构的所述两个相对侧壁上的所述牺牲间隔层上保形地形成第二绝缘层。
而在另一实施方式中，所述方法包括以下步骤：在基板上形成三维鳍式结构，所述三维鳍式结构包括顶表面和两个相对侧壁；在所述第一绝缘层与第二绝缘层之间形成牺牲间隔层，其中在所述三维鳍式结构的所述顶表面和所述两个相对侧壁上保形地形成所述第一绝缘层，其中所述牺牲间隔层包括氧化铝基材料或氮化钛基材料，且气隙隔离物(airgap spacer)具有约4nm或更多的厚度；和藉由使用电感耦合等离子体来选择性地移除所述牺牲间隔层，在所述三维鳍式结构的所述顶表面处暴露所述第一绝缘层，其中选择性地移除所述牺牲间隔层由以下方式来执行：以第一体积流量(volumetric flowrate)流动氩(Ar)进入等离子体腔室和以第二体积流量流动氯化硼(BCl3)进入所述等离子体腔室，其中所述第一体积流量对所述第二体积流量的比率为约1：10或更多；应用约0.028W/cm2至约0.056W/cm2的偏压功率至基板支撑件，所述基板设置于所述基板支撑件上；和藉由将所述基板沉浸在水溶液中来移除所述牺牲间隔层，以产生所述第一绝缘层与所述第二绝缘层之间的气隙隔离物，将硫酸和过氧化氢溶液以约4：1体积比混和来获得所述水溶液。
附图说明
可藉由参考描绘于附图中的本公开内容的说明性实施方式而理解本公开内容的实施方式(简短总结如上且下方将更详细论述)。然而，注意附图仅图示本公开内容的典型实施方式，因此不应被视为限制其范围，因为本公开内容可允许其他等效实施方式。
图1为用于形成多鳍FinFET晶体管的示例性工艺步骤。
图2A至2H根据图1的工艺步骤图示制造的某些阶段期间简化的多鳍FinFET晶体管的透视图。
为了便于理解，尽可能使用相同的参考数字，以标示各图中共用的相同元件。各图未依比例绘制且可为了清晰而简化。预期一个实施方式的元件和特征可有利地并入其他实施方式，而无需进一步叙述。
具体实施方式
图1为用于形成多鳍FinFET晶体管的示例性工艺步骤100。图2A至2H根据图1的工艺步骤图示制造的某些阶段期间简化的多鳍FinFET晶体管的透视图。虽然在图中图示且于此描述各个步骤，但并未暗示有关这些步骤的顺序或中间步骤的存在或不存在的限制。除非明确规定，所描绘或所描述为顺序的步骤仅为了说明的目的，不排除个别步骤实际上若非完全地则至少部分地以同时或重叠方式来执行的可能性。
本公开内容的工艺步骤100起于方块102：在基板200中形成一个或更多个沟槽204。沟槽204的形成导致基板200具有两个或更多个鳍结构202，如图2A中所示。鳍结构202从基板200的表面向外突出成为三维结构。鳍结构202可用作晶体管的底部电极。鳍结构202可具有一般为矩形的截面或具有一些其他形状的截面，诸如细长的楔形体(wedge-shapedbody)，如图所示。虽然将四个鳍结构204展示为示例，根据应用，预期可蚀刻基板以提供更多或更少的鳍结构。沟槽204可具有高的深宽比(aspect ratio)。沟槽高度对沟槽宽度的比例(亦即，深宽比)可为例如约20比1、18比1、16比1、14比1、12比1、10比1、9比1、8比1、7比1、6比1、5比1、4比1、3比1、或2比1。在一个示例中，沟槽204具有10：1的深宽比。沟槽204沿着沟槽长度的至少一部分可具有大致恒定的截面轮廓。在多个实施方式中，两个紧邻的沟槽204之间的距离可为约3nm至约20nm，例如约5nm至约7nm。
于此使用的术语“基板”旨在广义地涵盖可在处理腔室中处理的任何物体。例如，基板200可为能够使材料沉积于基板上的任何基板，诸如硅基板，例如硅(掺杂或未掺杂)、晶体硅(例如，Si<100>或Si<111>)、氧化硅、应变硅、掺杂或未掺杂多晶硅或类似者、锗、III-V复合基板、锗化硅(SiGe)基板、碳锗化硅(SiGeC)基板、氧锗化硅(SiGeO)基板、氮氧锗化硅(SiGeON)基板、碳化硅(SiC)基板、氮碳化硅(SiCN)基板、氧碳化硅(SiCO)、外延基板、绝缘体上硅(silicon-on-insulator,SOI)基板、掺碳氧化物、氮化硅、显示器基板如液晶显示器(LCD)、等离子体显示器、电致发光(EL)灯显示器、太阳能阵列、太阳能面板、发光二极管(LED)基板、图案化或未图案化半导体晶片、玻璃、蓝宝石、或任何其他材料如金属、金属合金、及其他导电材料。在一个示例性实施方式中，基板200为以每立方厘米1x1016个原子的密度掺杂硼的300mm单晶含硅基板。
在方块104处，使用绝缘体材料208填充沟槽204。鳍结构202被绝缘体材料208的区段彼此分隔，使得鳍结构202在绝缘体材料208的区段之间交错。绝缘体材料208可为任何适于浅槽隔离(shallow trench isolation,STI)的氧化物。例如，绝缘体材料208可为氧化硅(SiO)、二氧化硅(SiO2)、氮化硅(SiN)、氮碳化硅(SiCN)、氮氧化硅(SiON)、氧化铝、或其他合适的介电材料或高k介电材料。可使用任何合适的沉积工艺来沉积绝缘体材料208，诸如化学气相沉积(CVD)工艺、或等离子体增强化学气相沉积(PECVD)工艺。接着使用选择性氧化物凹陷蚀刻将绝缘体材料208蚀刻回去，以达到沟槽201内所需深度，如图2A中所示。针对亚10nm节点的FinFET，沟槽204的深度可为约30nm和约400nm之间(从沟槽204的顶表面218测量至鳍结构202的顶表面220)。
在方块106处，在鳍结构202和绝缘体材料208的暴露表面上保形地形成内绝缘层222，如图2B中所示。内绝缘层222可包括但不限于氮化硅(Si3N4)、二氧化硅(SiO2)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钽(Ta2O5)、或具有相似绝缘性及结构属性的其他材料。在一个实施方式中，内绝缘层222为Si3N4。可使用任何合适的沉积工艺来沉积内绝缘层222，诸如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、低压化学气相沉积(LPCVD)、或等离子体增强化学气相沉积(PECVD)工艺。
在一个示例中，使用ALD来沉积内绝缘层222。可使用的示例性沉积系统为OlympiaTM ALD系统，可从位于加州Santa Clara的应用材料公司获得。内绝缘层222可具有约1nm至约10nm的厚度，例如2nm至约5nm。在一个示例中，所沉积的内绝缘层222具有1nm的厚度。在另一示例中，所沉积的内绝缘层222具有2nm的厚度。
在方块108处，在内绝缘层222上保形地沉积牺牲间隔层224，如图2C中所示。在一个实施方式中，牺牲间隔层224包括氧化铝基材料，诸如氧化铝(Al2O3)或氮氧化铝(AlON)。在另一实施方式中，牺牲间隔层224包括氮化钛基材料，诸如氮化钛(TiN)。氧化铝基材料和氮化钛基材料为具有优势的，因为暴露于干法蚀刻等离子体时，这些材料对氮化硅(Si3N4)、二氧化硅(SiO2)、及多晶硅(a-Si)具有高的选择性(大于10：1)，这些材料为用于内绝缘层222(方块106)、绝缘体材料208(方块104)、和栅极材料228(方块116)的示例性材料。可使用任何合适的沉积工艺来沉积牺牲间隔层224，诸如原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺。在一个示例中，使用ALD来沉积牺牲间隔层224。可在OlympiaTM ALD系统(可从位于加州Santa Clara的应用材料公司获得)中沉积牺牲间隔层224。牺牲间隔层224可具有约3nm至约12nm的厚度，诸如约4nm至约8nm，例如约5nm。在一个示例中，所沉积的牺牲间隔层224具有7nm的厚度。牺牲间隔层224的厚度界定了后续阶段中移除牺牲间隔层224之后的气隙隔离物。本发明人确定：形成5nm或更多的气隙隔离物同时减小Si3N4侧壁厚度从2nm至1nm为具优势的，因为最大化针对多鳍FinFET晶体管的电容减小，而无后续的宽度减小(即使在高温退火之后)。
在方块110处，牺牲间隔层224经受定向蚀刻处理以暴露位于鳍结构202顶部及绝缘体材料208上方的下伏内绝缘层222，如图2D中所示。在定向蚀刻处理之后，鳍结构202的侧壁上的牺牲间隔层224保持完整。可使用氩(Ar)和氯化硼(BCl3)在电感耦合等离子体腔室中执行定向蚀刻处理。将氯化硼(BCl3)以第一体积流量导入等离子体腔室，且将氩(Ar)以第二体积流量导入等离子体腔室。第一体积流量对第二体积流量的比例可为约1：6至约1：15，例如约1：8至约1：10。本公开内容的发明人已观察到：较低的气体流量比例及低偏压功率为达成对氮化硅(Si3N4)高蚀刻选择性的关键。例如，将第一体积流量对第二体积流量的比例确定为约1：10或更多可具有低蚀刻速率(例如，每分钟)，拥有对氮化硅10：1或更多的高选择性，例如13：1或更多。于此描述的高选择性意味以高于绝缘层222的速率来蚀刻牺牲间隔层224(例如，大于5x)。结果，牺牲间隔层224被蚀刻掉，同时保留绝缘层222实质完整。
在一些实施方式中，可增加蚀刻处理时间以过度蚀刻牺牲间隔层224，因而增强对氮化硅(Si3N4)的蚀刻选择性。在一个示例中，藉由50％或更多的过度蚀刻(例如，75％的过度蚀刻)来蚀刻牺牲间隔层224至牺牲间隔层224的蚀刻端点。在一些示例中，藉由150％或更多的过度蚀刻(例如，200％的过度蚀刻)来蚀刻牺牲间隔层224至牺牲间隔层224的蚀刻端点。图3(a)至3(c)描绘鳍结构202的侧壁上的牺牲间隔层的多种TEM图像，分别为干法蚀刻之前、78％过度蚀刻之后、和250％过度蚀刻之后摄取。如图可见，图3(b)显示78％隔离物过度蚀刻之后无角落侵蚀发生，而图3(c)显示对Si3N4非常好的蚀刻选择性(即使在250％隔离物过度蚀刻之后)。图3(b)至3(c)显示鳍结构202的侧壁上的牺牲间隔层224沿着鳍结构202的高度方向仍具有均匀覆盖，而在定向蚀刻处理之后在鳍结构202的顶部和侧壁上没有实质对内绝缘层222蚀刻。
针对300mm的基板，可使用以下处理参数。基板支撑件的温度可从约50℃至约200℃，诸如约75℃至约100℃，例如约90℃。腔室压力可为约1mTorr至约80mTorr，诸如约3mTorr至约20mTorr，例如约5mTorr。BCl3的流量可为从约20sccm至约150sccm，诸如约35sccm至约80sccm，例如约50sccm。氩的流量可为约150sccm至约350sccm，诸如约200sccm至约300sccm，例如约250sccm。至线圈的源功率可为约100W至约1000W，诸如约250W至约600W，例如约400W。至基板支撑件的偏压功率可为约10W至约80W，诸如约20W至约40W，例如约25W。蚀刻处理时间可为约5秒至约600秒之间，诸如约30秒至约360秒，例如约120秒。蚀刻处理时间可随着所需蚀刻轮廓而变化。可使用的示例性蚀刻腔室为AdvantEdgeTMMesaTM蚀刻腔室，可从位于加州Santa Clara的应用材料公司获得。
在方块112处，在暴露的内绝缘层222和牺牲间隔层224上保形地形成外绝缘层226，如图2E中所示。沉积内绝缘层222和外绝缘层226以防止Al2O3沉积及后续阶段中的蚀刻处理期间对高k材料的损坏。外绝缘层226可使用与内绝缘层222相同的材料，例如氮化硅(Si3N4)、二氧化硅(SiO2)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钽(Ta2O5)、或具有相似绝缘性及结构属性的其他材料。在一个实施方式中，外绝缘层226为Si3N4。可使用任何合适的沉积工艺来沉积外绝缘层226，诸如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、低压化学气相沉积(LPCVD)、或等离子体增强化学气相沉积(PECVD)工艺。在一个示例中，使用ALD来沉积外绝缘层226。可使用的示例性沉积系统为OlympiaTM ALD系统，可从位于加州Santa Clara的应用材料公司获得。外绝缘层226可具有约1nm至约10nm的厚度，例如2nm至约5nm。在一个示例中，所沉积的外绝缘层226具有1nm的厚度。在另一示例中，所沉积的外绝缘层226具有2nm的厚度。
在方块114处，可执行可选的蚀刻处理以选择性地暴露位于鳍结构202的侧壁上的牺牲间隔层224的顶部部分224a，如图2F中所示。可使用任何合适的干法蚀刻或湿法蚀刻处理来进行蚀刻。在一个示例中，可选的蚀刻处理为使用电感耦合等离子体源的干法蚀刻处理。等离子体可由前驱气体形成，包括例如氩、氮、氢、一氧化碳、氨、或氦。或者，可使用卤基前驱物以形成等离子体。可在AdvantEdgeTM MesaTM蚀刻腔室中执行蚀刻处理，可从位于加州Santa Clara的应用材料公司或得。
在方块116处，使用栅极材料228填充沟槽204。栅极材料228可由非晶硅(a-Si)或多晶硅(poly-Si)组成，无论掺杂或未掺杂。栅极材料228可包括导电材料，诸如金属。在一个实施方式中，栅极材料228为多晶硅。或者，可在沟槽204内沉积非晶膜形式的栅极材料228，接着经受高温处理以转换非晶膜至多晶状态。可使用任何合适的沉积来沉积栅极材料228，诸如化学气相沉积(CVD)工艺、低压CVD(LPCVD)工艺、或物理气相沉积(PVD)工艺。可沉积栅极材料228至所需厚度，例如约100nm。接着使用化学机械抛光(CMP)来抛光栅极材料228以暴露鳍结构202的顶表面220和鳍结构202侧壁上的牺牲间隔层224的顶部部分224a，如图2G中所示。
在方块118处，选择性地移除牺牲间隔层224，如图2H中所示。移除牺牲间隔层224导致在剩余的内绝缘层222和剩余的外绝缘层226之间的区域中形成气隙230。因为空气具有任何材料中最低的介电常数，沿着鳍结构202的高度方向(亦即，沿着鳍结构202的侧壁)包括气隙230减小了多鳍FinFET晶体管的整体介电常数。多鳍FinFET晶体管因而在移除牺牲间隔层224完成之后具有气隙所形成的侧壁隔离物。已观察到：相较于由其他传统材料(例如，SiN、SiO2、或多晶硅)形成的侧壁隔离物，使用沿着鳍结构侧壁的气隙组成的隔离物可减小侧壁隔离物电容超过70％。结果，减小了相邻部件(例如，栅极电极和靠近鳍结构形成的源极/漏极区域)之间的寄生电容。
可藉由湿法蚀刻或干法蚀刻处理来移除牺牲间隔层224。蚀刻处理应使用对Si3O4、SiO2、和多晶硅具有好的选择性的蚀刻剂。在使用湿法蚀刻处理的一个示例性实施方式中，藉由将基板200沉浸在水溶液形式的SPM化学溶液中来移除牺牲间隔层224，将硫酸(97％)和过氧化氢溶液以约4：1的体积比混和来获得所述溶液。可执行湿法蚀刻处理约3秒至约30秒，例如约5秒至约15秒。在沉浸之后，基板200可被纯水冲洗约5分钟至约10分钟且以空气或氮吹(nitrogen blow)来烘干。虽然论述的是SPM化学溶液，预期也可使用其他湿法蚀刻溶液，诸如盐酸/过氧化氢混和物(HPM)、过氧化氢铵混和物(APM)、稀释的氢氟酸(DHF)、FPM(氢氟酸、过氧化氢水、及纯水的混和溶液)或类似溶液。
已观察到：在3秒的SPM之后，可看见30nm深的气隙，且在5秒的SPM之后，牺牲间隔层224被完全移除。图4(a)至4(b)描绘TEM图像，显示移除牺牲间隔层224之前和之后的结果。图4(a)显示图2G中的基板状态(亦即，在多晶硅沉积和多晶硅CMP之后)。图4(b)显示图2H中的基板状态(亦即，在移除牺牲间隔层之后但在气隙隔离物密封之前)。
虽然将牺牲间隔层224描述为在触点金属化之前移除，但在一些实施方式中，在触点金属化之后移除牺牲间隔层224。这是因为SPM湿法蚀刻仅可在触点金属化之前使用。在这种情况下，可藉由等离子体来移除牺牲间隔层224，所述等离子体由氯化硼(BCl3)或溴化氢(HBr)的任一者形成。
在方块120处，从内绝缘层222和外绝缘层226之间的区域移除牺牲间隔层224之后，在基板200上沉积封盖层(capping layer)232以密封气隙230的顶部开口，如图2H中所示。封盖层232可包括但不限于氮化硅(Si3N4)、氮氧化硅(SiON)、氮碳化硅(SiCN)、或其他适于密封气隙230的顶部开口的材料。在一个实施方式中，封盖层232为Si3N4。可使用任何合适的沉积工艺来沉积封盖层232，例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、低压化学气相沉积(LPCVD)、或等离子体增强化学气相沉积(PECVD)工艺。在一个示例中，使用相对低温(例如，大约250℃至350℃)的PECVD工艺来沉积封盖层232。封盖层232可具有约5nm至约30nm的厚度，例如10nm至约20nm。在一个示例中，所沉积的封盖层232具有15nm的厚度。图4(c)显示图2H中的基板状态(亦即，在使用的PECVDSi3H4密封气隙隔离物之后)。如图可见，在使用Si3H4密封之后未观察到气隙变窄。图4(c)也确认使用本公开内容的实施方式而形成的气隙隔离物为无残留且高均匀性的。
在方块120之后，基板200可经受完成晶体管所需的额外处理。例如，外延膜可成长超过每一鳍结构202的侧壁以形成用于多鳍FinFET晶体管的源极和漏极区域。预期一些可能的结构修改。例如，在方块104和方块106之间，可形成牺牲栅极结构覆于一个或更多个鳍结构202。可在跨越一个或更多个鳍结构202的位置处形成牺牲栅极结构。牺牲栅极结构可从基板200突出，成为第二鳍而覆盖一个或更多个鳍结构202。可形成沟槽进入牺牲栅极结构且使用FinFET晶体管可需要的金属、栅极介电材料或高k栅极介电材料来填充。第二鳍可被配置为控制一个或更多个鳍结构内设置的沟道区域内的电荷载流子(charge carrier)的流动。
前文概述了几个实施方式的特征，使得本领域技术人员可更佳地理解本公开内容的方面。本领域技术人员应理解可易于使用本公开内容为基础以修改其它处理及结构，以获得所需晶体管。预期本公开内容的实施方式可应用于FinFET集成工艺流程技术及未来的环绕式栅极(gate-all-around)晶体管。
本公开内容的益处包括使用氧化铝基材料或氮化钛基材料为牺牲材料以形成气隙隔离物。所选择的材料显示对Si3N4、SiO2、及多晶硅优异的蚀刻选择性，且可成功移除而不发生角落侵蚀，即使在78％隔离物过度蚀刻之后。在使用Si3N4密封和后续高温退火处理之后，未观察到后续气隙变窄。已证实本公开内容的方式能够无残留地沿着鳍结构产生4nm或更多的具有10：1深宽比的一致且均匀的气隙隔离物。已观察到：相较于由其他传统材料(诸如，SiN、SiO2、或多晶硅)形成的侧壁隔离物，栅极对源极/漏极触点插头寄生电容减少了70％。
尽管前述内容针对本公开内容的实施方式，但是可在不背离本公开内容的基本范围的情况下，设计出本公开内容的其他和进一步的实施方式。

Claims (15)

1.一种晶体管装置，包括：
三维鳍式结构，所述三维鳍式结构从基板的表面突出，所述三维鳍式结构包括顶表面和两个相对侧壁，且所述三维鳍式结构的一部分被在所述基板上形成的介电层环绕；
第一绝缘层，所述第一绝缘层形成在所述介电层和所述三维鳍式结构的所述两个相对侧壁上；
牺牲间隔层，所述牺牲间隔层形成在所述第一绝缘层上，其中所述牺牲间隔层包括氧化铝基材料或氮化钛基材料；和
第二绝缘层，所述第二绝缘层形成在所述牺牲间隔层上。
2.如权利要求1所述的晶体管装置，其中所述氧化铝基材料为氧化铝(Al2O3)或氮氧化铝(AlON)，并且所述氮化钛基材料为氮化钛(TiN)。
3.如权利要求1所述的晶体管装置，其中所述牺牲间隔层具有约4nm至约8nm的厚度，所述第一绝缘层具有约2nm至约5nm的厚度，且所述第二绝缘层具有约2nm至约5nm的厚度。
4.如权利要求1所述的晶体管装置，其中所述第一绝缘层和所述第二绝缘层的每一者包括氮化硅(Si3N4)、二氧化硅(SiO2)、氮氧化硅(SiON)、氧化铝(Al2O3)、或氧化钽(Ta2O5)。
5.一种形成晶体管装置的方法，包括以下步骤：
在基板上形成三维鳍式结构，所述三维鳍式结构包括顶表面和两个相对侧壁，且所述三维鳍式结构的一部分被在所述基板上形成的介电层环绕；
在所述介电层、所述三维鳍式结构的所述顶表面和所述两个相对侧壁上形成第一绝缘层；
在所述第一绝缘层上形成牺牲间隔层，其中所述牺牲间隔层包括氧化铝基材料或氮化钛基材料；
使所述牺牲间隔层经受定向蚀刻处理，以在所述三维鳍式结构的所述顶表面处暴露所述第一绝缘层；和
在所述三维鳍式结构的所述顶表面处的所述第一绝缘层和所述三维鳍式结构的所述两个相对侧壁上的所述牺牲间隔层上形成第二绝缘层。
6.如权利要求5所述的方法，进一步包括以下步骤：
暴露所述三维鳍式结构的所述两个相对侧壁上的所述牺牲间隔层的顶部部分；和
选择性地移除所述牺牲间隔层，以产生所述第一绝缘层与所述第二绝缘层之间的气隙隔离物。
7.如权利要求6所述的方法，其中选择性地移除所述牺牲间隔层的步骤由以下方式来执行：将所述基板沉浸在水溶液中，将硫酸和过氧化氢溶液以约4：1的体积比混和来获得所述水溶液。
8.如权利要求5所述的方法，其中使所述牺牲间隔层经受定向蚀刻处理的步骤由以下方式来执行：以第一体积流量流动氩(Ar)进入等离子体腔室和以第二体积流量流动氯化硼(BCl3)进入所述等离子体腔室，且所述第一体积流量对所述第二体积流量的比率为约1：10或更多。
9.如权利要求5所述的方法，其中使所述牺牲间隔层经受定向蚀刻处理的步骤包括以下步骤：
提供约0.028W/cm2至约0.056W/cm2的偏压功率至基板支撑件。
10.如权利要求5所述的方法，其中所述氧化铝基材料为氧化铝(Al2O3)或氮氧化铝(AlON)，并且所述氮化钛基材料为氮化钛(TiN)。
11.如权利要求5所述的方法，其中所述牺牲间隔层具有约4nm至约8nm的厚度，所述第一绝缘层具有约2nm至约5nm的厚度，且所述第二绝缘层具有约2nm至约5nm的厚度。
12.如权利要求5所述的方法，其中所述第一绝缘层和所述第二绝缘层的每一者包括氮化硅(Si3N4)、二氧化硅(SiO2)、氮氧化硅(SiON)、氧化铝(Al2O3)、或氧化钽(Ta2O5)。
13.如权利要求12所述的方法，其中所述第一绝缘层和所述第二绝缘层的每一者包括氮化硅(Si3N4)。
14.一种在处理腔室中形成晶体管装置的方法，包括以下步骤：
在基板上形成三维鳍式结构，所述三维鳍式结构包括顶表面和两个相对侧壁，且所述三维鳍式结构的一部分被在所述基板上形成的介电层环绕；
在第一绝缘层和第二绝缘层之间形成牺牲间隔层，其中所述第一绝缘层形成在所述介电层和所述三维鳍式结构的所述顶表面以及所述两个相对侧壁上，其中所述牺牲间隔层包括氧化铝基材料或氮化钛基材料，且气隙隔离物具有约4nm或更多的厚度；和
藉由使用电感耦合等离子体来选择性地移除所述牺牲间隔层，在所述三维鳍式结构的所述顶表面处暴露所述第一绝缘层，其中选择性地移除所述牺牲间隔层由以下方式来执行：以第一体积流量流动氩(Ar)进入等离子体腔室和以第二体积流量流动氯化硼(BCl3)进入所述等离子体腔室，且所述第一体积流量对所述第二体积流量的比率为约1：10或更多，和应用约0.028W/cm2至约0.056W/cm2的偏压功率至基板支撑件，所述基板设置于所述基板支撑上；和
藉由将所述基板沉浸在水溶液中来移除所述牺牲间隔层，以产生所述第一绝缘层与所述第二绝缘层之间的气隙隔离物，将硫酸和过氧化氢溶液以约4：1的体积比混和来获得所述水溶液。
15.如权利要求14所述的方法，其中所述牺牲间隔层具有约4nm至约8nm的厚度，所述第一绝缘层具有约2nm至约5nm的厚度，且所述第二绝缘层具有约2nm至约5nm的厚度。
CN201780066871.5A 2016-10-28 2017-09-27 制造用于N7/N5 FinFET和其他FinFET的气隙隔离物的方法 Active CN109891596B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201662414501P 2016-10-28 2016-10-28
US62/414,501 2016-10-28
US15/490,593 US9960275B1 (en) 2016-10-28 2017-04-18 Method of fabricating air-gap spacer for N7/N5 finFET and beyond
US15/490,593 2017-04-18
PCT/US2017/053802 WO2018080712A1 (en) 2016-10-28 2017-09-27 Method of fabricating air-gap spacer for n7/n5 finfet and beyond

Publications (2)

Publication Number Publication Date
CN109891596A true CN109891596A (zh) 2019-06-14
CN109891596B CN109891596B (zh) 2022-05-06

Family

ID=62013850

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780066871.5A Active CN109891596B (zh) 2016-10-28 2017-09-27 制造用于N7/N5 FinFET和其他FinFET的气隙隔离物的方法

Country Status (5)

Country Link
US (1) US9960275B1 (zh)
KR (1) KR102463339B1 (zh)
CN (1) CN109891596B (zh)
TW (1) TW201816896A (zh)
WO (1) WO2018080712A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12046222B2 (en) 2013-12-06 2024-07-23 Intelliterran, Inc. Synthesized percussion pedal and looping station

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868142B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer structure and method of forming same
CN112635560B (zh) 2019-10-08 2023-12-05 联华电子股份有限公司 鳍状晶体管结构及其制造方法
KR20240129956A (ko) 2023-02-21 2024-08-28 김호정 판형 중량 운동기구 및 이를 이용하는 운동시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060022262A1 (en) * 2004-07-30 2006-02-02 Jae-Man Yoon Semiconductor device having a fin structure and method of manufacturing the same
CN102044469A (zh) * 2009-10-14 2011-05-04 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
US20120261771A1 (en) * 2011-04-18 2012-10-18 International Business Machines Corporation Semiconductor structures with dual trench regions and methods of manufacturing the semiconductor structures
CN103489866A (zh) * 2012-06-07 2014-01-01 爱思开海力士有限公司 具有用于覆盖气隙的间隔件的半导体器件及其制造方法
US20150179582A1 (en) * 2013-12-23 2015-06-25 Samsung Electronics Co., Ltd. Wiring structures and methods of forming the same
US20160293715A1 (en) * 2015-01-29 2016-10-06 Globalfoundries Inc. Semiconductor structure having source/drain gouging immunity

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100605104B1 (ko) * 2004-05-04 2006-07-26 삼성전자주식회사 핀-펫 소자 및 그 제조 방법
KR100634372B1 (ko) * 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
KR100748261B1 (ko) 2006-09-01 2007-08-09 경북대학교 산학협력단 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법
US7858495B2 (en) 2008-02-04 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US9953885B2 (en) 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
US8362572B2 (en) 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
KR101164972B1 (ko) * 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
US8637930B2 (en) 2011-10-13 2014-01-28 International Business Machines Company FinFET parasitic capacitance reduction using air gap
US20140264493A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Fabricating the Same
US9252233B2 (en) 2014-03-12 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap offset spacer in FinFET structure
US9391200B2 (en) * 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
US9735153B2 (en) 2014-07-14 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device having fin-type field effect transistor and method of manufacturing the same
KR102321390B1 (ko) * 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060022262A1 (en) * 2004-07-30 2006-02-02 Jae-Man Yoon Semiconductor device having a fin structure and method of manufacturing the same
CN102044469A (zh) * 2009-10-14 2011-05-04 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
US20120261771A1 (en) * 2011-04-18 2012-10-18 International Business Machines Corporation Semiconductor structures with dual trench regions and methods of manufacturing the semiconductor structures
CN103489866A (zh) * 2012-06-07 2014-01-01 爱思开海力士有限公司 具有用于覆盖气隙的间隔件的半导体器件及其制造方法
US20150179582A1 (en) * 2013-12-23 2015-06-25 Samsung Electronics Co., Ltd. Wiring structures and methods of forming the same
US20160293715A1 (en) * 2015-01-29 2016-10-06 Globalfoundries Inc. Semiconductor structure having source/drain gouging immunity

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12046222B2 (en) 2013-12-06 2024-07-23 Intelliterran, Inc. Synthesized percussion pedal and looping station

Also Published As

Publication number Publication date
WO2018080712A1 (en) 2018-05-03
KR20190063484A (ko) 2019-06-07
US20180122945A1 (en) 2018-05-03
US9960275B1 (en) 2018-05-01
KR102463339B1 (ko) 2022-11-04
TW201816896A (zh) 2018-05-01
CN109891596B (zh) 2022-05-06

Similar Documents

Publication Publication Date Title
CN105470132B (zh) 鳍式场效应管的形成方法
CN106158658B (zh) 制造Fin-FET器件的装置和方法
CN104821277B (zh) 晶体管的形成方法
CN109891596A (zh) 制造用于N7/N5 FinFET和其他FinFET的气隙隔离物的方法
WO2015089951A1 (zh) 制备准soi源漏场效应晶体管器件的方法
TW201611285A (zh) 半導體結構與其製備方法
CN104733315B (zh) 半导体结构的形成方法
CN106816382A (zh) 半导体器件的鳍结构及其制造方法和有源区域的制造方法
CN109390235B (zh) 半导体结构及其形成方法
CN109427890A (zh) 半导体元件
CN105513965B (zh) 晶体管的形成方法
CN106653675A (zh) 浅沟槽隔离结构的形成方法
WO2015089952A1 (zh) 制备准soi源漏多栅器件的方法
CN109285875A (zh) 鳍式晶体管及其形成方法
TW202017057A (zh) 鰭狀場效電晶體裝置
US7892929B2 (en) Shallow trench isolation corner rounding
CN107039272A (zh) 鳍式晶体管的形成方法
CN110648915B (zh) 半导体器件及其形成方法
CN104425264B (zh) 半导体结构的形成方法
CN109872953B (zh) 半导体器件及其形成方法
CN104681424A (zh) 晶体管的形成方法
CN109148296B (zh) 半导体结构及其形成方法
TW201914033A (zh) 鯺狀場效電晶體及其形成方法
CN105826364B (zh) 晶体管及其形成方法
CN111863963A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant