KR20190063484A - N7/n5 finfet 및 그 이상을 위한 공극 스페이서를 제조하는 방법 - Google Patents

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KR20190063484A
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다쯔야 이. 사또
남 성 김
시위 순
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본원에 개시된 실시예들은, 감소된 기생 용량을 갖는 개선된 트랜지스터에 관한 것이다. 일 실시예에서, 트랜지스터 디바이스는 기판의 표면으로부터 돌출된 3차원 핀 구조 ― 3차원 핀 구조는 최상부 표면 및 2개의 대향하는 측벽들을 포함함 ―, 3차원 핀 구조의 2개의 대향하는 측벽들 상에 형성된 제1 절연 층, 제1 절연 층 상에 등각으로 형성된 희생 스페이서 층 ― 희생 스페이서 층은 산화알루미늄 기재의 물질 또는 질화티타늄 기재의 물질을 포함함 ―, 및 희생 스페이서 층 상에 등각으로 형성된 제2 절연 층을 포함한다.

Description

N7/N5 FINFET 및 그 이상을 위한 공극 스페이서를 제조하는 방법
본원에 개시된 실시예들은, 감소된 기생 용량을 갖는 개선된 트랜지스터 및 그러한 트랜지스터를 제조하는 방법들에 관한 것이다.
반도체 산업은 이제, 종종 평면인 2D 트랜지스터들로부터, 3차원 게이트 구조를 갖는 3D 트랜지스터들로 전이하고 있다. 3D 게이트 구조들에서, 채널, 소스 및 드레인이 기판으로부터 상승된 다음에 게이트 전극이 채널 주위를 3개의 측들(표면들) 상에서 둘러싼다. 목표는, 전류를 상승된 채널로 제한하고, 전자들이 누설될 수 있는 임의의 경로를 무효화하는 것이다. 추가적으로, 게이트 전극은 채널의 하나 초과의 측 위로 연장되기 때문에 채널을 더 효과적으로 제어한다. 3D 트랜지스터의 하나의 그러한 유형은 FinFET(핀 전계 효과 트랜지스터)으로 알려져 있고, FinFET에서 소스와 드레인을 연결하는 채널은 기판으로부터 돌출된 얇은 "핀(fin)"이다. 이는, 전류가 채널로 제한되는 것을 초래하고, 그에 의해, 전자들이 누설되는 것을 방지한다.
복수의 반도체 핀들을 포함하는 FinFET 트랜지스터(다중핀 FinFET)의 경우, 소스/드레인 영역들과 게이트 전극 사이에 본질적으로 생성되는 기생 용량은 종래의 평면 FET들과 비교하여 상당히 증가된다. 기생 용량은 집적 회로들의 성능에 악영향을 미치며, 디바이스의 주파수 응답을 제한한다. 그러므로, 감소된 기생 용량을 갖는 개선된 다중핀 FinFET 트랜지스터를 형성하기 위한 방법에 대한 필요성이 관련 기술분야에 존재한다.
본원에 개시된 실시예들은, 감소된 기생 용량을 갖는 개선된 트랜지스터 및 그러한 트랜지스터를 제조하는 방법들에 관한 것이다. 일 실시예에서, 트랜지스터 디바이스가 제공된다. 트랜지스터 디바이스는 기판의 표면으로부터 돌출된 3차원 핀 구조 ― 3차원 핀 구조는 최상부 표면 및 2개의 대향하는 측벽들을 포함함 ―, 3차원 핀 구조의 2개의 대향하는 측벽들 상에 형성된 제1 절연 층, 제1 절연 층 상에 형성된 등각 희생 스페이서 층 ― 희생 스페이서 층은 산화알루미늄 기재의 물질 또는 질화티타늄 기재의 물질을 포함함 ―, 및 희생 스페이서 층 상에 형성된 등각 제2 절연 층을 포함한다.
다른 구현에서, 트랜지스터 디바이스를 형성하는 방법이 제공된다. 방법은, 3차원 핀 구조를 기판 상에 형성하는 단계 ― 3차원 핀 구조는 최상부 표면 및 2개의 대향하는 측벽들을 포함함 ―, 3차원 핀 구조의 최상부 표면 및 2개의 대향하는 측벽들 상에 제1 절연 층을 등각으로 형성하는 단계, 제1 절연 층 상에 희생 스페이서 층을 등각으로 형성하는 단계 ― 희생 스페이서 층은 산화알루미늄 기재의 물질 또는 질화티타늄 기재의 물질을 포함함 ―, 3차원 핀 구조의 최상부 표면에서의 제1 절연 층을 노출시키기 위해 희생 스페이서 층이 방향성 식각 프로세스를 겪게 하는 단계, 및 3차원 핀 구조의 최상부 표면에서의 제1 절연 층 및 3차원 핀 구조의 2개의 대향하는 측벽들 상의 희생 스페이서 층 상에 제2 절연 층을 등각으로 형성하는 단계를 포함한다.
또 다른 구현에서, 방법은, 3차원 핀 구조를 기판 상에 형성하는 단계 ― 3차원 핀 구조는 최상부 표면 및 2개의 대향하는 측벽들을 포함함 ―, 제1 절연 층과 제2 절연 층 사이에 희생 스페이서 층을 형성하는 단계 ― 제1 절연 층은 3차원 핀 구조의 최상부 표면 및 2개의 대향하는 측벽들 상에 등각으로 형성되고, 희생 스페이서 층은 산화알루미늄 기재의 물질 또는 질화티타늄 기재의 물질을 포함하며, 공극 스페이서는 약 4 nm 이상의 두께를 가짐 ―, 및 유도성 결합된 플라즈마를 이용하여 희생 스페이서 층을 선택적으로 제거함으로써 3차원 핀 구조의 최상부 표면에서의 제1 절연 층을 노출시키는 단계 ― 희생 스페이서 층을 선택적으로 제거하는 것은 아르곤(Ar)을 제1 체적 유량으로 플라즈마 챔버 내로 유동시키고 삼염화붕소(BCl3)를 제2 체적 유량으로 플라즈마 챔버 내로 유동시키고 약 0.028 W/㎠ 내지 약 0.056 W/㎠의 바이어스 전력을 기판이 배치된 기판 지지부에 인가함으로써 수행되고, 제1 체적 유량 대 제2 체적 유량의 비율은 약 1:10 이상임 ―, 및 제1 절연 층과 제2 절연 층 사이에 공극 스페이서를 생성하기 위해, 황산과 과산화수소 용액을 약 4:1의 체적 비율로 혼합함으로써 획득된 수용액에 기판을 침지시킴으로써 희생 스페이서 층을 제거하는 단계를 포함한다.
위에서 간략히 요약되고 아래에서 더 상세히 논의되는, 본 개시내용의 실시예들은 첨부 도면들에 도시된, 본 개시내용의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있기 때문에, 첨부 도면들은 본 개시내용의 전형적인 실시예들만을 예시하고 그러므로 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1은 다중핀 FinFET 트랜지스터를 형성하기 위한 예시적인 프로세스 순서이다.
도 2a-2h는 도 1의 프로세스 순서에 따른 제조의 특정 단계들 동안의 간략화된 다중핀 FinFET 트랜지스터의 사시도들을 예시한다.
이해를 용이하게 하기 위해, 가능한 경우, 도면들에 공통된 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 사용되었다. 도면들은 축척에 맞게 도시되지 않았고, 명확성을 위해 간략화될 수 있다. 일 실시예의 요소들 및 특징들이 추가의 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
도 1은 다중핀 FinFET 트랜지스터를 형성하기 위한 예시적인 프로세스 순서(100)이다. 도 2a-2h는 도 1의 프로세스 순서에 따른 제조의 특정 단계들 동안의 간략화된 다중핀 FinFET 트랜지스터의 사시도들을 예시한다. 다양한 단계들이 도면들에 예시되고 본원에 설명되지만, 그러한 단계들의 순서, 또는 중간 단계들의 존재 또는 부재에 관한 제한이 암시되지는 않는다. 순차적인 것으로 도시되거나 설명된 단계들은, 명시적으로 지정되지 않는 한, 단지 설명의 목적들을 위해서 그렇게 되어 있는 것이고, 각각의 단계들이 실제로는, 전체적으로는 아니더라도 적어도 부분적으로, 동시에 또는 겹치는 방식으로 수행될 가능성을 배제하지 않는다.
본 개시내용의 프로세스 순서(100)는, 블록(102)에서, 하나 이상의 트렌치(204)를 기판(200)에 형성함으로써 시작한다. 트렌치들(204)의 형성은, 도 2a에 도시된 바와 같이, 2개 이상의 핀 구조들(202)을 갖는 기판(200)을 초래한다. 핀 구조들(202)은 3차원 구조로서 기판(200)의 표면으로부터 외측으로 돌출된다. 핀 구조들(202)은 트랜지스터에 대한 바닥 전극으로서 역할을 할 수 있다. 핀 구조(202)는, 일반적으로 직사각형인 단면, 또는 일부 다른 형상을 갖는 단면, 예컨대, 도시된 바와 같은 세장형 쐐기 형상 몸체를 가질 수 있다. 4개의 핀 구조들(204)이 예로서 도시되지만, 기판은 응용에 따라 더 많거나 더 적은 핀 구조들을 제공하도록 식각될 수 있다는 것이 고려된다. 트렌치(204)는 고종횡비를 가질 수 있다. 트렌치 높이 대 트렌치 폭의 비율(즉, 종횡비)은, 예를 들어, 약 20 대 1, 18 대 1, 16 대 1, 14 대 1, 12 대 1, 10 대 1, 9 대 1, 8 대 1, 7 대 1, 6 대 1, 5 대 1, 4 대 1, 3 대 1, 또는 2 대 1일 수 있다. 일 예에서, 트렌치(204)는 10:1의 종횡비를 갖는다. 트렌치들(204)은 트렌치의 길이의 적어도 일부를 따라 대체로 일정한 단면 프로파일을 가질 수 있다. 다양한 구현들에서, 2개의 바로 인접한 트렌치들(204) 사이의 거리는 약 3 nm 내지 약 20 nm, 예를 들어, 약 5 nm 내지 약 7 nm일 수 있다.
본원에서 사용되는 "기판"이라는 용어는 프로세스 챔버에서 처리될 수 있는 임의의 대상물을 광범위하게 포함하도록 의도된다. 예를 들어, 기판(200)은 기판 상에 증착된 물질을 가질 수 있는 임의의 기판, 예컨대, 규소 기판, 예를 들어 규소(도핑된 또는 도핑되지 않은), 결정질 규소(예를 들어, Si <100> 또는 Si <111>), 산화규소, 응력가해진 규소, 도핑된 또는 도핑되지 않은 폴리규소 등, 게르마늄, III-V 화합물 기판, 규소 게르마늄(SiGe) 기판, 규소 게르마늄 탄화물(SiGeC) 기판, 규소 게르마늄 산화물(SiGeO) 기판, 규소 게르마늄 산질화물(SiGeON) 기판, 탄화규소(SiC) 기판, 탄질화규소(SiCN) 기판, 산탄화규소(SiCO), epi 기판, 규소-온-인슐레이터(SOI) 기판, 탄소 도핑된 산화물, 질화규소, 디스플레이 기판, 예컨대, 액정 디스플레이(LCD), 플라즈마 디스플레이, 전계발광(EL) 램프 디스플레이, 태양광 어레이, 태양 전지판, 발광 다이오드(LED) 기판, 패터닝된 또는 패터닝되지 않은 반도체 웨이퍼, 유리, 사파이어, 또는 임의의 다른 물질들, 예컨대, 금속들, 금속 합금들 및 다른 전도성 물질들일 수 있다. 하나의 예시적인 구현에서, 기판(200)은 1x1016 원자/㎤의 밀도로 붕소로 도핑된 300 mm 단결정질 규소-함유 기판이다.
블록(104)에서, 트렌치들(204)은 절연체 물질(208)로 채워진다. 핀 구조들(202)은 절연체 물질(208)의 섹션들에 의해 서로 분리되고, 그에 의해 핀 구조들(202)은 절연체 물질(208)의 섹션들 사이에 교차배치된다. 절연체 물질(208)은 얕은 트렌치 격리(STI)에 적합한 임의의 산화물일 수 있다. 예를 들어, 절연체 물질(208)은 산화규소(SiO), 이산화규소(SiO2), 질화규소(SiN), 탄질화규소 (SiCN), 산질화규소(SiON), 산화알루미늄, 또는 다른 적합한 유전체 물질들 또는 하이-k 유전체 물질들일 수 있다. 절연체 물질(208)은 임의의 적합한 증착 프로세스, 예컨대, 화학 기상 증착(CVD) 프로세스, 또는 플라즈마 강화 화학 기상 증착(PECVD) 프로세스를 사용하여 증착될 수 있다. 그 다음, 도 2a에 도시된 바와 같이, 트렌치들(204) 내에서의 원하는 깊이를 달성하기 위해, 절연체 물질(208)은 선택적 산화물 리세스 식각을 사용하여 에치백된다. 10 nm 미만 노드 FinFET들의 경우, 트렌치(204)의 최상부 표면(218)으로부터 핀 구조(202)의 최상부 표면(220)까지 측정한, 트렌치(204)의 깊이는 약 30 nm 내지 약 400 nm일 수 있다.
블록(106)에서, 내측 절연 층(222)은, 도 2b에 도시된 바와 같이, 핀 구조들(202) 및 절연체 물질들(208)의 노출된 표면들 상에 등각으로 형성된다. 내측 절연 층(222)은, 질화규소(Si3N4), 이산화규소(SiO2), 산질화규소(SiON), 산화알루미늄(Al2O3), 오산화탄탈럼(Ta2O5), 또는 유사한 절연 및 구조적 특성들을 갖는 다른 물질을 포함할 수 있지만, 이에 제한되지 않는다. 일 구현에서, 내측 절연 층(222)은 Si3N4이다. 내측 절연 층(222)은 임의의 적합한 증착 프로세스, 예컨대, 원자 층 증착(ALD) 프로세스, 화학 기상 증착(CVD) 프로세스, 저압 화학 기상 증착(LPCVD), 또는 플라즈마 강화 화학 기상 증착(PECVD) 프로세스를 사용하여 증착될 수 있다.
일 예에서, 내측 절연 층(222)은 ALD를 사용하여 증착된다. 사용될 수 있는 예시적인 증착 시스템은, 캘리포니아주 산타클라라에 위치한 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 입수가능한 올림피아™(Olympia™) ALD 시스템이다. 내측 절연 층(222)은 약 1 nm 내지 약 10 nm, 예를 들어, 2 nm 내지 약 5 nm의 두께를 가질 수 있다. 일 예에서, 증착된 상태 그대로의 내측 절연 층(222)은 1 nm의 두께를 갖는다. 다른 예에서, 증착된 상태 그대로의 내측 절연 층(222)은 2 nm의 두께를 갖는다.
블록(108)에서, 희생 스페이서 층(224)이, 도 2c에 도시된 바와 같이, 내측 절연 층(222) 상에 등각으로 증착된다. 일 구현에서, 희생 스페이서 층(224)은 산화알루미늄 기재의 물질, 예컨대, 산화알루미늄(Al2O3) 또는 산질화알루미늄(AlON)을 포함한다. 다른 구현에서, 희생 스페이서 층(224)은 질화티타늄 기재의 물질, 예컨대, 질화티타늄(TiN)을 포함한다. 산화알루미늄 기재의 물질들 및 질화티타늄 기재의 물질들이 유리한데, 이는, 이들 물질들이 건식 식각 플라즈마에 노출될 때, 내측 절연 층(222)(블록(106)), 절연체 물질(208)(블록(104)), 및 게이트 물질(228)(블록(116))에 사용되는 예시적인 물질들인, 질화규소(Si3N4), 이산화규소(SiO2), 및 폴리-규소(a-Si)에 대해 높은 선택도(> 10:1)를 갖기 때문이다. 희생 스페이서 층(224)은 임의의 적합한 증착 프로세스, 예컨대, 원자 층 증착(ALD) 프로세스 또는 화학 기상 증착(CVD)을 사용하여 증착될 수 있다. 일 예에서, 희생 스페이서 층(224)은 ALD를 사용하여 증착된다. 희생 스페이서 층(224)은, 캘리포니아주 산타클라라에 위치한 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 올림피아™ ALD 시스템에서 증착될 수 있다. 희생 스페이서 층(224)은 약 3 nm 내지 약 12 nm, 예컨대, 약 4 nm 내지 약 8 nm, 예를 들어, 약 5 nm의 두께를 가질 수 있다. 일 예에서, 증착된 상태 그대로의 희생 스페이서 층(224)은 7 nm의 두께를 갖는다. 희생 스페이서 층(224)의 두께는, 이후의 단계에서 희생 스페이서 층(224)의 제거 후의 공극 간격을 한정한다. 본 발명자들은, Si3N4 측벽 두께를 2 nm로부터 1 nm까지 감소시키면서 5 nm 이상의 공극 간격을 형성하는 것이 유리하다고 결정했는데, 이는, 심지어 고온 어닐링 후에도 후속적인 폭 감소 없이 다중핀 FinFET 트랜지스터에 대한 용량 감소를 최대화하기 때문이다.
블록(110)에서, 희생 스페이서 층(224)은, 도 2d에 도시된 바와 같이, 핀 구조들(202)의 최상부에 그리고 절연체 물질(208) 위에 위치된 아래놓인 내측 절연 층(222)을 노출시키기 위해 방향성 식각 프로세스를 겪는다. 핀 구조들(202)의 측벽들 상의 희생 스페이서 층(224)은 방향성 식각 프로세스 후에 온전하게 유지된다. 방향성 식각 프로세스는 아르곤(Ar) 및 삼염화붕소(BCl3)를 사용하여 유도성 결합된 플라즈마 챔버에서 수행될 수 있다. 삼염화붕소(BCl3)는 제1 체적 유량으로 플라즈마 챔버 내로 도입되고, 아르곤(Ar)은 제2 체적 유량으로 플라즈마 챔버 내로 도입된다. 제1 체적 유량 대 제2 체적 유량의 비율은 약 1:6 내지 약 1:15, 예를 들어, 약 1:8 내지 약 1:10일 수 있다. 본 개시내용의 발명자들은, 더 낮은 가스 유량비 및 낮은 바이어스 전력이, 질화규소(Si3N4)에 대한 높은 식각 선택도를 달성하기 위한 핵심들임을 관찰하였다. 예를 들어, 제1 체적 유량 대 제2 체적 유량의 약 1:10 이상의 비율은 질화규소들에 대해 10:1 이상, 예를 들어, 13:1 이상의 높은 선택도를 갖는 낮은 식각률(예를 들어, 60 Å/분)을 가질 수 있다고 결정되었다. 본원에서 설명되는 높은 선택도는 희생 스페이서 층(224)이 절연 층(222)보다 더 높은 속도(예를 들어, 5x 초과)로 식각된다는 것을 의미한다. 결과적으로, 희생 스페이서 층(224)은 절연 층(222)이 실질적으로 온전하게 남겨진 동안 식각되어 제거된다.
일부 구현들에서, 식각 프로세스 시간은 희생 스페이서 층(224)을 과식각하도록 증가될 수 있고, 그에 의해 질화규소(Si3N4)에 대한 식각 선택도를 향상시킨다. 일 예에서, 희생 스페이서 층(224)은 그의 식각 종료점까지 식각되고, 이어서 50% 이상 과식각되는데, 예를 들어, 75% 과식각된다. 일부 예들에서, 희생 스페이서 층(224)은 그의 식각 종료점까지 식각되고, 이어서 150% 이상 과식각되는데, 예를 들어, 200% 과식각된다. 도 3a-3c는, 각각, 건식 식각 이전에, 78% 과식각 이후에, 그리고 250% 과식각 이후에 취해진 핀 구조들(202)의 측벽들 상의 희생 스페이서 층의 다양한 TEM 이미지들을 도시한다. 볼 수 있는 바와 같이, 도 3b는 78% 스페이서 과식각 이후에 코너 부식이 발생하지 않는 것을 보여주는 한편, 도 3c는 심지어 250% 스페이서 과식각 이후에도 Si3N4에 대한 매우 양호한 식각 선택도를 보여준다. 도 3b-3c는, 방향성 식각 프로세스 후에 핀 구조들(202)의 최상부 및 측벽들 상의 내측 절연 층(222)을 실질적으로 식각하지 않고, 핀 구조들(202)의 측벽들 상의 희생 스페이서 층(224)이, 핀 구조들(202)의 높이 방향을 따라 균일한 적용범위를 여전히 갖는 것을 도시한다.
300 mm 기판의 경우, 다음의 프로세스 파라미터들이 사용될 수 있다. 기판 지지부의 온도는 약 50 ℃ 내지 약 200 ℃, 예컨대, 약 75 ℃ 내지 약 100 ℃, 예를 들어, 약 90 ℃일 수 있다. 챔버 압력은 약 1 mTorr 내지 약 80 mTorr, 예컨대, 약 3 mTorr 내지 약 20 mTorr, 예를 들어, 약 5 mTorr일 수 있다. BCl3의 유량은 약 20 sccm 내지 약 150 sccm, 예컨대, 약 35 sccm 내지 약 80 sccm, 예를 들어, 약 50 sccm일 수 있다. 아르곤의 유량은 약 150 sccm 내지 약 350 sccm, 예컨대, 약 200 sccm 내지 약 300 sccm, 예를 들어, 약 250 sccm일 수 있다. 코일에 대한 공급원 전력은 약 100 W 내지 약 1000 W, 예컨대, 약 250 W 내지 약 600 W, 예를 들어, 약 400 W일 수 있다. 기판 지지부에 대한 바이어스 전력은 약 10 W 내지 약 80 W, 예컨대, 약 20 W 내지 약 40 W, 예를 들어, 약 25 W일 수 있다. 식각 프로세스 시간은 약 5초 내지 약 600초, 예컨대, 약 30초 내지 약 360초, 예를 들어, 약 120초일 수 있다. 식각 프로세스 시간은 원하는 식각 프로파일에 따라 변할 수 있다. 사용될 수 있는 예시적인 식각 챔버는, 캘리포니아주 산타클라라에 위치한 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 센츄라® 어드밴트에지™ 메사™(Centura® AdvantEdge™ Mesa™) 식각 챔버이다.
블록(112)에서, 외측 절연 층(226)은, 도 2e에 도시된 바와 같이, 노출된 내측 절연 층(222) 및 희생 스페이서 층(224) 상에 등각으로 형성된다. 내측 절연 층(222) 및 외측 절연 층(226)은, 후속 단계들에서 Al2O3 증착 및 식각 프로세스들 동안 하이-k 물질에 대한 손상을 방지하기 위해 증착된다. 외측 절연 층(226)은 내측 절연 층(222)과 동일한 물질, 예를 들어, 질화규소(Si3N4), 이산화규소(SiO2), 산질화규소(SiON), 산화알루미늄(Al2O3), 오산화탄탈럼(Ta2O5), 또는 유사한 절연 및 구조적 특성들을 갖는 다른 물질을 사용할 수 있다. 일 구현에서, 외측 절연 층(226)은 Si3N4이다. 외측 절연 층(226)은 임의의 적합한 증착 프로세스, 예컨대, 원자 층 증착(ALD) 프로세스, 화학 기상 증착(CVD) 프로세스, 저압 화학 기상 증착(LPCVD), 또는 플라즈마 강화 화학 기상 증착(PECVD) 프로세스를 사용하여 증착될 수 있다. 일 예에서, 외측 절연 층(226)은 ALD를 사용하여 증착된다. 사용될 수 있는 예시적인 증착 시스템은, 캘리포니아주 산타클라라에 위치한 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 올림피아™ ALD 시스템이다. 외측 절연 층(226)은 약 1 nm 내지 약 10 nm, 예를 들어, 2 nm 내지 약 5 nm의 두께를 가질 수 있다. 일 예에서, 증착된 상태 그대로의 외측 절연 층(226)은 1 nm의 두께를 갖는다. 다른 예에서, 증착된 상태 그대로의 외측 절연 층(226)은 2 nm의 두께를 갖는다.
블록(114)에서, 도 2f에 도시된 바와 같이, 핀 구조들(202)의 측벽들 상의 희생 스페이서 층(224)의 최상부 부분(224a)을 선택적으로 노출시키기 위해 선택적 식각 프로세스가 수행될 수 있다. 식각은 임의의 적합한 건식 식각 또는 습식 식각 프로세스를 사용하여 행해질 수 있다. 일 예에서, 선택적 식각 프로세스는 유도성 결합된 플라즈마 공급원을 사용하는 건식 식각 프로세스이다. 플라즈마는, 예를 들어, 아르곤, 질소, 수소, 일산화탄소, 암모니아 또는 헬륨을 포함하는 전구체 가스로부터 형성될 수 있다. 대안적으로, 할로겐-기재의 전구체가, 플라즈마를 형성하는 데에 사용될 수 있다. 식각 프로세스는, 캘리포니아주 산타클라라에 위치한 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 센츄라® 어드밴트에지™ 메사™ 식각 챔버에서 수행될 수 있다.
블록(116)에서, 트렌치들(204)은 게이트 물질(228)로 채워진다. 게이트 물질(228)은 도핑되거나 도핑되지 않은 비정질 규소(a-Si) 또는 다결정질 규소(폴리-Si)로 구성될 수 있다. 게이트 물질(228)은 금속과 같은 전도성 물질들을 포함할 수 있다. 일 구현에서, 게이트 물질(228)은 폴리-Si이다. 대안적으로, 게이트 물질(228)은 비정질 막의 형태로 트렌치들(204) 내에 증착된 다음, 비정질 막을 다결정질 상태로 변환하기 위해 고온 프로세스를 겪을 수 있다. 게이트 물질(228)은 임의의 적합한 증착 프로세스, 예컨대, 화학 기상 증착(CVD) 프로세스, 저압 CVD(LPCVD) 프로세스, 또는 물리 기상 증착(PVD) 프로세스를 사용하여 증착될 수 있다. 게이트 물질(228)은 원하는 두께까지, 예를 들어, 약 100 nm까지 증착될 수 있다. 그 다음, 도 2g에 도시된 바와 같이, 핀 구조들(202)의 측벽들 상의 희생 스페이서 층(224)의 최상부 부분(224a) 및 핀 구조들(202)의 최상부 표면(220)을 노출시키기 위해 화학적 기계적 연마(CMP)를 사용하여 게이트 물질(228)이 연마된다.
블록(118)에서, 희생 스페이서 층(224)은, 도 2h에 도시된 바와 같이, 선택적으로 제거된다. 희생 스페이서 층(224)을 제거하는 것은, 나머지 내측 절연 층(222)과 나머지 외측 절연 층(226) 사이의 영역에 형성된 공극들(230)을 초래한다. 공기는 어떠한 물질보다도 가장 낮은 유전 상수를 갖기 때문에, 핀 구조들(202)의 높이 방향을 따른(즉, 핀 구조들(202)의 측벽들을 따른) 공극들(230)의 포함은 다중핀 FinFET 트랜지스터의 전체 유전 상수를 감소시킨다. 그러므로, 다중핀 FinFET 트랜지스터는 희생 스페이서 층(224)의 제거 완료 시에 공극으로 형성된 측벽 스페이서들을 갖는다. 핀 구조들의 측벽들을 따라 공극 구성자 스페이서를 사용하는 것이, 다른 종래의 물질, 예컨대, SiN, SiO2 또는 폴리-Si로 형성된 측벽 스페이서들과 비교하여, 측벽 스페이서 용량을 70% 초과만큼 감소시킬 수 있다는 것을 관찰하였다. 결과적으로, 인접한 구성요소들(예를 들어, 핀 구조 근처에 형성된 소스/드레인 영역들 및 게이트 전극) 사이의 기생 용량이 감소된다.
희생 스페이서 층(224)은 습식 식각 또는 건식 식각 프로세스에 의해 제거될 수 있다. 식각 프로세스는 Si3N4, SiO2 및 폴리-Si에 대해 양호한 선택도를 갖는 식각제를 사용해야 한다. 습식 식각 프로세스를 사용하는 하나의 예시적인 실시예에서, 희생 스페이서 층(224)은 황산(97%)과 과산화수소 용액을 약 4:1의 체적 비율로 혼합함으로써 얻어진 수용액 형태의 SPM 화학 용액에 기판(200)을 침지시킴으로써 제거된다. 습식 식각 프로세스는 약 3초 내지 약 30초, 예를 들어, 약 5초 내지 약 15초 동안 수행될 수 있다. 침지 후에, 기판(200)은 순수한 물로 약 5분 내지 약 10분 동안 헹굼될 수 있고, 공기 또는 질소 송풍으로 건조될 수 있다. SPM 화학 용액이 논의되지만, 다른 습식 식각 용액들, 예컨대, 염산/과산화수소 혼합물(HPM), 암모니아 과산화수소 혼합물(APM), 희석된 플루오린화수소산(DHF), FPM(플루오린화수소산, 과산화수소 수, 및 순수한 물의 혼합 용액) 등이 또한 사용될 수 있다는 것이 고려된다.
30 nm 깊이의 공극은 SPM의 3초 후에 가시적이고, 희생 스페이서 층(224)은 SPM의 5초 후에 완전히 제거된다는 것을 관찰하였다. 도 4a-4b는 희생 스페이서 층(224)의 제거 전후의 결과들을 보여주는 TEM 이미지들을 도시한다. 도 4a는 도 2g의 기판 상태(즉, 폴리-Si 증착 및 폴리-Si CMP 이후)를 도시한다. 도 4b는 도 2h의 기판 상태(즉, 희생 스페이서 층 제거 이후지만 공극 스페이서 밀봉 이전)를 도시한다.
희생 스페이서 층(224)이 콘택 금속화 전에 제거되는 것으로 설명되지만, 일부 구현들에서, 희생 스페이서 층(224)은 콘택 금속화 후에 제거된다. 이는, SPM 습식 식각이 콘택 금속화 이전에만 사용될 수 있기 때문이다. 그러한 경우에, 희생 스페이서 층(224)은 삼염화붕소(BCl3) 또는 브로민화수소(HBr) 중 어느 하나로부터 형성된 플라즈마에 의해 제거될 수 있다.
블록(120)에서, 희생 스페이서 층(224)이 내측 절연 층(222)과 외측 절연 층(226) 사이의 영역으로부터 제거된 후에, 도 2h에 도시된 바와 같이, 공극들(230)의 최상부 개구부를 밀봉하기 위해 캡핑 층(232)이 기판(200) 상에 증착된다. 캡핑 층(232)은 질화규소(Si3N4), 산질화규소(SiON), 탄질화규소(SICN), 또는 공극들(230)의 최상부 개구부를 밀봉하기에 적합한 다른 물질들을 포함할 수 있지만, 이에 제한되지 않는다. 일 구현에서, 캡핑 층(232)은 Si3N4이다. 캡핑 층(232)은 임의의 적합한 증착 프로세스, 예컨대, 화학 기상 증착(CVD) 프로세스, 원자 층 증착(ALD) 프로세스, 화학 기상 증착(CVD) 프로세스, 저압 화학 기상 증착(LPCVD), 또는 플라즈마 강화 화학 기상 증착(PECVD) 프로세스를 사용하여 증착될 수 있다. 일 예에서, 캡핑 층(232)은 비교적 낮은 온도(예를 들어, 대략 250 ℃ 내지 350 ℃)의 PECVD 프로세스를 사용하여 증착된다. 캡핑 층(232)은 약 5 nm 내지 약 30 nm, 예를 들어, 10 nm 내지 약 20 nm의 두께를 가질 수 있다. 일 예에서, 증착된 상태 그대로의 캡핑 층(232)은 15 nm의 두께를 갖는다. 도 4c는 도 2h의 기판 상태(즉, 150 Å PECVD Si3N4를 이용한 공극 스페이서 밀봉 이후)를 도시한다. 볼 수 있는 바와 같이, Si3N4로 밀봉한 후에 공극의 협소화가 관찰되지 않는다. 도 4c는 또한, 본 개시내용의 구현들을 사용하여 형성된 공극 스페이서가 잔류물이 없고 매우 균일한 것을 확인한다.
블록(120) 이후에, 기판(200)은 트랜지스터를 완성하기 위해 필요한 추가적인 프로세스들을 겪을 수 있다. 예를 들어, 다중핀 FinFET 트랜지스터에 대한 소스 및 드레인 영역들을 형성하기 위해 각각의 핀 구조(202)의 측벽들 위에 에피택셜 막이 성장될 수 있다. 일부 가능한 구조적 수정들이 고려된다. 예를 들어, 블록(104)과 블록(106) 사이에서, 희생 게이트 구조가 하나 이상의 핀 구조(202) 위에 형성될 수 있다. 희생 게이트 구조는 하나 이상의 핀 구조(202)에 걸치는 위치에 형성될 수 있다. 희생 게이트 구조는 하나 이상의 핀 구조(202) 위에 놓인 제2 핀으로서 기판(200)으로부터 돌출될 수 있다. 트렌치는 희생 게이트 구조 내에 형성될 수 있고, FinFET 트랜지스터에 필요할 수 있는 금속, 게이트 유전체 물질 또는 하이-k 게이트 유전체 물질로 채워질 수 있다. 제2 핀은 하나 이상의 핀 구조 내에 배치된 채널 영역 내의 전하 캐리어들의 흐름을 제어하도록 구성될 수 있다.
전술한 설명은 관련 기술분야의 통상의 기술자가 본 개시내용의 양상들을 더 잘 이해할 수 있도록 여러 구현들의 특징들을 약술한다. 관련 기술분야의 통상의 기술자는, 원하는 트랜지스터를 달성하기 위해 본 개시내용을 다른 프로세스들 및 구조들을 수정하기 위한 기초로서 쉽게 사용할 수 있다는 것을 이해해야 한다. 본 개시내용의 구현들이 FinFET 집적 프로세스 흐름 기술 및 미래의 게이트-올-어라운드 트랜지스터들에 적용가능하다는 것이 고려된다.
본 개시내용의 이점들은, 공극 스페이서들을 형성하기 위한 희생 물질로서 산화알루미늄 기재의 물질들 또는 질화티타늄 기재의 물질들을 사용하는 것을 포함한다. 선택된 물질들은 Si3N4, SiO2 및 폴리-Si에 대한 탁월한 식각 선택도를 보여주고, 78% 스페이서 과식각 이후에도 코너 부식이 발생하지 않고 성공적으로 제거될 수 있다. Si3N4를 이용한 밀봉 및 이어지는 고온 어닐링 프로세스 이후에, 후속하는 공극 협소화는 관찰되지 않는다. 본 개시내용의 접근법은, 잔류물이 없는 핀 구조를 따라 10:1의 종횡비를 갖는 4 nm 이상의 일관되고 균일한 공극 스페이서를 생성할 수 있는 것으로 입증되었다. 게이트-대-소스/드레인 콘택-플러그 기생 용량이, 다른 종래의 물질, 예컨대, SiN, SiO2 또는 폴리-Si로 형성된 측벽 스페이서들과 비교하여, 70%만큼 감소된다는 것을 관찰하였다.
전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 실시예들은 그의 기본 범위로부터 벗어나지 않고 안출될 수 있다.

Claims (15)

  1. 트랜지스터 디바이스로서,
    기판의 표면으로부터 돌출된 3차원 핀 구조 ― 상기 3차원 핀 구조는 최상부 표면 및 2개의 대향하는 측벽들을 포함하고, 상기 3차원 핀 구조의 일부는 상기 기판 상에 형성된 유전체 층에 의해 둘러싸임 ―;
    상기 3차원 핀 구조의 상기 유전체 층 및 상기 2개의 대향하는 측벽들 상에 형성된 제1 절연 층;
    상기 제1 절연 층 상에 형성된 희생 스페이서 층 ― 상기 희생 스페이서 층은 산화알루미늄 기재의 물질 또는 질화티타늄 기재의 물질을 포함함 ―; 및
    상기 희생 스페이서 층 상에 형성된 제2 절연 층을 포함하는, 트랜지스터 디바이스.
  2. 제1항에 있어서,
    상기 산화알루미늄 기재의 물질은 산화알루미늄(Al2O3) 또는 산질화알루미늄(AlON)이고, 상기 질화티타늄 기재의 물질은 질화티타늄(TiN)인, 트랜지스터 디바이스.
  3. 제1항에 있어서,
    상기 희생 스페이서 층은 약 4 nm 내지 약 8 nm의 두께를 갖고, 상기 제1 절연 층은 약 2 nm 내지 약 5 nm의 두께를 가지며, 상기 제2 절연 층은 약 2 nm 내지 약 5 nm의 두께를 갖는, 트랜지스터 디바이스.
  4. 제1항에 있어서,
    상기 제1 절연 층 및 상기 제2 절연 층은 각각, 질화규소(Si3N4), 이산화규소(SiO2), 산질화규소(SiON), 산화알루미늄(Al2O3) 또는 오산화탄탈럼(Ta2O5)을 포함하는, 트랜지스터 디바이스.
  5. 트랜지스터 디바이스를 형성하는 방법으로서,
    3차원 핀 구조를 기판 상에 형성하는 단계 ― 상기 3차원 핀 구조는 최상부 표면 및 2개의 대향하는 측벽들을 포함하고, 상기 3차원 핀 구조의 일부는 상기 기판 상에 형성된 유전체 층에 의해 둘러싸임 ―;
    제1 절연 층을 상기 3차원 핀 구조의 상기 유전체 층, 상기 최상부 표면 및 상기 2개의 대향하는 측벽들 상에 형성하는 단계;
    희생 스페이서 층을 상기 제1 절연 층 상에 형성하는 단계 ― 상기 희생 스페이서 층은 산화알루미늄 기재의 물질 또는 질화티타늄 기재의 물질을 포함함 ―;
    상기 3차원 핀 구조의 상기 최상부 표면에서의 상기 제1 절연 층을 노출시키기 위해 상기 희생 스페이서 층이 방향성 식각 프로세스를 겪게 하는 단계; 및
    제2 절연 층을 상기 3차원 핀 구조의 상기 최상부 표면에서의 상기 제1 절연 층 및 상기 3차원 핀 구조의 상기 2개의 대향하는 측벽들 상의 상기 희생 스페이서 층 상에 형성하는 단계를 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  6. 제5항에 있어서,
    상기 3차원 핀 구조의 상기 2개의 대향하는 측벽들 상의 상기 희생 스페이서 층의 최상부 부분을 노출시키는 단계; 및
    상기 제1 절연 층과 상기 제2 절연 층 사이에 공극 스페이서를 생성하기 위해 상기 희생 스페이서 층을 선택적으로 제거하는 단계를 더 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  7. 제6항에 있어서,
    상기 희생 스페이서 층을 선택적으로 제거하는 단계는, 약 4:1의 체적 비율로 황산과 과산화수소 용액을 혼합함으로써 획득된 수용액에 상기 기판을 침지시킴으로써 수행되는, 트랜지스터 디바이스를 형성하는 방법.
  8. 제5항에 있어서,
    상기 희생 스페이서 층이 방향성 식각 프로세스를 겪게 하는 단계는, 아르곤(Ar)을 제1 체적 유량으로 플라즈마 챔버 내로 유동시키고, 삼염화붕소(BCl3)를 제2 체적 유량으로 상기 플라즈마 챔버 내로 유동시키는 것에 의해 수행되며, 상기 제1 체적 유량 대 상기 제2 체적 유량의 비율은 약 1:10 이상인, 트랜지스터 디바이스를 형성하는 방법.
  9. 제5항에 있어서,
    상기 희생 스페이서 층이 방향성 식각 프로세스를 겪게 하는 단계는,
    약 0.028 W/㎠ 내지 약 0.056 W/㎠의 바이어스 전력을 기판 지지부에 제공하는 단계를 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  10. 제5항에 있어서,
    상기 산화알루미늄 기재의 물질은 산화알루미늄(Al2O3) 또는 산질화알루미늄(AlON)이고, 상기 질화티타늄 기재의 물질은 질화티타늄(TiN)인, 트랜지스터 디바이스를 형성하는 방법.
  11. 제5항에 있어서,
    상기 희생 스페이서 층은 약 4 nm 내지 약 8 nm의 두께를 갖고, 상기 제1 절연 층은 약 2 nm 내지 약 5 nm의 두께를 가지며, 상기 제2 절연 층은 약 2 nm 내지 약 5 nm의 두께를 갖는, 트랜지스터 디바이스를 형성하는 방법.
  12. 제5항에 있어서,
    상기 제1 절연 층 및 상기 제2 절연 층은 각각, 질화규소(Si3N4), 이산화규소(SiO2), 산질화규소(SiON), 산화알루미늄(Al2O3) 또는 오산화탄탈럼(Ta2O5)을 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  13. 제12항에 있어서,
    상기 제1 절연 층 및 상기 제2 절연 층은 각각, 질화규소(Si3N4)를 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  14. 처리 챔버에서 트랜지스터 디바이스를 형성하는 방법으로서,
    3차원 핀 구조를 기판 상에 형성하는 단계 ― 상기 3차원 핀 구조는 최상부 표면 및 2개의 대향하는 측벽들을 포함하고, 상기 3차원 핀 구조의 일부는 상기 기판 상에 형성된 유전체 층에 의해 둘러싸임 ―;
    제1 절연 층과 제2 절연 층 사이에 희생 스페이서 층을 형성하는 단계 ― 상기 제1 절연 층은 상기 3차원 핀 구조의 상기 유전체 층 및 상기 최상부 표면뿐만 아니라 상기 2개의 대향하는 측벽들 상에도 형성되고, 상기 희생 스페이서 층은 산화알루미늄 기재의 물질 또는 질화티타늄 기재의 물질을 포함하며, 공극 스페이서는 약 4 nm 이상의 두께를 가짐 ―; 및
    유도성 결합된 플라즈마를 이용하여 상기 희생 스페이서 층을 선택적으로 제거함으로써 상기 3차원 핀 구조의 상기 최상부 표면에서의 상기 제1 절연 층을 노출시키는 단계 ― 상기 희생 스페이서 층을 선택적으로 제거하는 것은 아르곤(Ar)을 제1 체적 유량으로 플라즈마 챔버 내로 유동시키고 삼염화붕소(BCl3)를 제2 체적 유량으로 상기 플라즈마 챔버 내로 유동시키고 약 0.028 W/㎠ 내지 약 0.056 W/㎠의 바이어스 전력을 상기 기판이 배치된 기판 지지부에 인가함으로써 수행되고, 상기 제1 체적 유량 대 상기 제2 체적 유량의 비율은 약 1:10 이상임 ―; 및
    상기 제1 절연 층과 상기 제2 절연 층 사이에 공극 스페이서를 생성하기 위해, 황산과 과산화수소 용액을 약 4:1의 체적 비율로 혼합함으로써 획득된 수용액에 상기 기판을 침지시킴으로써 상기 희생 스페이서 층을 제거하는 단계를 포함하는, 처리 챔버에서 트랜지스터 디바이스를 형성하는 방법.
  15. 제14항에 있어서,
    상기 희생 스페이서 층은 약 4 nm 내지 약 8 nm의 두께를 갖고, 상기 제1 절연 층은 약 2 nm 내지 약 5 nm의 두께를 가지며, 상기 제2 절연 층은 약 2 nm 내지 약 5 nm의 두께를 갖는, 처리 챔버에서 트랜지스터 디바이스를 형성하는 방법.
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