KR100605104B1 - 핀-펫 소자 및 그 제조 방법 - Google Patents
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Abstract
핀-펫 소자 및 그 제조 방법을 제공한다. 이 핀-펫 소자는 반도체기판의 소정영역에 형성된 활성 패턴들, 활성 패턴들 사이의 하부 공간을 채우는 제1소자분리막 및 제1소자분리막 상에 배치되어 활성 패턴들 사이의 상부공간을 채우는 제2소자분리막을 포함한다. 이때, 제2소자분리막은 활성 패턴들의 옆쪽에 형성되는 개구부를 갖고, 상기 개구부는 제2소자분리막 및 활성 패턴들의 상부를 지나는 게이트 전극에 의해 채워진다. 또한, 제2소자분리막의 개구부 각각은 게이트 전극의 아래에 국소적으로 형성되어, 이웃하는 게이트 전극의 하부까지 연장되지 않는다.
Description
도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 공정단면도들이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들이다.
도 7 내지 도 9는 각각 본 발명의 실시예들에 따른 반도체 장치를 나타내는 사시도들이다.
도 10a 내지 도 20a는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 10b 내지 도 20b는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 수직 연장부를 갖는 핀-펫 및 그 제조 방법에 관한 것이다.
전계 효과 트랜지스터(field effect transistor, FET)는 통상적으로 활성영역(active region), 상기 활성영역의 상부를 지나는 게이트 전극(gate electrode) 및 상기 게이트 전극 옆쪽의 활성영역에 형성되는 소오스 및 드레인 전극들(source/drain electrodes)을 포함한다. 상기 게이트 전극 아래의 활성영역은 (FET가 턴온(turn on)가 될 때) 전하들이 이동하는 통로인 채널 영역(channel region)으로 이용된다. 결과적으로, 상기 채널 영역은 상기 소오스 전극과 상기 드레인 전극 사이의 활성영역을 의미한다.
한편, 반도체 소자가 고집적화됨에 따라, 게이트 전극 및 활성 영역의 폭들은 감소하는 추세에 있다. 하지만, 상기 게이트 전극의 폭이 감소할 경우, 상술한 FET의 구조에서는 상기 채널 영역의 길이(length, 즉, 소오스 영역 및 드레인 영역 사이의 간격)도 더불어 감소하기 때문에, 드레인 유도 장벽 감소(drain induced barrier lowering, DIBL) 또는 펀치 쓰루(punch-through) 등과 같은 쇼트 채널 효과(short channel effect, SCE)가 나타날 수 있다. 또한, 상기 활성 영역의 폭이 감소할 경우, 상기 채널 영역의 폭(즉, 상기 활성영역에 접하는 게이트 전극의 길이)도 더불어 감소하여, 트랜지스터의 문턱 전압을 상승시키는 좁은 폭 효과(narrow width effect)가 나타날 수 있다.
상기 쇼트 채널 효과 및 상기 좁은 폭 효과는 본질적으로 상기 게이트 전극의 전압이 상기 채널 영역의 전자적 상태(electronic state)를 완전하게 제어하지 못하기 때문에 발생한다. 이에 따라, 상기 채널의 전자적 상태를 보다 완전하게 제어할 수 있도록 수직한 채널 영역(vertical channel region)을 갖는 핀-펫(fin field effect transistor, fin-FET)이 미국특허번호 6,468,887호에서 제안되었다. 이러한 핀-펫은 게이트 전극이 채널 영역을 3면에서 제어하기 때문에, 상기 쇼트 채널 효과 및 좁은 폭 효과를 개선하는데 보다 큰 효과를 갖는다.
도 1 내지 도 5은 미국특허번호 6,468,887호에서 설명하는 핀-펫의 제조 방법을 나타내는 공정 단면도들이다. 도 1을 참조하면, 반도체기판(1)의 소정영역에 트렌치 마스크(3)를 형성한 후, 상기 트렌치 마스크(3)를 식각 마스크로 사용하여 상기 반도체기판(1)을 이방성 식각한다. 이에 따라, 상기 트렌치 마스크 패턴(3)의 아래에는 핀 모양의 활성 패턴(11)이 형성된다. 이후, 상기 활성 패턴(11)의 측벽에 희생 스페이서(5)를 형성한다.
상기 희생 스페이서(5)가 형성된 결과물 상에 절연막을 형성한 후, 상기 트렌치 마스크(3) 및 상기 희생 스페이서(5)가 노출될 때까지 상기 절연막을 평탄화 식각한다. 이에 따라, 상기 활성 패턴들(11) 사이의 공간(즉, 트렌치(2))을 채우는 소자분리막(23)이 형성된다. 이후, 상기 노출된 트렌치 마스크(3) 및 상기 희생 스페이서(5)를 제거하여 상기 소자분리막(23)과 상기 활성 패턴(11) 사이에 상기 트렌치(2)의 하부면(즉, 상기 반도체기판(1)의 상부면)을 노출시키는 개구부(6)를 형성한다 (도 2 참조). 상기 개구부(6)를 통해 노출되는 상기 활성패턴(11)의 표면에 게이트 절연막(12)을 형성한 후, 그 결과물 상에 상기 개구부(6)를 채우는 게이트 도전막을 형성한다. 이어서, 상기 게이트 도전막을 패터닝하여 상기 활성 패턴(11)을 가로지르는 게이트 전극(22)을 형성한다 (도 3 참조).
상기 게이트 전극(22)을 형성한 후, 상기 게이트 전극(22) 및 상기 소자분리 막(23)을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 활성 패턴(11)에 불순물 영역들(impurity regions, 24)을 형성한다. 도 4 및 도 5는 상기 불순물 영역(24)이 형성된 결과물을 도 3에 수직한 방향에서 보여주기 위한 공정단면도들로서, 각각 상기 활성 패턴(11, I) 및 상기 개구부(6, II)의 위치에서의 단면들을 도시한다.
한편, 미국특허번호 6,468,887호에서, 상기 개구부(6)는 상기 활성 패턴(11)의 가장자리에서 상기 트렌치(2)의 하부면을 노출시키는 폐곡선(closed curve)을 형성한다. 따라서, 브릿지(bridge)의 문제없이 상기 게이트 전극(22)을 형성하기 위해서는, 상기 트렌치(2)의 하부면이 노출될 때까지 상기 게이트 도전막을 식각해야 한다. 하지만, 상기 게이트 도전막은 위치에 따라 큰 두께 차이를 갖기 때문에, 식각 손상 또는 브릿지의 문제없이 이를 패터닝하기 어렵다. 즉, 상기 개구부(6)를 채우는 상기 게이트 도전막의 두께(h1)는 상기 활성 패턴(11) 위에 적층된 상기 게이트 도전막의 두께(h2)에 비해 과도하게 두껍기 때문에, 상기 활성 패턴(11)에 대한 식각 손상없이 상기 개구부(6)에서 상기 게이트 도전막을 완전하게 식각하는 것은 어렵다. 특히, 상기 게이트 도전막과 상기 활성 패턴(11)은 모두 실리콘으로 이루어진다는 점에서, 상기 게이트 전극(22) 형성을 위한 상술한 식각 공정의 실현가능성(feasibility)은 작다.
이에 더하여, 미국특허번호 6,468,887호에서 설명하는 방법에 따른다면, 상기 불순물 영역(24) 형성을 위한 이온 주입 공정에서 상기 개구부(6)의 일부(즉, 상기 게이트 전극(22)에 의해 덮이지 않은 영역)가 노출되기 때문에, 상기 개구부(6)의 아래에는 기생 불순물 영역들(parasitic impurity regions, 24')이 형성될 수 있다. 이 경우, 도 5에 도시한 것처럼, 상기 기생 불순물 영역들(24')은 상기 게이트 전극(22) 및 상기 게이트 절연막(12)과 더불어 기생 트랜지스터(parasitic transistor)를 구성한다. 상기 기생 트랜지스터는 통상적인 평판 모오스 트랜지스터(planar MOS transistor)의 구조를 갖기 때문에, 쇼트 채널 효과 또는 좁은 폭 효과 등에 취약하다.
본 발명이 이루고자 하는 기술적 과제는 쇼트 채널 효과 및 좁은 폭 효과를 예방할 수 있는 핀-펫 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 위치에 따른 게이트 도전막의 두께 변화에서 유발되는 식각 공정의 어려움을 예방할 수 있는 핀-펫의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 기생 트랜지스터가 생성되는 것을 예방할 수 있는 핀-펫의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 트렌치의 하부 영역을 채우는 제 1 소자분리막을 구비하는 핀-펫 소자를 제공한다. 이 소자는 반도체기판의 소정영역에 형성된 활성 패턴들, 상기 활성 패턴들 사이의 하부 공간을 채우는 제1소자분리막 및 상기 제1소자분리막 상에 배치되어 상기 활성 패턴들 사이의 상부공 간을 채우는 제2소자분리막을 포함한다. 이때, 상기 제2소자분리막은 상기 활성 패턴들의 옆쪽에 형성되는 개구부를 갖고, 상기 개구부는 상기 제2소자분리막 및 상기 활성 패턴들의 상부를 지나는 게이트 전극에 의해 채워진다.
본 발명에 따르면, 상기 제2소자분리막의 개구부 각각은 상기 게이트 전극의 아래에 국소적으로 형성되어, 이웃하는 게이트 전극의 하부까지 연장되지 않는다.
본 발명의 실시예들에 따르면, 상기 게이트 전극과 상기 활성 패턴들 사이에는 게이트 절연막이 더 개재된다. 상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO
3, BeAl2O4, CeO2, CeHfO4, CoTiO3, Si3N4, EuAlO3, HfO2, Hf silicate, La
2O3, LaAlO3, LaScO3, La2SiO5, MaAl
2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, YxSiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지 물질로 이루어질 수 있다. 일 예로, 상기 게이트 절연막은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극과 상기 활성 패턴의 상부면 사이에는 트렌치 마스크 패턴이 더 개재될 수 있다.
본 발명의 또다른 실시예에 따르면, 상기 게이트 전극은 차례로 적층된 하부 게이트 전극, 게이트 층간절연막 및 상부 게이트 전극으로 구성될 수 있다. 이때, 상기 게이트 층간절연막은 실리콘 산화막, 실리콘 질화막, Al2O3, AlxSi
yOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3
, Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5, MaAl
2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, YxSiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4을 포함하는 고유전막 물질들 중에서 선택된 적어도 한가지인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 희생 스페이서를 이용하여 수직 연장부를 위한 개구부를 형성하는 단계를 포함하는 핀-펫 소자의 제조 방법을 제공한다. 이 방법은 반도체기판을 패터닝하여 활성 패턴들을 정의하는 트렌치들을 형성하고, 상기 트렌치들의 하부를 채우는 제1소자분리막을 형성한 후, 그 결과물 상에 상기 활성 패턴들을 가로지르는 희생막 패턴을 형성하는 단계를 포함한다. 이어서, 상기 희생막 패턴을 식각하여 상기 활성 패턴들의 측벽에 배치되는 희생 스페이서들을 형성한 후, 상기 희생 스페이서의 상부면을 노출시키면서 상기 트렌치의 상부를 채우는 제2소자분리막을 형성한다. 이후, 상기 노출된 희생 스페이서들을 제거하여 상기 활성 패턴의 측면을 노출시키는 개구부들을 형성한 후, 상기 개구부를 채우면서 상기 활성 패턴들의 상부를 가로지르는 게이트 전극들을 형성한다.
본 발명의 실시예들에 따르면, 상기 게이트 전극을 형성하는 단계는 상기 개구부를 채우는 게이트 도전막을 형성하는 단계 및 상기 제2소자분리막의 상부면이 노출될 때까지 상기 게이트 도전막을 패터닝하는 단계를 포함한다. 이때, 상기 제 2 소자분리막의 상부면보다 위쪽에 위치하는 게이트 도전막 만이 식각되고, 상기 개구부를 채우는 게이트 도전막은 식각되지 않는다. 따라서, 상기 게이트 전극 형성을 위한 식각 공정은 위치에 따른 식각 두께의 차이없이 실시될 수 있다.
또한, 본 발명의 실시예들에 따르면, 상기 트렌치를 형성하는 단계는 상기 반도체기판 상에 트렌치 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체기판을 소정의 깊이로 이방성 식각하는 단계를 포함한다. 또한, 상기 제1소자분리막을 형성하는 단계는 상기 트렌치의 내벽에 제1절연막을 형성하고, 상기 제1절연막이 형성된 결과물 상에 제2절연막을 콘포말하게 형성하고, 상기 제2절연막이 형성된 결과물 상에 상기 트렌치를 채우는 제3절연막을 형성한 후, 상기 제3절연막을 식각하여 상기 활성 패턴의 상부면보다 낮은 상부면을 갖는 상기 제1소자분리막을 형성하는 단계를 포함한다. 이때, 상기 트렌치 마스크 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 하프늄 산화막 및 알루미늄 산화막 중에서 선택된 적어도 한가지 물질로 형성하고, 상기 제1절연막을 형성하는 단계는 열산화 공정을 이용하여 실리콘 산화막을 형성하고, 상기 제2절연막을 형성하는 단계는 화학기상증착을 사용하여 실리콘 질화막을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극을 형성하기 전에, 상기 제1절연막, 상기 제2절연막 및 상기 트렌치 마스크 패턴을 식각하여 상기 개구부 내에서 상기 활성 패턴의 표면을 노출시킨 후, 상기 활성 패턴들의 노출된 표면에 제5절연막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 제5절연막은 차례로 적층된 실리콘산화막, 실리콘질화막 및 실리콘산화막으로 형성되는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들이다. 본 발명의 이 실시예는 디램 소자에 적용될 수 있으며, 도 6a 및 도 6b는 디램 소자의 셀 어레이 영역 및 주변 회로 영역의 일부를 각각 나타낸다. 도 7 내지 도 9는 각각 본 발명의 실시예들에 따른 반도체 장치를 나타내는 사시도들이다.
도 6a 및 도 7을 참조하면, 반도체기판(100)의 소정영역에는 활성 패턴들(active patterns, 120)이 배치된다. 상기 활성 패턴들(120)은 핀 형태일 수 있고, 도시한 것처럼, 규칙적으로 배열된다. 상기 활성 패턴들(120) 사이의 공간(즉, 트렌치(125))는 차례로 적층된 제 1 소자분리막(155) 및 제 2 소자분리막(170)으로 채워진다. 상기 제 1 소자분리막(155)은 상기 트렌치(125)의 하부 영역을 채우고, 상기 제 2 소자분리막(170)은 상기 활성 패턴들(120)의 측면에서 상기 트렌치(125)의 상부 영역을 채운다. 이때, 상기 제 2 소자분리막(170)은 상기 제 1 소 자분리막(155)의 상부면을 노출시키는 개구부들(200)을 갖는다.
상기 제 2 소자분리막(170)의 상부에는 상기 활성 패턴들(120)을 가로지르는 복수개의 게이트 패턴들(190)이 배치되고, 상기 게이트 패턴들(190)과 상기 활성 패턴들(120) 사이에는 게이트 절연막(180)이 개재된다. 상기 게이트 패턴들(190)은 상기 개구부(200)를 채우는 수직 연장부(199)를 갖는다. 결과적으로, 상기 수직 연장부(199)는 상기 제 2 소자분리막(170)과 상기 활성 패턴(120) 사이에 배치된다. 이때, 상기 제 2 소자분리막(170)은 하나의 게이트 패턴(190)의 수직 연장부(199)를 둘러싼다. 이에 따라, 이웃하는 게이트 패턴들의 수직 연장부들(199)은 상기 제 2 소자분리막(170)에 의해 분리된다. 결과적으로, 상기 개구부(200) 각각은 상응하는 게이트 패턴(190)의 아래에만 국소적으로 배치됨으로써, 이웃하는 또다른 게이트 패턴(190)의 하부까지는 연장되지 않는다.
이 실시예에 따르면, 한 개의 활성 패턴(120)의 상부에는 두개의 게이트 패턴들(190)이 배치된다. 이에 따라, 한 개의 활성 패턴(120)은 세 영역들로 나누어지고, 나누어진 세 영역들에는 트랜지스터의 소오스/드레인 영역들로 사용되는 불순물 영역들이 형성된다. 결과적으로, 한 개의 활성 패턴(120)에는 두개의 핀-펫(fin field effect transistor, fin-FET)이 형성된다.
상기 제 1 소자분리막(155)과 상기 반도체기판(100) 사이에는 차례로 적층된 제 1 절연막(130) 및 제 2 절연막(140)이 개재될 수도 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 절연막(130)은 실리콘 산화막이고, 상기 제 2 절연막(140)은 실리콘 질화막일 수 있다. 상기 제 1 및 제 2 절연막들(130, 140)은 상기 제 1 및 제 2 소자분리막들(155, 170)과 상기 활성 패턴(120) 사이로 연장되어 개재될 수도 있지만, 여전히 상기 개구부(200)에는 형성되지 않는다.
상기 게이트 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3, Si3N
4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La
2SiO5, MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O
3, YxSiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지 물질일 수 있다. 본 발명의 일 실시예에 따르면, 상기 게이트 절연막(180)은 실리콘 산화막과 같은 단일막으로 이루어진다. 다른 실시예에 따르면, 상기 게이트 절연막(180)은 SONOS 또는 MONOS 구조를 갖는 비휘발성 메모리 트랜지스터의 전하 저장막으로 사용될 수도 있다(도 8 참조). 이 경우, 상기 게이트 절연막(180)은 실리콘 질화막을 포함하며, 바람직하게는 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어진다.
본 발명의 또다른 실시예에 따르면, 상기 활성 패턴들(120)의 상부면에는 트렌치 마스크 패턴(110)이 배치된다. 이 경우, 상기 활성 패턴(120)의 상부면은 상기 게이트 패턴(190)으로부터 이격되기 때문에, 상기 활성 패턴(120)의 양측면 만이 핀-펫의 채널 영역으로 사용된다(도 9 참조). 이 경우, 상기 제 1 절연막(180)이 게이트 절연막으로 사용될 수도 있다.
한편, 주변회로 영역에 형성되는 트랜지스터는 통상적으로 셀 트랜지스터들에 비해 긴 채널 길이를 갖기 때문에, 쇼트 채널 효과와 관련된 기술적 어려움은 그다지 크지 않다. 이에 따라, 주변 회로 영역에 형성되는 트랜지스터들은 통상적인 모오스 트랜지스터의 구조이거나 또는 (필요에 따라) 상술한 핀-펫 구조일 수도 있다. 주변회로를 위한 트랜지스터들이 핀-펫 구조를 갖는 경우는 앞서 설명된 셀 트랜지스터의 구조를 참고함으로써 쉽게 구체화될 수 있으므로, 아래에서는 주변 회로를 위한 트랜지스터가 통상적인 모오스 구조를 갖는 경우에 대해서만 설명한다. 도 6b를 참조하여, 주변회로 영역의 상기 활성 패턴(120)은 다양한 모양을 가질 수 있다. 또한, 이들 활성 패턴(120) 사이의 공간(즉, 상기 트렌치(125))는 상기 제 1 소자분리막(155)에 의해 채워진다. 즉, 주변회로 영역에서는 상기 제 2 소자분리막(170)이 형성되지 않을 수도 있다. 또한, 상기 게이트 패턴들(190)은 상기 게이트 절연막(180)이 형성된 상기 활성 패턴(120)의 상부를 가로지른다.
도 10a 내지 도 20a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 도 10a 내지 도 20a에 도시된 'a', 'b', 'c' 및 'd' 영역들은 각각 도 6a의 점선들 I-I', II-II 및 III-III'과 도 6b의 점선 IV-IV'을 따라 보여지는 단면을 나타낸다. 도 10b 내지 도 20b는 각각 도 10a 내지 도 20a와 같은 단계에서, 셀 어레이 영역의 일부를 보여주는 사시도들이다.
도 10a 및 도 10b를 참조하면, 반도체기판(100) 상에 트렌치 마스크 패턴(110)을 형성한다. 상기 트렌치 마스크 패턴(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 하프늄 산화막 및 알루미늄 산화막 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 트렌치 마스크 패턴(110)은 차례로 적층된 버퍼막(112) 및 하드 마스크막(114)으로 이루어진 다. 이때, 상기 버퍼막(112)은 열산화공정을 이용하여 형성된, 약 50 내지 150Å의 두께를 갖는 실리콘 산화막이고, 상기 하드 마스크막(114)은 약 500 내지 1000Å의 두께를 갖는 실리콘 질화막인 것이 바람직하다.
이 실시예에서, 상기 트렌치 마스크 패턴(110)은 (도 6a 및 도 6b에 도시된 것처럼) 평면적으로는 장방형의 섬 형태이고 입체적으로는 지느러미(fin) 형태이다. 하지만, 상기 트렌치 마스크 패턴(110)의 모양은 반도체 소자의 종류에 따라 다양할 수 있다. 예를 들면, 플래시 메모리와 같은 경우, 상기 트렌치 마스크 패턴(110)은 스트라이프(stripe) 형태의 평면 모양일 수도 있다.
상기 트렌치 마스크 패턴(110)을 식각 마스크로 사용하여, 상기 반도체기판(100)을 대략 2000 내지 3500Å 가량의 깊이로 이방성 식각한다. 이에 따라, 상기 트렌치 마스크 패턴(110)의 주변에는, 활성 패턴들(120)을 정의하는 트렌치(125)가 형성된다. 상기 활성 패턴들(120)은 트랜지스터의 활성 영역으로 사용된다. 즉, 모오스 트랜지스터(MOS transistor)를 구성하는 소오스/드레인 영역(source/drain region) 및 채널 영역(channel region)이 후속 공정을 통해 상기 활성 패턴(120)에 형성된다.
이어서, 상기 트렌치(125)의 내벽에 제 1 절연막(130)을 형성한다. 상기 제 1 절연막(130)은 상기 트렌치(125)의 내벽을 열산화시킴으로써 형성된 실리콘 산화막인 것이 바람직하다. 상기 제 1 절연막(130)을 형성하기 위한 상기 열산화 공정은 상기 트렌치(125)를 형성하는 동안 발생한 상기 트렌치(125) 내벽의 식각 손상을 치유할 수 있다. 이때, 상기 제 1 절연막(130)은 대략 30 내지 150Å의 두께로 형성한다. 이후, 상기 제 1 절연막(130)이 형성된 결과물의 전면에, 제 2 절연막(140)을 대략 30 내지 150Å의 두께로 콘포말하게 형성한다. 상기 제 2 절연막(140)은 (밀도가 높아서 통상적으로 확산 방지막으로 사용되는) 화학기상증착 실리콘 질화막(CVD silicon nitride layer)인 것이 바람직하다. 이에 따라, 후속 공정에서 불순물들이 상기 활성 패턴(120)으로 침투하는 것은 예방된다(도 11a 및 도 11b 참조).
상기 제 2 절연막(140) 상에 제 3 절연막(150)을 형성한다. 상기 제 3 절연막(150)은 상기 제 2 절연막(140)에 의해 덮힌 상기 트렌치(125)를 채울 수 있도록, 충분히 두꺼운 두께(예를 들면, 대략 4000 내지 6000Å의 두께)로 형성한다. 또한, 상기 제 3 절연막(150)은 상기 제 2 절연막(140)의 식각을 최소화하면서 식각될 수 있는 (즉, 상기 제 2 절연막(140)에 대해 식각 선택비(etch selectivity)를 갖는) 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 제 2 절연막(140)이 실리콘 질화막인 경우, 상기 제 3 절연막(150)은 고밀도 플라즈마 산화막(high density plasma oxide, HDP oxide)와 같은 실리콘 산화막인 것이 바람직하다. 이어서, 상기 트렌치 마스크 패턴(110)이 노출되도록 상기 제 3 절연막(150)을 전면식각한다. 상기 제 3 절연막(150)을 식각하는 단계는 화학-기계적 연마(chemical-mechanical polishing, CMP)를 이용하는 것이 바람직하다(도 12a 및 도 12b 참조). 도 12a 및 도 12b은 화학-기계적 연마 공정을 마친 결과물을 도시한다.
상기 제 3 절연막(150)을 식각하여 상기 셀 어레이 영역에서 상기 트렌치(125)의 하부 영역을 채우는 제 1 소자분리막(155)을 형성한다. 이를 위해, 상기 식각 공정은 주변회로 영역(d)을 덮는 마스크 패턴(도시하지 않음)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 셀 어레이 영역(a, b, c)의 상기 제 3 절연막(150)을 습식 식각하는 단계를 포함한다. 셀 어레이 영역에서 상기 트렌치 마스크 패턴(110) 및 상기 제 2 절연막(140)은 이러한 습식 식각 공정 동안 상기 활성 패턴(120)이 손상되는 것을 방지하는 식각 저지막으로 이용된다(도 13a 및 도 13b 참조).
상기 습식 식각 공정의 결과로, 상기 제 1 소자분리막(155)은 상기 활성 패턴(120)보다 낮은 상부면을 갖는다. 이때, 상기 제 1 소자분리막(155)은 후속 불순물 주입 공정에서 상기 트렌치(125) 아래의 반도체기판(100)에, 종래 기술에서 설명한 기생 불순물 영역이 형성되는 문제를 예방할 수 있을 정도로 충분한 두께를 갖는 것이 바람직하다. 이를 위해, 상기 제 3 절연막(150)은 상기 제 1 소자분리막(155)을 형성하기 위한 식각 공정에서 대략 1500 내지 2500Å 정도 식각되는 것이 바람직하다. 한편, 상기 제 1 소자분리막(155)과 상기 활성 패턴(120)의 상부면들 사이의 높이 차이는 본 발명에 따른 핀-펫의 채널 폭(channel width)을 결정한다. 따라서, 상기 제 3 절연막(150)의 식각 깊이는 엄밀하게 통제되는 것이 바람직하다.
상기 제 1 소자분리막(155)이 형성된 결과물 상에 희생막(160)을 콘포말한 두께로 형성한다. 상기 희생막(160)은 상기 제 1 소자분리막(155) 및 상기 트렌치 마스크 패턴(110)에 대해 식각 선택비를 갖는 물질막으로 형성한다. 본 발명의 실시예들에 따르면, 상기 희생막(160)은 다결정 실리콘막으로 형성하는 것이 바람직하 다. 본 발명의 실시예들에 따르면, 상기 희생막(160)이 형성된 결과물 상에 보조막(170)을 추가적으로 형성할 수도 있다. 상기 보조막(170)은 평탄한 상부면을 갖는 것이 바람직하며, 이를 위해 CMP와 같은 평탄화 식각 공정이 상기 보조막(170)을 형성한 후 더 실시될 수도 있다. 또는 액상으로 도포되는 물질막들(예를 들면, 유기 ARC막 또는 SOG막 등)이 상기 보조막(170)으로 사용될 수도 있다(도 14a 및 도 14b 참조).
상기 제 1 소자분리막(155)의 상부면이 노출될 때까지 상기 보조막(170) 및 상기 희생막(160)을 차례로 패터닝하여, 상기 제 1 소자분리막(155) 및 상기 활성 패턴(120)을 가로지르는 보조 패턴(도시하지 않음) 및 희생막 패턴(165)을 형성한다. 이러한 패터닝 공정 동안, 상기 활성 패턴(120)이 손상되지 않도록, 상기 패터닝 공정은 상기 트렌치 마스크 패턴(110) 및 상기 제 2 절연막(140)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 식각 단계를 포함하는 것이 바람직하다. 이어서, 상기 보조 패턴을 제거하여, 상기 희생막 패턴(165)의 상부면을 노출시킨다(도 15a 및 도 15b 참조). 본 발명의 일 실시예들에 따르면, 상기 희생막 패턴(165)은 도시된 것처럼 상기 주변회로 영역(d)에서 제거되지 않는다. 하지만, 이 단계에서 상기 희생막 패턴(165)을 주변회로 영역(d)에서 제거하는 실시예도 가능하다.
상기 희생막 패턴(165)을 이방성 식각하여 상기 활성 패턴(120)의 측벽에 배치되는 희생 스페이서(167)를 형성한다. 상기 희생 스페이서(167)를 형성하기 위한 식각 공정은 상기 제 1 소자분리막(155) 및 상기 트렌치 마스크 패턴(110)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 보다 자세 하게는, 후속 공정에서 도 6a에 도시된 게이트 패턴들(190)이 상기 희생 스페이서(167)가 형성된 영역의 상부를 지나도록, 상기 희생 스페이서(167)는 상기 활성 패턴(120)의 측면 일부분에만 형성된다. 또한, 상기 주변회로 영역(d)에 형성된 희생막 패턴(165)은 제거되어 상기 트렌치 마스크 패턴(110) 및 상기 제 1 소자분리막(155)의 상부면을 노출시킨다(도 16a 및 도 16b 참조).
상기 희생 스페이서(167)를 포함하는 반도체기판의 전면에 제 4 절연막(도시하지 않음)을 형성한 후, 상기 희생 스페이서(167)의 상부면이 노출될 때까지 상기 제 4 절연막을 평탄화 식각한다. 상기 제 4 절연막을 평탄화 식각하는 단계는 화학-기계적 연마 기술을 사용하여 실시하는 것이 바람직하다. 이에 따라, 상기 제 1 소자분리막(155)이 형성된 트렌치(125)의 상부 영역을 채우는 제 2 소자분리막(170)이 형성된다. 상기 제 2 소자분리막(170)은 상기 희생 스페이서(167), 상기 트렌치 마스크 패턴(110) 또는 상기 제 2 절연막(140)에 대해 식각 선택성을 갖는 물질인 것이 바람직하다. 본 발명의 실시예에 따르면, 상기 제 2 소자분리막(170)은 고밀도 플라즈마 산화막(high density plasma oxide, HDP oxide)과 같은 실리콘 산화막으로 형성된다(도 17a 및 도 17b 참조). 도 17b에 도시된 것처럼, 상기 하드 마스크막(114), 상기 제 2 절연막(140), 상기 제 2 소자분리막(170) 및 상기 희생 스페이서(167)의 상부면들이 이 단계에서 노출된다.
상기 희생 스페이서(167)를 제거하여 상기 제 2 소자분리막(170)과 상기 활성 패턴(120) 사이에 개구부들(200)을 형성한다. 이에 따라, 추가적으로 상기 제 2 절연막(140)의 상부 측벽이 상기 개구부(200)를 통해 노출된다. 상기 희생 스페이서(167)를 제거하는 단계는 상기 하드 마스크막(114), 상기 제 2 소자분리막(170), 상기 제 2 절연막(140) 및 상기 제 1 소자분리막(155)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 식각 단계를 포함하는 것이 바람직하다. 상기 희생 스페이서(167)가 다결정 실리콘으로 이루어지는 경우, 상기 식각 공정은 화학적 건식 식각(chemical dry etch, CDE) 또는 습식 식각의 방법을 사용할 수 있다(도 18a 및 도 18b 참조).
이어서, 상기 하드 마스크막(114) 및 상기 개구부들(200)을 통해 노출되는 상기 제 2 절연막(140)의 상부를 선택적으로 제거한다. 이때, 상기 제거 공정은 상기 제 1 소자분리막(155), 상기 제 2 소자분리막(170), 상기 제 1 절연막(130) 및 상기 버퍼막(112)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 단계를 포함한다. 예를 들면, 상기 제거 공정은 실리콘 질화막으로 이루어진 상기 하드 마스크막(114) 및 상기 제 2 절연막(140)을 선택적으로 식각할 수 있도록, 인산을 포함하는 식각액을 사용하는 습식 식각의 단계를 포함할 수 있다(도 19a 및 도 19b 참조). 한편, 본 발명의 또다른 실시예에 따르면, 상기 개구부(200)의 폭을 넓히기 위해, 상기 하드 마스크막(114)와 상기 제 2 소자분리막(170)의 식각 속도의 차이가 작은 식각 레서피를 사용하는 식각 단계가 상기 제거 공정에서 사용될 수도 있다.
상기 개구부들(200)을 채우는 게이트 전극막(도시하지 않음)을 형성한다. 상기 게이트 전극막은 다결정 실리콘, 텅스텐 실리사이드, 코발트 실리사이드, 텅스텐, 텅스텐 질화물, 구리 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이 어서, 상기 게이트 전극막을 패터닝하여 상기 활성 패턴(120)을 가로지르는 게이트 패턴들(190)을 형성한다. 상기 게이트 패턴들(190)은 상기 개구부(200)의 상부를 지나도록 패터닝된다. 이에 따라, 상기 게이트 패턴들(190)에는 상기 개구부(200)를 채우는 수직 연장부(199)가 형성된다. 본 발명의 일 실시예에 따르면, 상기 게이트 패턴(190)은 차례로 적층된 하부 게이트 전극(192), 상부 게이트 전극(194) 및 캐핑 패턴(196)으로 이루어진다. 상기 하부 게이트 전극(192)은 다결정 실리콘으로 형성되고, 상기 상부 게이트 전극(194)은 다결정 실리콘, 텅스텐, 텅스텐 실리사이드 중에서 선택된 적어도 한가지로 형성되고, 상기 캐핑 패턴(196)은 실리콘 질화막으로 형성될 수 있다(도 20a 및 도 20b 참조). 이때, 상기 수직 연장부(199)는 상기 하부 게이트 전극(192)으로 이루어진다.
상기 게이트 패턴(190)은 상기 개구부(200)의 상부를 지나도록 패터닝되기 때문에, 상기 게이트 전극막은 상기 개구부(200)에서는 식각되지 않는다. 이에 따라, 상기 게이트 패턴(190)을 형성하는 단계에서는 단지 상기 제 2 소자분리막(170) 또는 상기 활성 패턴(120) 상에 적층된 상기 게이트 전극막 만이 식각된다. 그 결과, 위치에 따른 식각 두께의 차이에 따른 기술적 어려움은 최소화될 수 있다. 또한, 상기 게이트 패턴들(190)을 형성한 후, 소오스/드레인 영역을 형성하기 위한 이온 주입 공정이 상기 게이트 패턴(190)을 마스크로 사용하여 실시될 수 있다. 상술한 본 발명의 실시예들에 따르면, 이 단계에서 상기 트렌치(125)는 상기 제 1 소자분리막(155), 제 2 소자분리막(170) 및 수직 연장부(199)에 의해 채워지기 때문에, 상기 트렌치(125)의 바닥면은 상기 이온 주입 공정에서 노출되지 않는다. 이에 따라, 상기 소오스/드레인 영역은 단지 상기 활성 패턴(120)에만 형성될 수 있다. 그 결과, 종래 기술에서 설명된 기생 트랜지스터는 만들어지지 않는다.
상술한 실시예에 따르면, 상기 제 1 절연막(130) 및 상기 버퍼막(112)이 게이트 절연막으로 사용된다. 하지만, 상기 제 1 절연막(130) 및 상기 버퍼막(112)을 제거한 후, 게이트 절연막을 추가적으로 형성하는 또다른 실시예가 가능하다.
다시 도 7 및 도 8을 참조하면, 상기 게이트 전극막을 형성하기 전에, 상기 개구부(190)를 통해 노출된 상기 제 1 절연막(130) 및 상기 버퍼막(112)을 제거한다. 이에 따라, 적어도 상기 제 1 소자분리막(155)의 상부로 돌출된 상기 활성 패턴(120)의 표면은 노출된다. 상기 제 1 절연막(130) 및 상기 버퍼막(112)은, 도 19a 및 19b에서 설명한, 상기 하드 마스크막(114) 및 상기 제 2 절연막(140)을 식각하는 단계에서 제거될 수도 있다. 이어서, 상기 노출된 활성 패턴(120)의 표면에 게이트 절연막(180)을 형성한다. 상기 게이트 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3, Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5
, MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3
, Ta2O5, TiO2, Y2O3, YxSiy
Oz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지 물질로 형성할 수 있다. 디램 소자의 실시예에서, 상기 게이트 절연막(180)은 실리콘 산화막 또는 상술한 고유전막들 중의 한가지일 수 있다(도 7 참조). SONOS 또는 MONOS형 플래시 메모리 소자의 실시예들에 따르면, 상기 게이트 절연막(180)은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성될 수 있다(도 8 참조).
또한, 본 발명의 또다른 실시예에 따르면 상기 트렌치 마스크 패턴(110)을 제거하지 않고 상기 게이트 패턴(190)을 형성하는 실시예도 가능하다(다시 도 9를 참조). 이 실시예에 따르면, 도 11a 및 11b에서 설명된 상기 하드 마스크 패턴(114)을 제거하는 단계가 생략된다. 이에 대한 또다른 변형예로서, 상기 하드 마스크 패턴(114)은 제거하지 않지만, 상기 제 1 및 제 2 절연막(130, 140)을 제거하는 실시예가 가능하다. 이러한 변형된 실시예에 따르면, (위 도 7 및 도 8와 연관지어 설명한 바에 따라) 상기 게이트 절연막(180)을 형성하는 공정이 더 실시될 수도 있다.
본 발명에 따르면, 게이트 패턴을 형성하기 위한 식각 공정에서, 개구부에 형성된 게이트 도전막은 식각되지 않는다. 이에 따라, 위치에 따른 식각량의 과다한 차이에서 유발되는 기술적 어려움없이 게이트 패턴을 형성할 수 있다. 또한, 트렌치의 바닥면은 소오스/드레인 영역을 형성하기 위한 이온 주입 공정에서 노출되지 않기 때문에, 소오스/드레인 영역은 게이트 패턴 양 옆의 활성 패턴에만 형성된다. 그 결과, 기생 트랜지스터가 생성되는 문제는 예방될 수 있다.
또한, 본 발명에 따른 트랜지스터는 채널 영역으로 활성 패턴의 상부면 및/또는 양쪽 측면을 사용하기 때문에, 쇼트 채널 효과 및 좁은 폭 효과가 발생하는 문제는 최소화될 수 있다.
Claims (27)
- 반도체기판을 패터닝하여 활성 패턴들(active patterns)을 정의하는 트렌치들을 형성하는 단계;상기 트렌치들의 하부를 채우는 제1소자분리막을 형성하는 단계;상기 제1소자분리막이 형성된 결과물 상에, 상기 활성 패턴들의 중앙부를 국소적으로 덮으면서 상기 활성 패턴들을 가로지르는 희생막 패턴을 형성하는 단계;상기 희생막 패턴을 식각하여, 상기 활성 패턴들의 측벽에 배치되는 희생 스페이서들을 형성하는 단계;상기 희생 스페이서의 상부면을 노출시키면서, 상기 트렌치의 상부를 채우는 제2소자분리막을 형성하는 단계;상기 노출된 희생 스페이서들을 제거하여 상기 활성 패턴의 측면을 노출시키는 개구부들을 형성하는 단계; 및상기 개구부를 채우면서 상기 활성 패턴들의 상부를 가로지르는 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계는상기 반도체기판 상에 트렌치 마스크 패턴을 형성하는 단계; 및상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 소정 의 깊이로 이방성 식각하는 단계를 포함하고,상기 제1소자분리막을 형성하는 단계는상기 트렌치의 내벽에 제1절연막을 형성하는 단계;상기 제1절연막이 형성된 결과물 상에 제2절연막을 콘포말하게 형성하는 단계;상기 제2절연막이 형성된 결과물 상에 상기 트렌치를 채우는 제3절연막을 형성하는 단계; 및상기 제3절연막을 식각하여 상기 활성 패턴의 상부면보다 낮은 상부면을 갖는 상기 제1소자분리막을 형성하는 단계를 포함하는 핀-펫의 제조 방법.
- 제 2 항에 있어서,상기 트렌치 마스크 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 하프늄 산화막 및 알루미늄 산화막 중에서 선택된 적어도 한가지 물질로 형성되는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 2 항에 있어서,상기 제1절연막을 형성하는 단계는 열산화 공정을 이용하여 실리콘 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 2 항에 있어서,상기 제2절연막을 형성하는 단계는 화학기상증착을 사용하여 실리콘 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 2 항에 있어서,상기 제1소자분리막을 형성하는 단계는 상기 트렌치 마스크 패턴 및 상기 제2절연막을 식각 마스크로 사용하여 상기 제3절연막을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 1 항에 있어서,상기 희생막 패턴은 상기 제1소자분리막 및 상기 제2소자분리막에 대해 식각 선택성을 갖는 물질로 형성되는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 2 항에 있어서,상기 희생막 패턴은 상기 제1소자분리막, 상기 제2소자분리막 및 상기 트렌치 마스크 패턴에 대해 식각 선택성을 갖는 물질로 형성하는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 2 항에 있어서,상기 제2소자분리막을 형성하는 단계는상기 희생 스페이서가 형성된 결과물의 전면에 제4절연막을 형성하는 단계; 및상기 트렌치 마스크 패턴 및 상기 희생 스페이서의 상부면이 노출될 때까지, 상기 제4절연막을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 2 항에 있어서,상기 개구부를 형성하는 단계는 상기 제1소자분리막, 상기 제2소자분리막, 상기 제2절연막 및 상기 트렌치 마스크 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 노출된 희생 스페이서를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극을 형성하기 전에, 상기 활성 패턴들의 표면에 제5절연막을 형성하는 단계를 더 포함하는 핀-펫의 제조 방법.
- 제 11 항에 있어서,상기 제5절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl 2O4, CeO2, CeHfO4, CoTiO3, Si3N4 , EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5 , MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, Yx SiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지 물질로 형성되는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 2 항에 있어서,상기 게이트 전극을 형성하기 전에,상기 제1절연막, 상기 제2절연막 및 상기 트렌치 마스크 패턴을 식각하여, 상기 개구부 내에서 상기 활성 패턴의 표면을 노출시키는 단계; 및상기 활성 패턴들의 노출된 표면에 제5절연막을 형성하는 단계를 더 포함하는 핀-펫의 제조 방법.
- 제 13 항에 있어서,상기 제5절연막은 차례로 적층된 실리콘산화막, 실리콘질화막 및 실리콘산화막으로 형성되는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극을 형성하는 단계는상기 개구부를 채우는 게이트 도전막을 형성하는 단계; 및상기 제2소자분리막의 상부면이 노출될 때까지, 상기 게이트 도전막을 패터 닝하는 단계를 포함하는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극을 형성하는 단계는상기 개구부를 채우는 하부 게이트 도전막을 형성하는 단계;상기 하부 게이트 도전막을 패터닝하여, 상기 활성 패턴의 상부에 배치되어 상기 제2소자분리막의 상부면을 노출시키는 하부 게이트 패턴을 형성하는 단계;상기 하부 게이트 패턴이 형성된 결과물의 전면에 게이트 층간절연막 및 상부 게이트 도전막을 차례로 형성하는 단계; 및상기 상부 게이트 도전막, 상기 게이트 층간절연막 및 상기 하부 게이트 패턴을 차례로 패터닝하여, 상기 활성 패턴의 상부에 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 패턴 및 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 핀-펫의 제조 방법.
- 제 16 항에 있어서,상기 게이트 층간절연막은 실리콘 산화막, 실리콘 질화막, Al2O3, AlxSi yOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3 , Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5, MaAl 2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, YxSiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4을 포함하는 고유전 막 물질들 중에서 선택된 적어도 한가지로 형성하는 것을 특징으로 하는 핀-펫의 제조 방법.
- 반도체기판의 소정영역에 형성된 활성 패턴들;상기 활성 패턴들 사이의 하부 공간을 채우는 제1소자분리막;상기 제1소자분리막 상에 배치되어 상기 활성 패턴들 사이의 상부공간을 채우되, 상기 활성 패턴들의 상부 측면의 소정영역을 노출시키는 개구부를 갖는 제2소자분리막;상기 개구부를 채우면서 상기 제2소자분리막 및 상기 활성 패턴들의 상부를 지나는 게이트 전극; 및상기 제1소자분리막과 상기 반도체기판 사이 및 상기 제1소자분리막과 상기 활성 패턴의 하부 영역 사이에 개재되는 제1절연막 및 제2절연막을 포함하되,상기 개구부는 상기 활성 패턴들의 양측에 배치되어, 상기 제1소자분리막의 상부면을 노출시키는 것을 특징으로 하는 핀-펫 소자.
- 제 18 항에 있어서,상기 게이트 전극과 상기 활성 패턴들 사이에 개재된 게이트 절연막을 더 포함하는 핀-펫.
- 제 19 항에 있어서,상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl 2O4, CeO2, CeHfO4, CoTiO3, Si3N4 , EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5 , MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, Yx SiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지 물질로 이루어지는 것을 특징으로 하는 핀-펫.
- 제 19 항에 있어서,상기 게이트 절연막은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 것을 특징으로 하는 핀-펫.
- 제 18 항에 있어서,상기 게이트 전극과 상기 활성 패턴의 상부면 사이에 개재된 트렌치 마스크 패턴을 더 포함하는 핀-펫.
- 제 18 항에 있어서,상기 게이트 전극은 차례로 적층된 하부 게이트 전극, 게이트 층간절연막 및 상부 게이트 전극으로 구성되는 것을 특징으로 하는 핀-펫.
- 제 23 항에 있어서,상기 게이트 층간절연막은 실리콘 산화막, 실리콘 질화막, Al2O3, AlxSi yOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3 , Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5, MaAl 2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, YxSiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4을 포함하는 고유전막 물질들 중에서 선택된 적어도 한가지 인 것을 특징으로 하는 핀-펫.
- 제 18 항에 있어서,상기 제2소자분리막의 개구부 각각은 상기 게이트 전극의 아래에 국소적으로 형성되어, 이웃하는 게이트 전극의 하부까지 연장되지 않는 것을 특징으로 하는 핀-펫.
- 제 18 항에 있어서,상기 제1절연막은 열산화 공정을 통해 형성되는 실리콘 산화막이고,상기 제2절연막은 화학기상증착을 통해 형성되는 실리콘 질화막이고,상기 제1절연막 및 제2절연막은 상기 개구부를 제외한 상기 제2소자분리막과 상기 활성 패턴들 사이로 연장되는 것을 특징으로 하는 핀-펫.
- 제 26 항에 있어서,상기 게이트 전극들 사이에서는, 상기 제1절연막 및 제2절연막이 연장되어 상기 제2소자분리막과 상기 활성 패턴들 사이에 개재되는 것을 특징으로 하는 핀-펫.
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