KR100817074B1 - 핀 형태의 활성영역을 갖는 반도체소자 및 그의 제조방법 - Google Patents
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Abstract
활성영역을 용이하게 형성할 수 있는 핀 형태의 활성영역을 갖는 반도체소자 및 그 제조방법을 제공한다. 그 소자 및 방법은 섬모양의 활성영역의 장축방향을 따라 소정의 간격만큼 이격되어 배치되는 홈 형태의 제1 소자분리층과, 활성영역의 단축방향에 활성영역을 정의하도록 트렌치 및 활성영역의 노출된 측벽을 덮으면서, 상호 절연된 게이트전극을 포함한다.
핀, 활성영역, 장축방향, 소자분리층
Description
도 1a 내지 도 10a는 본 발명에 의한 핀펫의 제조방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 10b는 도 1a의 ⅠB-ⅠB선(게이트전극 방향)에 따라 절단된 공정단면도들이다.
도 1c 내지 도 10c는 도 1a의 ⅠC-ⅠC선(게이트전극 수직방향)에 따라 절단된 공정단면도들이다.
도 1d 내지 도 10d는 도 1a의 ⅠD-ⅠD선(활성영역 장축방향)에 따라 절단된 공정단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
100a, b, c; 반도체기판 102; 제1 절연층
104; 제2 절연층 110; 제1 소자분리층
112; 제3 절연층 114; 제2 소자분리층
116a; 게이트전극 120; 제1 소자분리를 위한 홈
130; 활성영역
150a, b, c, d; 레지스트 패턴
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 특히 핀 형태의 활성영역을 갖는 반도체소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인하여 채널의 길이도 짧아지고 있다. 짧은 채널의 길이는 단채널(short channel) 효과, 미세한 패턴의 형성 및 동작속도의 한계 등의 여러 가지 문제를 발생시키고 있다. 특히 단채널 효과는 심각한 문제로 대두되고 있다. 예를 들어, 드레인 영역 부근의 전계증가는 드레인 공핍영역이 소스 영역 근처의 전위장벽까지 침투하는 펀치쓰루(punch through)를 발생시킨다. 그리고, 열전자는 애벌런치를 야기하고 수직방향 전계는 캐리어의 이동도를 감소시킨다. 나아가, 단채널 효과는 트랜지스터의 오프 전류를 증가시키므로 메모리 소자의 리프레쉬(refresh) 특성을 저하시킨다.
단채널 효과를 제거하기 위하여 기판에 대하여 수직방향으로 채널을 확장시킨 모스 트랜지스터가 제시되고 있다. 확장된 형태의 채널을 갖는 구조는 핀펫(FinFET)이라고 불리고 있다. 핀펫은 채널영역을 크게 증가시키므로 단채널 효과를 현저하게 감소시킨다.
종래의 핀펫은 활성영역을 패터닝한 후에 핀을 형성한다. 그런데, 종래의 방법은 활성영역과 핀을 노광기술에 의해 구현하기 어렵고, 공정이 복잡하다는 문제가 있다. 특히, 활성영역이 더욱 조밀해지면서, 섬(island) 모양의 2차원 패턴을 이용하여 활성영역을 형성하는 데에 어려움이 가중되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 활성영역을 용이하게 형성할 수 있는 핀 형태의 활성영역을 갖는 반도체소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 활성영역을 용이하게 형성할 수 있는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체소자는 게이트전극 방향으로는 복수개의 활성영역, 제1 소자분리층 및 리세스된 제2 소자분리층이 반복되어 배치되고, 게이트전극의 수직방향으로는 리세스된 제2 소자분리층과 제1 소자분리층이 반복되며, 활성영역 장축방향으로는 제1 소자분리층과 활성영역이 교대로 반복되는 배열을 갖는다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은 먼저 섬모양의 활성영역의 장축방향을 따라 소정의 간격만큼 이격되어 배치되는 홈 형태의 제1 소자분리층을 형성한다. 그후, 상기 활성영역의 단축방향에 상기 활성영역을 정의하도록 트렌치를 형성한다. 상기 활성영역의 노출된 측벽을 덮으면서, 상호 절연된 게이트전극을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
본 발명의 실시예는 라인 앤드 스페이스 패턴(line and space 패턴; 이하, 라인 패턴)을 이용하여 활성영역을 제조하는 방법을 제시할 것이다. 라인패턴을 사용하면, 종래의 섬(island) 모양의 레지스트 패턴을 이용하여 활성영역을 제조하는 데에서 발생하는 문제점을 극복할 수 있다. 본 발명의 실시예는 크게 활성영역의 장축방향을 소자분리하고, 활성영역을 형성하며, 이어서 게이트전극을 형성하는 순서로 구분지어 설명될 것이다.
도 1a 내지 도 10a는 본 발명의 실시예에 의한 핀펫의 제조방법을 설명하기 위한 평면도들이다. 도 1b 내지 도 10b는 도 1a의 ⅠB-ⅠB선(게이트전극 방향)에 따라 절단된 공정단면도들이고, 도 1c 내지 도 10c는 도 1a의 ⅠC-ⅠC선(게이트전극 수직방향)에 따라 절단된 공정단면도들이며, 도 1d 내지 도 10d는 도 1a의 ⅠD-ⅠD선(활성영역 장축방향)에 따라 절단된 공정단면도들이다.
도 1a 내지 도 1d를 참조하면, 제1 소자분리와 핀펫을 형성하기 위한 제1 레지스트 패턴(150a)을 형성한다. 구체적으로, 반도체기판(100), 예컨대 실리콘기판 상에 식각선택비를 갖는 제1 절연층(102) 및 제2 절연층(104)으로 이루어진 하드마스크층(105)을 증착한다. 증착방법은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다. 그후, 하드마스크층(105) 상에 통상의 반사방지막(106)을 도포한 후, 제1 레지스트 패턴(150a)을 형성한다. 제1 레지스트 패턴(150a)은 섬(island) 모양의 활성영역(도 5a의 130)의 장축방향을 따라 소정의 간격만큼 이격되도록 배치된 홈(120)을 형성하기 위하여 콘택(contact) 형태를 갖는다. 콘택 형태의 제1 레지스트 패턴(150a)은, 하부의 층을 식각하는 데 있어서, 안정된 구조를 갖는다. 즉, 콘택 형태의 제1 레지스트 패턴(150a)은 섬 모양 또는 라인 형태의 패턴보다 상기 식각과정에서 형태가 변하거나 쓰러질 염려가 적다.
여기서, 제1 절연층(102)은 실리콘 질화막 그리고 제2 절연층(104)은 실리콘 산화막을 사용할 수 있다. 본 발명에서의 제1 레지스트 패턴(150a)은 활성영역(130)을 장축방향으로 소자분리하기 위한 것으로, 이는 추후에 라인패턴인 제2 레지스트 패턴(150b)에 의해 활성영역(도 4a의 130)을 형성하기 위한 준비공정의 성격을 갖는다. 이때, 활성영역(130)의 장축방향의 소자분리는 제1 소자분리라고 한다.
도 2a 내지 도 2d를 참조하면, 제1 소자분리와 핀펫을 형성하기 위하여 홈(120)이 연장되도록 반도체기판(100a)을 식각한다. 즉, 제1 레지스트 패턴(150a)의 형상대로 하드마스크층(105)을 관통하여 반도체기판(100a)을 통상적인 식각방법, 예컨대 건식식각 방법에 의해 소자분리에 충분한 깊이로 식각한다. 경우에 따라, 제1 레지스트 패턴(150a)을 이용하여 반사방지막(106)과 하드마스크층(105)을 식각하고, 제1 레지스트 패턴(150a), 반사방지막(106) 및 제2 절연층(104)을 제거 한 다음, 패터닝된 제1 절연층(102a)을 식각마스크로 하여 반도체기판(100a)에 홈(120)을 형성할 수 있다. 이는 한번의 식각공정에서 실질적인 식각깊이를 줄이기 위함이다.
이어서, 제1 레지스트 패턴(150a) 및 제2 절연층(104)을 제거한다. 따라서, 홈(120)이 형성된 반도체기판(100b) 상에는 홈(120)이 노출되도록 패턴화된 제1 절연층(102a)이 남게 된다. 패터닝된 제1 절연층(102a)를 남기는 이유는 후속공정에서 리세스된 제1 소자분리층(도 3a의 110)을 형성할 때 식각방지막으로 사용하기 위한 것이다.
도 3a 내지 도 3d에 도시된 바와 같이, 리세스된 제1 소자분리층(110)을 형성한다. 먼저, 제1 소자분리층(110)을 형성하기 위한 소자분리 물질층을 홈(120)이 채워지도록 제1 절연층(102a)의 전면에 도포한다. 그후, 예를 들어, 습식식각에 의해 제1 절연층(102a)의 전면에 도포된 소자분리 물질층을 제거하고, 홈(120)에 채워진 물질층을 리세스한다. 이에 따라, 홈(120)에는 리세스된 제1 소자분리층(110)이 형성된다. 소자분리 물질층을 제거하는 데 있어서, 제1 절연층(102a)은 식각마스크의 역할을 한다. 리세스된 제1 소자분리층(110)의 상부면은 반도체기판(100b)의 상부면보다 낮은 레벨을 이루는 것이 바람직하다.
도 1a 내지 도 3d는 활성영역이 한정되기 이전에 활성영역의 장축방향에 따라 소자분리하는 과정을 설명한 것이다. 활성영역의 장축방향은 게이트전극 방향에 대하여 수직하게 배열될 수 있고, 본 발명에 도시된 것과 같이 일정한 각을 이루면서 배열될 수 있다. 이하에서는, 활성영역을 형성하는 과정을 설명한다.
도 4a 내지 도 4d를 참조하면, 활성영역을 정의하는 제2 레지스트 패턴(150b)을 형성한다. 구체적으로, 제1 소자분리층(110)이 매립된 반도체 기판(100b)의 전면을 제3 절연층(112)에 의해 덮는다. 이때, 홈(도 3a의 120) 영역에도 제3 절연층(112)에 의해 채워진다. 이어서, 평탄화 공정을 이용하여 제3 절연층(112)의 상부면을 평탄화한다. 평탄화된 제3 절연층(112) 상에 도 1a와 같은 제2 절연층(104)과 반사방지막(106)을 적층한다. 이때, 제3 절연층(112)은 실리콘 질화막이 바람직하다.
제2 레지스트 패턴(150b)은 제1 소자분리층(110)과 활성영역(도 5a의 130)의 장축방향을 덮으면서 연장되는 라인패턴이다. 잘 알려진 바와 같이, 라인패턴은 섬 모양의 패턴보다도 활성영역을 용이하게 형성할 수 있다. 라인패턴은 직선형태이기 때문에 사입사 조명(off-axis illumination) 등에 의해 용이하게 패터닝할 수 있으며, 이중 패터닝(double patterning)을 이용하여 디자인 룰을 크게 줄일 수 있는 장점이 있다.
도 5a 내지 도 5d에 도시된 바와 같이, 활성영역(130)을 형성한다. 즉, 제2 레지스트 패턴(150b)를 식각마스크로 하여 반사방지막(106), 제2 절연층(104), 제3 절연층(112a)을 관통하여 반도체기판(100c)을 통상의 방법에 의해 식각한다. 이에 따라, 반도체기판(100c)에는 핀 형태의 활성영역(130)이 형성된다. 경우에 따라, 제2 레지스트 패턴(150b)을 이용하여 반사방지막(106), 제2 절연층(104) 및 제3 절연층(112)을 식각하고, 제2 레지스트 패턴(150b), 반사방지막(106) 및 제2 절연층(104)를 제거한 다음, 패터닝된 제3 절연층(112a)을 식각마스크로 하여 반도체 기판(100b)에 트렌치를 형성할 수 있다. 이는 한번의 식각공정에서 실질적인 식각깊이를 줄이기 위함이다.
도시된 바와 같이, 게이트전극 방향으로는 복수개의 활성영역(130), 도면에서는 2개의 활성영역, 제1 소자분리층(110) 및 트렌치가 반복되어 배치되고, 게이트전극의 수직방향으로는 트렌치 형태로 식각된 부분과 제1 소자분리층(110)이 반복되며, 활성영역 장축방향으로는 제1 소자분리층(110)과 활성영역(130)이 교대로 반복되는 배열을 갖는다.
본 발명의 활성영역(130)은 소자분리와 동시에 이루어진다. 즉, 제2 레지스트 패턴(150b)에 의해 트렌치를 형성함으로써, 활성영역(130)은 주변의 활성영역과 절연된다. 다만, 이후에 트렌치를 채우는 과정은 상기 소자분리를 실현하는 데 불과하다. 동시에 형성하는 방법은 종래에 비해 공정을 단순하게 할 수 있다.
도 6a 내지 도 6d를 참조하면, 제2 소자분리층(114)을 형성한다. 제2 소자분리층(114)은 상기 트렌치에 소자분리 물질층을 갭필(gap-fill)하여 형성한다. 즉, 상기 트렌치에 소자분리 물질층, 예컨대 실리콘 산화막을 채운 후 평탄화하면 제2 소자분리층(114)을 분리된다. 이때, 제1 소자분리층(110) 상에 위치하는 제3 절연층(112a)은 평탄화 방지막으로 작용한다. 결과적으로, 활성영역(130)은 장축방향으로 제1 소자분리층(110) 그리고 단축방향으로는 제2 소자분리층(114)에 의해 둘러싸여 소자분리된다.
도 7a 내지 도 7d를 참조하면, 제2 소자분리층(114)을 리세스하기 위한 제3 레지스트 패턴(150c)을 형성한다. 구체적으로, 활성영역(130)을 포함하는 반도체 기판(100c)의 전면에 제2 절연층(104) 및 반사방지막(106)을 균일한 두께로 덮는다. 이어서, 반사방지막(106) 상에 제3 레지스트 패턴(150c)을 형성한다. 제3 레지스트 패턴(150c)은 제1 소자분리층(110)의 상부에는 지나가지 않고 활성영역(130)과 제2 소자분리층(114)를 지나는 라인형태의 패턴이다.
도 8a 내지 도 8d를 참조하면, 제2 소자분리층(114)을 리세스하고, 제3 절연층(130)의 일부를 제거한다. 즉, 제3 레지스트 패턴(150c)을 식각마스크로 하여 제2 소자분리층(114)의 일부를 제거하여 리세스된 제2 소자분리층(114a)을 형성한다. 경우에 따라, 추후에 형성될 게이트전극을 용이하게 연결하기 위하여 제1 소자분리층(110) 상의 제3 절연층(112a)의 일부를 인산 등을 이용하여 스트립(strip)할 수 있다. 리세스된 제2 소자분리층(114a)은 후속공정에서 활성영역(130)의 측벽을 덮는 게이트전극을 형성하기 위함이다.
결과적으로, 게이트전극 방향으로는 복수개의 활성영역(130), 도면에서는 2개의 활성영역, 제1 소자분리층(110) 및 리세스된 제2 소자분리층(114a)가 반복되어 배치되고, 게이트전극의 수직방향으로는 리세스된 제2 소자분리층(114a)과 제1 소자분리층(110)이 반복되며, 활성영역 장축방향으로는 제1 소자분리층(110)과 활성영역(130)이 교대로 반복되는 배열을 갖는다.
도 9a 내지 도 9d에 의하면, 게이트전극(도 10a의 116a)을 형성하기 위한 제4 레지스트 패턴(150d)을 형성한다. 리세스된 제2 소자분리층(114a)을 포함하는 반도체기판(100c)의 전면에 게이트절연막(도시 안됨)을 게재하여 게이트전극 물질층(116)을 도포한다. 그후, 패터닝을 위하여, 제2 절연층(104) 및 반사방지막(106) 을 적층한다. 반사방지막(106) 상에 제4 레지스트 패턴(150d)을 형성한다. 제4 레지스트 패턴(150d)은 도 1a의 게이트전극방향과 동일하게 연장되는 라인형태의 패턴이다.
도 10a 내지 도 10d를 참조하면, 게이트전극(116a)을 형성한다. 즉, 제4 레지스트 패턴(105d)을 식각마스크로 하여 반사방지막(106), 제2 절연층(104) 및 게이트전극 물질층(116)을 식각하여 게이트전극(116a)을 형성한다. 이어서, 제4 레지스트 패턴(150d), 반사방지막(106) 및 제2 절연층(104)을 제거한다. 도시되지는 않았지만, 게이트전극(116a)을 사이에 절연물질을 채워 게이트전극(116a)을 서로 전기적으로 분리할 수 있다.
본 발명에 있어서, 제1 소자분리층(110)과 제2 소자분리층(114)이 기판에 형성된 깊이가 다르다. 상기 깊이를 차별화함으로써, 본 발명의 핀 형태의 활성영역을 갖는 반도체소자의 물성을 조절할 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 핀 형태의 활성영역을 갖는 반도체소자의 제조방법 및 그 소자는 먼저 활성영역의 장축방향을 소자분리하고 이어서 활성영역과 소자분리를 동시에 진행함으로써, 활성영역을 용이하게 형성할 수 있다.
Claims (19)
- 섬모양의 활성영역의 장축방향을 따라 소정의 간격만큼 이격되어 배치되는 홈 형태의 제1 소자분리층을 형성하는 단계;상기 활성영역의 단축방향에 상기 활성영역을 정의하도록 트렌치를 형성하는 단계; 및상기 활성영역의 노출된 측벽을 덮으면서, 상호 절연된 게이트전극을 형성하는 단계를 포함하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1 소자분리층을 형성하는 단계는,반도체기판 상에 하드마스크층을 형성하는 단계;상기 하드마스크층 상에 상기 제1 소자분리 영역을 정의하는 제1 레지스트 패턴을 형성하는 단계;상기 제1 레지스트 패턴의 형상대로 상기 하드마스크층과 상기 반도체기판의 식각하여 홈을 형성하는 단계; 및상기 홈에 소자분리 물질층을 매립하여 제1 소자분리층을 형성하는 단계를 포함하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제2항에 있어서, 제1 레지스트 패턴은 콘택 형태를 갖는 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제2항에 있어서, 상기 하드마스크층은 식각선택비를 갖는 제1 절연층 및 제2 절연층으로 이루어진 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제4항에 있어서, 상기 제1 절연층 및 제2 절연층은 각각 실리콘 질화물 및 실리콘 산화물로 이루어진 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제4항에 있어서, 상기 제1 소자분리층은 상기 제2 절연층과 동일한 물질로 이루어진 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1 소자분리층은 상기 홈 내에 리세스된 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제7항에 있어서, 상기 리세스된 제1 소자분리층의 상부면은 상기 반도체기판의 상부면보다 낮은 레벨을 갖는 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1 소자분리층을 형성하는 단계는,반도체기판 상에 식각선택비를 갖는 제1 절연층 및 제2 절연층으로 이루어진 하드마스크층을 형성하는 단계;상기 하드마스크층 상에 상기 제1 소자분리를 위한 영역을 정의하는 콘택 형태의 제1 레지스트 패턴을 형성하는 단계;상기 제1 레지스트 패턴의 형상대로 상기 하드마스크층을 식각하는 단계;상기 제1 레지스트 패턴과 상기 제2 절연층을 제거하는 단계;상기 제1 절연층을 식각마스크로 하여 상기 반도체기판을 식각하여 홈을 형성하는 단계; 및상기 홈에 소자분리 물질층을 매립하여 제1 소자분리층을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 활성영역을 형성하는 단계는,상기 제1 소자분리층이 형성된 상기 반도체기판의 전면을 덮는 제3 절연층을 덮는 단계;상기 제3 절연층의 상부면을 평탄화하는 단계;상기 제1 소자분리층 및 상기 활성영역이 형성될 부분을 덮으면서 연장되는 라인 형태의 제2 레지스트 패턴을 형성하는 단계; 및상기 제2 레지스트 패턴을 식각마스크로 하여 상기 반도체기판을 식각하여 트렌치를 형성하는 단계를 포함하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제10항에 있어서, 상기 제3 절연층은 실리콘 질화물로 이루어진 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 활성영역을 형성하는 단계는,상기 제1 소자분리층이 형성된 반도체기판 상에 식각선택비를 갖는 평탄화된 제3 절연층 및 제2 절연층을 형성하는 단계;상기 제2 절연층 상에 상기 제1 소자분리층 및 상기 활성영역이 형성될 부분을 덮으면서 연장되는 라인 형태의 제2 레지스트 패턴을 형성하는 단계;상기 제2 레지스트 패턴을 식각마스크로 하여 상기 제2 절연층 및 제3 절연층을 식각하는 단계;상기 제1 레지스트 패턴과 상기 제2 절연층을 제거하는 단계; 및상기 제3 절연층을 식각마스크로 하여 상기 반도체기판을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 게이트전극을 형성하는 단계는,상기 트렌치를 제4 절연층으로 채우는 단계;상기 제4 절연층을 리세스하는 단계;상기 리세스된 제4 절연층이 채워진 트렌치를 포함하는 상기 반도체기판의 전면을 덮는 게이트전극 물질층을 도포하는 단계;상기 게이트전극 물질층 상에 상기 게이트전극을 정의하는 제4 레지스트 패턴을 형성하는 단계; 및상기 제4 레지스트 패턴을 식각마스크로 하여 상기 게이트전극 물질층을 제거하여 상기 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제13항에 있어서, 상기 제4 절연층을 리세스하는 단계는,상기 제4 절연층의 상부면을 상기 제3 절연층의 상부면과 동일한 레벨을 갖도록 평탄화하는 단계;상기 평탄화된 제4 절연층 및 제3 절연층의 상에 하드마스크층을 덮는 단계;상기 하드마스크층 상에 상기 제4 절연층을 리세스하기 위한 제3 레지스트 패턴을 형성하는 단계; 및상기 제3 레지스트 패턴 및 상기 제3 절연층을 식각마스크로 하여 상기 제4 절연층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 제14항에 있어서, 상기 제4 절연층을 리세스한 후에,상기 반도체기판 상의 상기 제3 절연층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자의 제조방법.
- 게이트전극 방향으로는 복수개의 활성영역, 제1 소자분리층 및 리세스된 제2 소자분리층이 반복되어 배치되고, 게이트전극의 수직방향으로는 리세스된 제2 소자분리층과 제1 소자분리층이 반복되며, 활성영역 장축방향으로는 제1 소자분리층과 활성영역이 교대로 반복되는 배열을 갖는 핀 형태의 활성영역을 갖는 반도체소자.
- 제16항에 있어서, 상기 제1 소자분리층은 실리콘 산화막과 실리콘 질화막이 적층된 구조를 갖는 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자.
- 제16항에 있어서, 상기 제1 소자분리층의 상부면은 상기 활성영역의 상부면에 비해 낮은 레벨을 갖는 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자.
- 제16항에 있어서, 상기 제1 소자분리층과 상기 제2 소자분리층이 상기 기판에 형성된 깊이가 다른 것을 특징으로 하는 핀 형태의 활성영역을 갖는 반도체소자.
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