KR20060079329A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 형성 방법에 관한 것으로서, 보다 상세하게는 활성영역을 정의하는 소자 분리막을 형성하는 단계; 상기 소자분리막을 리세스(recess) 하여 상기 활성영역을 돌출시키는 단계; 상기 활성영역 표면에 희생산화막을 성장시킨 후, 활성영역의 단축방향 양단 에지부를 노출시키는 하드마스크 질화막을 형성하는 단계; 상기 하드마스크 질화막을 마스크로 상기 에지부에 산소 이온을 주입시켜 산화된 영역을 형성하는 단계; 상기 하드 마스크 질화막을 습식 식각으로 제거한 후, 상기 에지부의 산화된 영역을 습식 식각으로 제거시켜 상기 활성영역의 상부 코너를 라운딩(rounding)하는 단계; 상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계; 및 상기 돌출된 활성영역을 포함하는 반도체 기판 상부에 워드 라인을 형성하는 단계를 포함하는 반도체 소자 형성 방법에 관한 것이다. 본 발명의 방법을 이용하면 트랜지스터에서 쇼트 채널 효과(shot channel effect)가 나타나는 등의 종래 반도체 소자 제조 방법상의 문제점뿐만 아니라 FinFET을 이용한 DRAM 셀 트랜지스터의 핀 바디(Fin body) 코너 부분 전계(electric field)가 집중(crowding)됨으로써 소자의 특성이 저하되는 문제점을 동시에 해결할 수 있으므로, 뛰어난 특성을 가지는 반도체 소자의 제조에 유용하게 사용될 수 있다.
Description
도 1은 종래의 기술에 따른 반도체 소자의 사시도이고,
도 2a 내지 도 2q는 본 발명에 따른 반도체 소자의 형성 방법의 공정 순서를 보여주는 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
10,100 ; 반도체 기판, 20,200 ; 활성영역,
30,190 ; 소자분리막, 40,250 ; 워드 라인,
110 ; 패드 산화막, 120 ; 패드 질화막,
130 ; 감광막 패턴, 140 ; 트렌치,
150 ; 소자분리용 월 산화막, 160 ; 라이너 질화막,
170 ; 라이너 산화막, 180 ; HDP 산화막,
190 ; 소자분리막, 210 ; 희생산화막,
220 ; 하드마스크 질화막, 230 ; 산화된 영역,
240 ; 게이트 산화막
본 발명은 반도체의 소자의 형성 방법에 관한 것으로서, 보다 상세하게는 소자분리막을 리세스(recess) 하여 상기 활성영역을 돌출시킨 후 상기 돌출된 활성영역의 상단 코너 부분을 라운딩(rounding)하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 일반적인 워드 라인의 일반적인 스택 구조는 쇼트 채널 효과(short channel effect)와 같은 문제점을 유발시키게 되었다. 또한, 소오스/드레인 영역과 게이트의 접합 부분에서 누설 전류가 발생하고, 이에 따라 리프레쉬(refresh) 특성이 떨어지는 현상이 발생하였다.
도 1은 종래의 기술에 따른 반도체 소자의 사시도이다.
도 1을 참조하면, 반도체 기판(10) 상에 트렌치형 소자분리막(30)에 의해 정의되는 활성영역(20)을 형성한다. 다음에는, 반도체 기판(10) 전면에 게이트 산화막, 게이트 폴리실리콘층, 금속층 및 하드마스크층을 순차적으로 적층한 후 게이트 마스크를 이용한 사진식각공정으로 워드 라인(40)을 형성한다. 이때, 게이트 채널 길이에 대해 한 예를 들어 살펴보면 80 nm 급의 트랜지스터 제조시 워드 라인(40)의 설계 높이는 80 nm, 선폭은 84 nm가 된다. 여기서 워드 라인(40)을 사이에 두고 활성영역(20)의 양 측 소스/드레인 영역에 각각 전압이 인가되고 게이트에 주어지는 신호에 따라서 전류가 온/오프(On/Off)되면서 게이트가 동작하게 되는데, 소스/드레인 사이의 간격이 84 nm 밖에 되지 않으므로 게이트의 온/오프 동작이 원활하게 이루어지지 않고 바로 전류가 온(On) 상태로 되어 버리는 쇼트 채널 효과가 발생하는 문제가 있다.
이상에 설명한 바와 같이, 종래기술에 따른 반도체 소자의 형성 방법은 반도체 소자가 고집적화 되면서 평면 구조의 트랜지스터에서 쇼트 채널 효과가 발생하고, 활성영역과 워드 라인의 접촉면적도 감소하면서 트랜지스터의 동작전류 능력이 저하되는 문제가 있었다. 이로 인해 누설 전류가 증가하고, 반도체 소자의 리프레쉬(refresh) 특성 및 신뢰성이 저하되어 결과적으로 반도체 소자의 고집적화를 어렵게 하는 문제점이 발생하였다.
본 발명자는 상기한 종래기술 상의 문제점을 해결하기 위하여, 소자분리막을 리세스하여 핀(fin) 형태로 활성영역을 돌출시키고 이를 포함하는 반도체 기판 상부에 워드 라인을 형성함으로써, 게이트 채널 길이를 증가시키고 트랜지스터의 동작 전류 능력을 향상시킬 수 있음을 발명하고 이를 특허출원한 바 있다(대한민국 특허출원 제2004-0076522호). 그러나, 상기 특허에서는 트랜지스터에서 쇼트 채널 효과가 발생하는 등의 문제점은 해결할 수 있었지만, 3차원 트랜지스터 FinFET을 이용한 DRAM 셀 트랜지스터의 핀 바디(body) 코너 부분에 전계(electric field)가 집중(crowding)됨으로써 소자의 특성이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 종래 반도체 소자 형성 방법상의 문제점을 해결하기 위하여 안출된 것으로서, 핀 형태의 활성영역을 형성한 후 핀 바디 상단 코너 부분을 라운딩함으로써 핀 바디 코너 부분에 전계가 집중되는 것을 완화시켜 소자 특성이 저하되는 것을 방지할 수 있는 반도체 소자 형성 방법을 제공하는 것을 그 목적 으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 활성영역을 정의하는 소자 분리막을 형성하는 단계; 상기 소자분리막을 리세스(recess) 하여 상기 활성영역을 돌출시키는 단계; 상기 활성영역 표면에 희생산화막을 성장시킨 후, 활성영역의 단축방향 양단 에지부를 노출시키는 하드마스크 질화막을 형성하는 단계; 상기 하드마스크 질화막을 마스크로 상기 에지부에 산소 이온을 주입시켜 산화된 영역을 형성하는 단계; 상기 하드 마스크 질화막을 습식 식각으로 제거한 후, 상기 에지부의 산화된 영역을 습식 식각으로 제거시켜 상기 활성영역의 상부 코너를 라운딩하는 단계; 상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계; 및 상기 돌출된 활성영역을 포함하는 반도체 기판 상부에 워드 라인을 형성하는 단계를 포함하는 반도체 소자 형성 방법을 제공한다.
이하, 본 발명을 상세히 설명한다.
본 발명의 반도체 소자 형성 방법은
1) 활성영역을 정의하는 소자 분리막을 형성하는 단계;
2) 상기 소자분리막을 리세스하여 상기 활성영역을 돌출시키는 단계;
3) 상기 활성영역 표면에 희생산화막을 성장시킨 후, 활성영역의 단축방향 양단 에지부를 노출시키는 하드마스크 질화막을 형성하는 단계;
4) 상기 하드마스크 질화막을 마스크로 상기 에지부에 산소 이온을 주입시켜 산화된 영역을 형성하는 단계;
6) 상기 하드 마스크 질화막을 습식 식각으로 제거한 후, 상기 에지부의 산화된 영역을 습식 식각으로 제거시켜 상기 활성영역의 상부코너를 라운딩하는 단계;
7) 상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계; 및
8) 상기 돌출된 활성영역을 포함하는 반도체 기판 상부에 워드 라인을 형성하는 단계를 포함한다.
상기에서, 단계 1)의 소자분리막은
a) 반도체 기판 상부에 패드 산화막 및 패드 질화막을 적층하는 단계;
b) 상기 반도체 기판 상에 감광막을 형성하고, 활성영역 마스크를 이용한 노광 및 현상 공정으로 활성영역을 정의하는 감광막 패턴을 형성하는 단계;
c) 상기 감광막 패턴을 마스크로 패드 질화막 및 패드 산화막을 식각하는 단계;
d) 상기 감광막 패턴을 제거하고 패드 질화막을 하드마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
e) 상기 반도체 기판 전면에 소자분리용 월 산화막, 라이너 질화막 및 라이너 산화막을 적층하는 단계;
f) 상기 트렌치를 매립하는 HDP 산화막을 형성한 후 열처리하는 단계; 및
g) 상기 패드 질화막의 소정 두께가 잔류할 때까지 상기 HDP 산화막에 CMP 공정을 수행하는 단계를 포함하는 방법에 의해 형성된다
도 2a 내지 도 2q는 본 발명에 따른 반도체 소자의 형성방법을 도시한 사시 도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 적층한다. 이때, 패드 산화막(110)은 495 내지 505Å의 두께로 형성하고, 패드 질화막(120)은 950 내지 1,050Å의 두께로 형성하는 것이 바람직하다.
도 2b를 참조하면, 반도체 기판(100) 상에 감광막을 형성하고, 활성영역을 정의하는 노광 마스크(미도시)를 이용한 노광 및 현상 공정으로 활성영역을 정의하는 감광막 패턴(130)을 형성한다.
도 2c를 참조하면, 감광막 패턴(130)을 마스크로 패드 질화막(120) 및 패드 산화막(110)을 식각한 후 감광막 패턴(130)을 제거한다.
도 2d를 참조하면, 패드 질화막(120)을 마스크로 반도체 기판(100)을 식각하여 트렌치(140)를 형성한다.
도 2e를 참조하면, 반도체 기판(100) 전면에 소자분리용 월 산화막(150), 라이나 질하막(160) 및 라이나 산화막(170)을 순차적으로 적층한다. 이때, 소자 분리용 월 산화막(150)은 76 내지 84Å, 라이나 질화막(160)은 46 내지 54Å 및 라이나 산화막(170)은 46 내지 54Å의 두께로 형성하는 것이 바람직하다.
도 2f를 참조하면, 트렌치(140)를 매립하는 HDP 산화막(180)을 형성한 후 열처리를 수행한다. 이때, HDP 산화막(180)은 4,200 내지 4,800Å의 두께로 형성하며, 열처리는 N2 가스 분위기에서 800 내지 1,200℃의 온도를 유지하고 50 내지 70분간 수행하는 것이 바람직하다.
도 2g를 참조하면, 패드 질화막(120)이 소정 두께 잔류할 때까지 HDP 산화막(180)에 CMP 공정으로 평탄화 식각하여 활성영역(200)을 정의하는 트렌치형 소자분리막(190)을 형성한다.
도 2h를 참조하면, 소자분리영역을 매립하는 층 및 패드 질화막을 건식 식각하여 돌출된 핀 형태의 활성영역(200)을 형성한다. 이때, 산화막 및 질화막은 1,900 내지 2,100Å의 두께를 만큼 식각하며, 그 다음에는 50:1 비율의 HF 60″+ Cln_N 용액을 이용하여 세정 공정을 수행한다. 여기서, Cln_N 용액은 NH4OH : H2O
2 : H2O = 1 : 4 :20, 25℃ 로서 APM (ammonium hydroxide-peroxide mixture) 이다.
도 2i 및 도 2j를 참조하면, 패드 산화막을 건식식각으로 제거한 후, 희생산화막(210)을 성장시킨다. 이때, 상기 희생산화막(210)의 두께는 1 내지 50Å인 것이 바람직하다.
도 2k를 참조하면, 핀 형태의 활성영역(200)의 단축방향 양단 에지부를 노출시키는 하드마스크 질화막(220)을 형성한다. 이때, 상기 하드마스크 질화막(220)의 두께는 1 내지 100Å인 것이 바람직하다.
도 2L을 참조하면, 상기 하드마스크 질화막(220)을 마스크로 해서 단축방향 양끝 에지부에 산소 이온을 주입시킨다.
도 2m을 참조하면, 상기 산소 이온 주입 결과 핀 실리콘 바디(body) 상단부의 단축방향 양단 에지부에 산화된 영역(230)이 형성되어 있다.
도 2n을 참조하면, 인산(H3PO4) 용액을 이용하여 상기 하드 마스크 질화막 (220)을 습식 식각으로 제거시킨다.
도 2o를 참조하면, BOE (buffered oxide etchant, NH4F : HF = 300:1) 용액을 이용하여 희생산화막(210) 및 핀 바디 상단부의 산화된 영역(230)을 습식 식각으로 제거시켜 핀 바디 상단부를 라운딩한다.
도 2p를 참조하면, 반도체 기판(100) 전면에 게이트 산화막(240)을 형성한다. 이때, 게이트 산화막(210)의 두께는 1 내지 50Å인 것이 바람직하다.
도 2q를 참조하면, 돌출된 활성영역(200)을 포함하는 반도체 기판 상부에 워드 라인(220)을 형성한다. 이때, 워드 라인(250)은 게이트 산화막(210), 게이트 폴리실리콘층, 금속층 및 하드마스크층의 적층구조로 형성되며, 활성영역(200)과의 접촉 면적이 넓어져 트랜지스터 동작 전류 능력이 향상된다.
상기에서 살펴본 바와 같이, 본 발명의 방법을 이용하면 트랜지스터에서 쇼트 채널 효과가 나타나는 등의 종래 반도체 소자 제조 방법상의 문제점뿐만 아니라 FinFET을 이용한 DRAM 셀 트랜지스터의 핀 바디 코너 부분 전계가 집중됨으로써 소자의 특성이 저하되는 문제점을 동시에 해결할 수 있으므로, 뛰어난 특성을 가지는 반도체 소자의 제조에 유용하게 사용될 수 있다.
Claims (8)
1) 활성영역을 정의하는 소자 분리막을 형성하는 단계;
2) 상기 소자분리막을 리세스(recess) 하여 상기 활성영역을 돌출시키는 단계;
3) 상기 활성영역 표면에 희생산화막을 성장시킨 후, 활성영역의 단축방향 양단 에지부를 노출시키는 하드마스크 질화막을 형성하는 단계;
4) 상기 하드마스크 질화막을 마스크로 상기 에지부에 산소 이온을 주입시켜 산화된 영역을 형성하는 단계;
6) 상기 하드 마스크 질화막을 습식 식각으로 제거한 후, 상기 에지부의 산화된 영역을 습식 식각으로 제거시켜 상기 활성영역의 상부 코너를 라운딩(rounding)하는 단계;
7) 상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계; 및
8) 상기 돌출된 활성영역을 포함하는 반도체 기판 상부에 워드 라인을 형성하는 단계를 포함하는 반도체 소자 형성 방법.
제 1항에 있어서,
상기 소자분리막은
a) 반도체 기판 상부에 패드 산화막 및 패드 질화막을 적층하는 단계;
b) 상기 반도체 기판 상에 감광막을 형성하고, 활성영역 마스크를 이용한 노 광 및 현상 공정으로 활성영역을 정의하는 감광막 패턴을 형성하는 단계;
c) 상기 감광막 패턴을 마스크로 패드 질화막 및 패드 산화막을 식각하는 단계;
d) 상기 감광막 패턴을 제거하고 패드 질화막을 하드마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
e) 상기 반도체 기판 전면에 소자분리용 월 산화막, 라이너 질화막 및 라이너 산화막을 적층하는 단계;
f) 상기 트렌치를 매립하는 HDP 산화막을 형성한 후 열처리하는 단계; 및
g) 상기 패드 질화막의 소정 두께가 잔류할 때까지 상기 HDP 산화막에 CMP 공정을 수행하는 단계를 포함하는 방법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
제 2 항에 있어서,
상기 소자분리용 월 산화막은 76 내지 84Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
제 2 항에 있어서,
상기 라이너 질화막은 46 내지 54Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
제 2 항에 있어서,
상기 라이너 산화막은 46 내지 54Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
제 2 항에 있어서,
상기 HDP 산화막은 4,200 내지 4,800Å의 두께로 형성한 후, 800 내지 1,200℃에서 N2 가스를 주입하여 50 내지 70분간 열처리를 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
제 1항에 있어서,
상기 하드마스크 질화막은 1 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
제 1항에 있어서,
상기 게이트 산화막은 5 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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