KR101119739B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000000903 blocking effect Effects 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000000206 photolithography Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000007792 addition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 반도체 기판 상부에 측벽 스페이서를 구비하는 하드마스크막을 형성하는 단계와, 상기 하드마스크막을 식각마스크로 반도체 기판을 식각하여 리세스 게이트 영역을 정의하는 트렌치를 형성하는 단계와, 상기 트렌치 표면을 산화하여 게이트 산화막을 형성하는 단계와, 상기 트렌치를 매립하는 평탄화된 게이트 폴리실리콘막을 증착하여 리세스 게이트 패턴을 형성하는 단계와, 상기 단계의 결과물로부터 하드마스크막 측벽의 스페이서를 제거하는 단계와, 상기 리세스 게이트 패턴의 상부를 산화하여 블로킹 산화막을 형성하는 단계와, 상기 블로킹 산화막에 평탄화 공정을 수행하여 리세스 게이트 패턴의 상부를 노출시키는 단계와, 상기 단계의 결과물로부터 잔존하는 하드마스크막을 제거하는 단계와, 상기 결과물 상부에 게이트 패턴을 형성하는 단계를 포함함으로써, 트랜지스터의 양단이 항상 대칭 구조를 이루는 반도체 소자의 트랜지스터를 형성할 수 있다.
Description
도 1은 종래기술에 따른 반도체 소자의 트랜지스터 구조를 도시하는 단면도.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 도시하는 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 112 : 활성영역
14, 114 : 소자분리영역 116 : 버퍼 산화막
118 : 하드마스크막 120 : 스페이서용 산화막
122 : 스페이서 24, 124 : 게이트 산화막
26, 126 : 리세스 게이트 패턴 128 : 블로킹 산화막
30, 130 : 게이트 폴리실리콘막 32, 132 : 게이트 전극
34, 134 : 게이트 하드마스크막 36, 136 : 스페이서
138 : 저농도 드레인 영역 140 : 저농도 소오스 영역
42, 142 : 고농도 드레인 영역 44, 144 : 고농도 소오스 영역
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 보다 상세하게는 반도체 소자 제조시 쇼트 채널 마진 개선을 위해 사용하는 리세스 게이트 구조를 그대로 구현하면서 자기 정렬 마진을 확보하여 트랜지스터의 양단이 항상 대칭 구조를 갖도록 할 수 있는 반도체 소자의 트랜지스터를 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자 제조시 트랜지스터의 쇼트 채널(short channel) 마진을 확보하기 위하여 반도체 기판을 식각하여 채널 길이를 길게 해 주는 리세스 게이트(recess gate) 구조를 사용하고 있다. 하지만 종래에는 반도체 기판의 식각 영역과, 실제 배선 및 트랜지스터 형성을 위한 게이트 사진식각 공정에서 발생되는 오정렬(miss-alignment)에 의해 트랜지스터의 좌,우 패턴간의 불균형 문제 뿐만 아니라, 트랜지스터의 소자 특성이 불균일(uniformity)해지는 불량 문제가 발생되고 있다.
이러한 문제는 리세스 게이트가 형성되는 반도체 기판의 식각 영역과 포토리소그래피 공정에 의해 반도체 기판 상부에 게이트 패턴이 형성되는 영역간에 발생되는 오정렬을 "0"으로 제어할 수 있는 방법이 없기 때문이다.
도 1은 종래기술에 따른 반도체 소자의 트랜지스터 구조를 도시하는 단면도로서, 활성영역(12) 및 소자분리영역(14)이 정의되고 고농도 드레인 영역(42) 및 고농도 소오스 영역(44)이 형성된 반도체 기판(10)에 리세스 게이트 패턴(26)은 반도체 기판(10)이 파인 형태로 형성되어 있고, 게이트 폴리실리콘막(30), 게이트 전 극(32) 및 게이트 하드마스크막(34)으로 이루어지는 게이트 패턴은 반도체 기판(10)의 상부에 형성되어 있는 트랜지스터를 도시한다. 여기서, 미설명 부호 24는 게이트 산화막을 나타내고 36은 게이트 패턴의 측벽에 형성되는 스페이서를 나타낸다.
그러나 상기 종래의 트랜지스터에 따르면 반도체 기판(10)의 식각에 의해 형성되는 리세스 게이트 패턴(26)과 게이트 사진식각 공정에 의해 형성되는 상기 게이트 패턴은 공정 진행과정에서 발생된 오정렬에 의해 도 1에 점섬으로 표시된 바와 같이 트랜지스터 양단이 비대칭 구조를 형성하게 되고, 그 결과 단위 소자의 특성이 불균일해지는 불량 문제가 유발됨을 알 수 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로, 리세스 게이트 구조를 그대로 구현하면서 리세스 게이트 양단에 블로킹 산화막을 형성함으로써 정렬 마진을 확보할 수 있는 반도체 소자의 트랜지스터 형성방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 상기 방법에 의해 형성됨으로써 그 양단이 대칭구조를 갖는 반도체 소자의 트랜지스터를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는 하기의 단계를 포함하는 반도체 소자의 트랜지스터 형성방법을 제공한다 :
(a) 반도체 기판 상부에 측벽 스페이서를 구비하는 하드마스크막을 형성하는 단계;
(b) 상기 하드마스크막을 식각마스크로 반도체 기판을 식각하여 리세스 게이트 영역을 정의하는 트렌치를 형성하는 단계;
(c) 상기 트렌치 표면을 산화하여 게이트 산화막을 형성하는 단계;
(d) 상기 트렌치를 매립하는 평탄화된 게이트 폴리실리콘막을 증착하여 리세스 게이트 패턴을 형성하는 단계;
(e) 상기 (d) 단계의 결과물로부터 하드마스크막 측벽의 스페이서를 제거하는 단계;
(f) 상기 리세스 게이트 패턴의 상부를 산화하여 블로킹 산화막을 형성하는 단계;
(g) 상기 블로킹 산화막에 평탄화 공정을 수행하여 리세스 게이트 패턴의 상부를 노출시키는 단계;
(h) 상기 (g) 단계의 결과물로부터 잔존하는 하드마스크막을 제거하는 단계; 및
(i) 상기 결과물 상부에 게이트 패턴을 형성하는 단계.
또한, 본 발명에서는 게이트 영역의 반도체 기판에 구비되는 트렌치; 상기 트렌치 표면에 구비되는 게이트 산화막; 상기 트렌치를 매립하는 리세스 게이트 패턴; 상기 리세스 게이트 패턴의 상측 에지부에 구비되는 블로킹 산화막; 상기 블로킹 산화막 외측의 반도체 기판에 구비되는 소오스 영역 및 드레인 영역; 및 상기 리세스 게이트 패턴 및 블로킹 산화막의 상측에 구비되는 게이트 패턴을 포함함으 로써, 그 양단이 항상 대칭 구조를 이루는 반도체 소자의 트랜지스터를 제공한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 도시하는 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(110) 상에 소자분리막을 형성하여 소자분리영역(114)을 정의하고 그 사이에 활성영역(112)을 정의한 다음, 반도체 기판(110) 상부에 버퍼 산화막(116)을 형성하고, 버퍼 산화막(116) 상부에 질화막을 증착하여 하드마스크막(118)을 형성한다.
다음, 하드마스크막(118) 상부에 감광막(미도시)을 증착한 후, 상기 감광막을 선택적으로 노광 및 식각하여 감광막 패턴을 형성하고 이를 마스크로 사용하여 하드마스크막(118)을 패터닝한다.
다음, 상기 패터닝된 하드마스크막(118)의 전체 표면 상부에 스페이서용 산화막(120)을 형성한다.
도 2b를 참조하면, 스페이서용 산화막(120)을 전면식각(blank etch)하여 패터닝된 하드마스크막(118)의 측벽에 스페이서(122)를 형성한 다음, 하드마스크막(118)을 식각마스크로 반도체 기판(110)을 식각하여 리세스 게이트 영역을 정의하는 트렌치를 형성한다.
도 2c를 참조하면, 상기 트렌치의 표면을 산화하여 게이트 산화막(124)를 형성한다.
도 2d 및 도 2e를 참조하면, 상기 트렌치를 매립하도록 게이트 폴리실리콘막(126)을 증착한 다음, 게이트 폴리실리콘막(126)에 화학적 기계적 연마 등의 평탄화 공정을 수행함으로써 리세스 게이트 패턴(126)을 형성한다.
도 2f를 참조하면, 상기 단계의 결과물로부터 하드마스크막(118) 측벽의 스페이서(122)를 제거한다.
도 2g를 참조하면, 리세스 게이트 패턴(126)의 상부를 산화하여 자기정렬 구조로 형성되는 블로킹 산화막(128)을 형성한다.
도 2h를 참조하면, 블로킹 산화막(128)에 화학적 기계적 연마 등의 평탄화 공정을 수행함으로써 리세스 게이트 패턴(126)의 상부를 노출시킨다.
도 2i를 참조하면, 상기 단계의 결과물로부터 잔존하는 하드마스크막(118)을 인산(H3PO4) 용액을 이용한 습식각 방법으로 제거하여 버퍼산화막(116)을 노출시킨다.
도 2j를 참조하면, 상기 결과물 상부에 게이트 폴리실리콘막(130), 텅스텐 또는 텅스텐 실리사이드 등의 게이트 전극(132) 및 게이트 하드마스크막(134)을 순차적으로 형성한다.
도 2k를 참조하면, 하드마스크막(134), 게이트 전극(132) 및 게이트 폴리실리콘막(130)에 게이트 마스크를 이용한 사진식각 공정을 수행하여 게이트 패턴(미도시)을 형성한 다음, 불순물 이온주입 공정을 수행하여 반도체 기판(110)의 소정의 영역에 저농도 드레인 영역(138) 및 저농도 소오스 영역(140)을 형성한다.
도 2l을 참조하면, 상기 게이트 패턴 측벽에 스페이서(136)를 형성한 다음, 불순물 이온주입 공정을 수행하여 고농도 드레인 영역(142) 및 고농도 소오스 영역(144)을 형성함으로써 본 발명에 따른 트랜지스터를 제조할 수 있다.
그 결과, 본 발명에서는 게이트 영역의 반도체 기판(110)에 구비되는 트렌치; 상기 트렌치 표면에 구비되는 게이트 산화막(124); 상기 트렌치를 매립하는 리세스 게이트 패턴(126); 리세스 게이트 패턴(126)의 상측 에지부에 구비되는 블로킹 산화막(128); 블로킹 산화막(128) 외측의 반도체 기판(110)에 구비되는 소오스 영역(140,144) 및 드레인 영역(138,142); 및 리세스 게이트 패턴(126) 및 블로킹 산화막(128)의 상측에 구비되는 게이트 패턴을 포함하는 반도체 소자의 트랜지스터를 제공할 수 있다.
이상의 본 발명의 실시예에 따르면 반도체 기판(110)의 식각에 의해 형성되는 리세스 게이트 패턴(126)과 게이트 사진식각 공정에 의해 형성되는 게이트 패턴은 공정 진행과정에서 오정렬이 발생되더라도, 도 2l에 점선으로 표시된 바와 같이 트랜지스터의 양단이 항상 대칭 구조가 되도록 형성할 수 있다. 또한, 리세스 게이트 패턴(126)을 형성함으로 인해 본 발명의 트랜지스터는 그 채널이 트렌치 표면을 따라 형성된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에서는 리세스 게이트 양단에 블로킹 산화막을 형성함으로써, 반도체 기판의 식각에 의해 형성되는 리세스 게이트 패턴과 게이트 사진식각 공정에 의해 형성되는 게이트 패턴이 공정 진행과정에서 오정렬이 발생되더라도 트랜지스터의 양단이 항상 대칭 구조가 되도록 형성할 수 있다. 그 결과, 단위 소자의 특성이 불균일해지는 불량 문제를 효과적으로 개선할 수 있게 되어 단위 소자의 특성 변화에 기인된 반도체 제품 특성 저하 문제를 개선할 수 있다.
Claims (3)
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- (a) 반도체 기판 상부에 측벽 스페이서를 구비하는 하드마스크막을 형성하는 단계;(b) 상기 하드마스크막을 식각마스크로 반도체 기판을 식각하여 리세스 게이트 영역을 정의하는 트렌치를 형성하는 단계;(c) 상기 트렌치 표면을 산화하여 게이트 산화막을 형성하는 단계;(d) 상기 트렌치를 매립하는 평탄화된 게이트 폴리실리콘막을 증착하여 리세스 게이트 패턴을 형성하는 단계;(e) 상기 (d) 단계의 결과물로부터 하드마스크막 측벽의 스페이서를 제거하는 단계;(f) 상기 리세스 게이트 패턴의 상부를 산화하여 블로킹 산화막을 형성하는 단계;(g) 상기 블로킹 산화막에 평탄화 공정을 수행하여 리세스 게이트 패턴의 상부를 노출시키는 단계;(h) 상기 (g) 단계의 결과물로부터 잔존하는 하드마스크막을 제거하는 단계; 및(i) 상기 결과물 상부에 게이트 사진식각 공정에 의해 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050029477A KR101119739B1 (ko) | 2005-04-08 | 2005-04-08 | 반도체 소자의 트랜지스터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050029477A KR101119739B1 (ko) | 2005-04-08 | 2005-04-08 | 반도체 소자의 트랜지스터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060106375A KR20060106375A (ko) | 2006-10-12 |
| KR101119739B1 true KR101119739B1 (ko) | 2012-03-21 |
Family
ID=37627103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050029477A KR101119739B1 (ko) | 2005-04-08 | 2005-04-08 | 반도체 소자의 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101119739B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101116726B1 (ko) * | 2008-06-25 | 2012-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 형성방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050011376A (ko) * | 2003-07-23 | 2005-01-29 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법 |
-
2005
- 2005-04-08 KR KR1020050029477A patent/KR101119739B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050011376A (ko) * | 2003-07-23 | 2005-01-29 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060106375A (ko) | 2006-10-12 |
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