KR20070017655A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이를 증가시키기 위해서 리세스 게이트를 형성하는데 있어서 게이트와 리세스 게이트 영역의 오정렬에 의해서 리세스 게이트 영역에 매립된 폴리실리콘층이 유실되면서 반도체 소자의 전기적 특성을 저하시키는 문제를 해결하기 위하여, 게이트를 형성는데 있어서 먼저 반도체 기판 상에 하드마스크 산화막 패턴을 형성하고, 상기 하드마스크 산화막 패턴의 측벽에 스페이서를 형성하는 SAC 공정을 이용하여 리세스 게이트 영역을 형성한다음 게이트 형성 공정을 진행함으로써 게이트의 셀 문턱전압 비대칭 및 변동 문제 또는 리프레쉬 특성 저하 문제를 해결할 수 있는 반도체 소자의 형성 방법에 관한 것이다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 리세스 게이트를 형성하는데 있어서 게이트와 리세스 게이트 영역의 오정렬에 의해서 리세스 게이트 영역에 매립된 폴리실리콘층이 유실되면서 반도체 소자의 전기적 특성을 저하시키는 문제를 해결하기 위하여, 먼저 반도체 기판상에 하드마스크 산화막 패턴을 형성하고, 상기 하드마스크 산화막 패턴의 측벽에 스페이서를 형성하는 SAC 공정을 이용하여 리세스 게이트 영역을 형성한 다음 게이트 형성 공정을 진행함으로써 게이트의 셀 문턱전압 비대칭 및 변동 문제 또는 리프레쉬 특성 저하 문제를 해결할 수 있는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 채널 영역인 활성영역 반도체 기판을 소정 깊이 식각하여 게이트와 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 활성영역(20)을 정의하는 소자분리막(30)을 형성한다.
도 1b를 참조하면, 반도체 기판(10) 상부에 리세스 게이트 예정 영역을 노출시키는 하드마스크 산화막(25) 및 패드 질화막(35)을 형성하고, 하드마스크 산화막(25) 및 패드 질화막(35)을 식각 마스크로 반도체 기판(10)의 활성영역(20)을 소정 깊이 식각하여 리세스 게이트 영역(40)을 형성한다.
도 1c를 참조하면, 하드마스크 산화막(25) 및 패드 질화막(35)을 제거하고 리세스 게이트 영역(40) 및 반도체 기판(10) 표면에 게이트 산화막(50)을 형성하고, 리세스 게이트 영역(40)을 매립하는 폴리실리콘층(60)을 형성한다. 다음에는, 폴리실리콘층(60) 상부에 금속층 및 하드마스크층(80)을 순차적으로 형성한다.
도 1d를 참조하면, 하드마스크층(80), 금속층(70), 폴리실리콘층(60) 및 게이트 산화막(50)을 패터닝하여 게이트(90)를 형성한다. 여기서, 게이트(90)를 패터닝하는 마스크(미도시)와 리세스 게이트 영역(40)과의 오정렬에 의하여 폴리실리콘층(60)이 유실되는 문제가 발생한다.
상기 도시된 바와 같이 게이트(90)의 채널 영역이 형성되는 부분에서 발생하는 폴리실리콘층(60)의 유실은 게이트(90) 및 소스/드레인 영역(미도시)에 의해 형성되는 셀 트랜지스터의 채널 문턱전압 좌, 우가 서로 비대칭이 되고, 전기장의 변동을 발생시켜 트랜지스터의 리프레쉬 특성을 저하시키는 문제를 유발한다.
뿐만아니라, 게이트(90)의 선폭이 리세스 게이트 영역(40)의 폭 보다 클 경우 상기 오정렬에 의한 문제는 발생하지 않게 되지만 리세스 게이트 영역(40)의 상부와 게이트(90) 및 반도체 기판(10) 표면이 접하는 영역에 강한 전기장이 발생하여 반도체 소자의 전기적 특성을 저하시키는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 게이트를 형성는데 있어서 먼저 반도체 기판 상에 하드마스크 산화막 패턴을 형성하고, 상기 하드마스크 산화막 패턴의 측벽에 스페이서를 형성하는 SAC 공정을 이용하여 리세스 게이트 영역을 형성한다음 게이트 형성 공정을 진행함으로써 게이트의 셀 문턱전압 비대칭 및 변동 문제 또는 리프레쉬 특성 저하 문제를 해결하고 고집적 반도체 소자의 생산 수율 증가 및 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,
활성 영역 및 소자분리 영역이 구비된 반도체 기판 상에 게이트 예정 영역을 노출시키는 하드마스크 산화막 패턴을 형성하는 단계와,
상기 반도체 기판 전면에 라이너 질화막을 형성하는 단계와,
자기 정렬 콘택 식각 방법을 이용하여 상기 게이트 예정 영역에 리세스 게이트 영역을 형성하고, 리세스 게이트 영역 상부 및 상기 하드마스크 산화막 패턴의 측벽에 스페이서를 형성하는 단계와,
상기 리세스 게이트 영역에 게이트 산화막을 형성하는 단계와,
상기 리세스 게이트 영역을 매립하면서 반도체 기판을 평탄화하는 폴리실리콘층을 형성하는 단계와,
상기 폴리실리콘층 상부에 금속층 및 하드마스크층을 형성하는 단계 및
상기 하드마스크층, 금속층 및 폴리실리콘층을 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 전면에 패드 산화막(미도시) 및 패드 질화막(미도시)을 순차적으로 형성하고, 활성영역(120)을 정의하는 소자분리 마스크를 이용하여 소자분리 예정 영역에 트렌치(미도시)를 형성한다.
다음에는, 전체 표면에 트렌치를 매립하는 산화막을 형성한 후 CMP 공정을 수행하여 소자분리막(130)을 분리시킨다. 이때, 패드 산화막 및 질화막이 모두 제거 되도록 하는 것이 바람직하다.
도 2b를 참조하면, 반도체 기판(100) 전면에 하드마스크 산화막 패턴(125)을 형성하고, 하드마스크 산화막 패턴(125)을 포함하는 반도체 기판(100) 표면에 라이너 질화막(135)을 형성한다. 이때, 하드마스크 산화막 패턴(125)은 게이트 예정 영역의 반도체 기판(100)을 노출시키는 패턴으로 게이트 형성 공정에서 오정렬로 인한 문제를 해결할 수 있는 역할을 한다.
도 2c를 참조하면, 자기 정렬 콘택(Self Align Contact) 식각 방법을 이용하여 하드마스크 산화막 패턴(125) 상부 및 게이트 예정 영역의 라이너 질화막(135)을 제거여 하드마스크 산화막 패턴(125)의 측벽에 스페이서(135S)가 형성되도록 한다. 다음에는, 스페이서(135S) 및 하드마스크 산화막 패턴(125)을 마스크로 한 식각 공정으로 반도체 기판(100)을 소정 깊이 식각하여 리세스 게이트 영역(140)을 형성한다.
도 2d를 참조하면, 리세스 게이트 영역(140)의 반도체 기판(100) 표면에 게이트 산화막(150)을 형성한다. 여기서, 게이트 산화막(150)은 산화 공정으로 형성되므로 종래와는 반도체 기판(100)이 노출된 리세스 게이트 영역(140)에만 형성된다.
도 2e를 참조하면, 리세스 게이트 영역(140)을 매립하는 폴리실리콘층(160)을 형성하고 CMP 공정 및 에치백 공정 중 선택된 어느 하나를 이용하여 표면을 평탄화시킨다. 다음에는, 폴리실리콘층(160) 상부에 금속층(170) 및 하드마스크층(180)을 순차적으로 형성한다.
도 2f를 참조하면, 하드마스크층(180), 금속층(170) 및 폴리실리콘층(160)을 패터닝하여 게이트(190)를 형성한다. 여기서, 하드마스크 산화막 패턴(135) 및 스페이서(135S)에 의해서 게이트(190)를 패터닝하는 마스크(미도시)와 리세스 게이트 영역(140)과의 오정렬에 의하여 폴리실리콘층(160)이 유실되는 문제를 완화시킬 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 게이트를 형성하는데 있어서 먼저 반도체 기판 상에 하드마스크 산화막 패턴을 형성하고, 상기 하드마스크 산화막 패턴의 측벽에 스페이서를 형성하는 SAC 공정을 이용하여 리세스 게이트 영역을 형성한 다음 게이트 형성 공정을 진행함으로써 오정렬에 의해 발생하는 셀 문턱 전압의 비대칭 및 변동 문제 또는 리프레쉬 특성 감소 문제를 방지할 수 있다. 또한, 리세스 게이트 영역 보다 게이트의 선폭이 더 두꺼울 경우 리세스 게이트 영역의 게이트와 반도체 기판이 만나는 부분에서 강한 전기장이 발생하는 것을 방지할 수 있다. 이 뿐만아니라, 반도체 소자의 형성 방법은 종래의 장비 및 공정들을 그대로 적용할 수 있으므로 안정적인 생산 경쟁력을 확보할 수 있으며 신규 장비 및 공정 기술에 대한 투자 없이 고집적 반도체 소자를 형성할 수 있는 생산 수율을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (1)
- 활성 영역 및 소자분리 영역이 구비된 반도체 기판 상에 게이트 예정 영역을 노출시키는 하드마스크 산화막 패턴을 형성하는 단계;상기 반도체 기판 전면에 라이너 질화막을 형성하는 단계;자기 정렬 콘택 식각 방법을 이용하여 상기 게이트 예정 영역에 리세스 게이트 영역을 형성하고, 리세스 게이트 영역 상부 및 상기 하드마스크 산화막 패턴의 측벽에 스페이서를 형성 하는 단계;상기 리세스 게이트 영역에 게이트 산화막을 형성하는 단계;상기 리세스 게이트 영역을 매립하면서 반도체 기판을 평탄화하는 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층 상부에 금속층 및 하드마스크층을 형성하는 단계; 및상기 하드마스크층, 금속층 및 폴리실리콘층을 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (2)
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| KR100945229B1 (ko) * | 2008-01-02 | 2010-03-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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2005
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