KR20090044482A - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자는, 이격되는 두 개의 게이트 영역을 포함하는 반도체 기판의 활성영역 및 소자분리영역이 구비된 반도체 소자에 있어서, 상기 소자분리영역에 형성된 트렌치; 상기 트렌치의 표면 중 상기 두 개의 게이트 영역 사이 부분과 대응하는 트렌치 부분을 제외한 나머지 부분의 표면에 형성된 선형질화막; 및 상기 트렌치가 매립되도록 형성된 절연막을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 활성 영역에 형성되는 게이트 간에 발생하는 문턱 전압 강하 현상을 방지할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 기존의 평면형 트랜지스터 구조에서는 셀(Cell) 지역의 문턱전압 마진 및 리프레쉬 시간 감소 문제로 상당한 어려움을 겪고 있다. 특히, 나노미터(nm)급의 채널 길이를 형성하기 위해서는 소스와 드레인의 디플리션(Depletion) 영역 감소가 필수적이기 때문에, 반도체 메모리 소자의 고집적화에 부합하는 문턱전압을 확보하면서 리프레쉬 특성을 확보하기 위한 다양한 연구들이 활발하게 진행되고 있다.
이에, 리세스 게이트 모스펫 구조가 제안되었다. 상기 리세스 게이트 모스펫 구조는 채널 영역을 리세스(Recess)시켜 홈을 형성하고, 상기 홈 상에 게이트를 형성하여 유효 채널 길이(Effective Channel Length)를 증가시킨 구조로서, 단채널효과(Short Channel Effect)를 줄여주어 소자 특성을 향상시킬 수 있다.
한편, 최근에는 채널 길이가 증가함에 따라 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)이 개선할 수 있는 벌브(Bulb)형 리세스 게이트가 상용화 단계에 이르렀다.
도 1은 종래 벌브형 리세스 게이트를 갖는 반도체 소자를 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 활성영역을 한정하는 소자분리막(102)이 형성된 반도체 기판(100)의 활성영역에 하단부가 둥근 형태를 갖는 벌브형 리세스 게이트(120)가 형성되어 있다. 상기 활성영역과 소자분리막(102)의 경계에는 측벽산화막(104)과 선형질화막(106)이 형성되어 있다.
미도시된 도면부호, 108은 게이트절연막을, 110은 폴리실리콘막을, 112는 금속계막을, 114는 하드마스크막을, 116은 소오스/드레인 접합 영역을, 그리고, 118은 스페이서를 각각 나타낸다.
그러나, 반도체 소자가 고집적화될수록 상기 활성영역의 크기도 줄어들기 때문에 상기 벌브형 리세스 게이트의 거리가 가까워지고, 이에 따라, 하나의 게이트에 인가되는 동작 전압에 의해 다른 하나의 게이트에서 문턱 전압 강하 현상이 발생하여 셀 트랜지스터의 게이트 열화가 발생한다.
또한, 상기 활성영역과 소자분리막의 경계에 이웃하는 계면과의 열팽창계수, 스트레스 및 접착력 문제를 해결하기 위해 형성되는 선형질화막은 산화막의 상대 유전율 3.9에 비하여 약 2배인 7.5의 유전율을 갖기 때문에 활성영역에 형성되는 게이트 사이의 유전율을 증가시켜 문턱 전압 강하 현상을 증가시키는 역할을 한다.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 활성 영역에 형성되는 게이트 간에 발생하는 문턱 전압 강하 현상을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는, 이격되는 두 개의 게이트 영역을 포함하는 반도체 기판의 활성영역 및 소자분리영역이 구비된 반도체 소자에 있어서, 상기 소자분리영역에 형성된 트렌치; 상기 트렌치의 표면 중 상기 두 개의 게이트 영역 사이 부분과 대응하는 트렌치 부분을 제외한 나머지 부분의 표면에 형성된 선형질화막; 및 상기 트렌치가 매립되도록 형성된 절연막을 포함한다.
상기 선형질화막이 형성되지 않은 부분의 폭은 게이트 영역의 폭과 동일하다.
상기 절연막은 SOD막 또는 SOG막으로 이루어진다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은, 이격되는 두 개의 게이트 영역을 포함하는 활성영역들 및 소자분리영역이 구비된 반도체 기판의 상기 소자분리영역에 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 선형질화막을 형성하는 단계; 상기 두 개의 게이트 영역 사이 부분과 대응하는 부분의 선형질화막을 제거하는 단계; 및 상기 트렌치의 내부에 절연막을 형성하는 단계를 포함한다.
상기 선형질화막의 제거는 상기 제거되는 선형질화막 부분의 폭이 상기 게이 트 영역의 폭과 동일하도록 수행한다.
상기 절연막은 SOD막 또는 SOG막으로 형성한다.
본 발명은 활성영역에 형성되는 게이트들 사이 영역의 활성영역과 소자분리막 계면에 형성된 유전율이 높은 선형질화막을 제거함으로써 하나의 게이트에 인가되는 동작 전압에 의해 다른 하나의 게이트에서 발생하는 문턱 전압 강하 현상을 방지할 수 있다.
본 발명은 반도체 소자에서 활성영역에 형성되는 두 개의 벌브형 리세스 게이트 사이에서 하나의 게이트에 인가되는 동작 전압에 의해 다른 하나의 게이트에서 발생하는 문턱 전압 강하 현상을 방지하기 위하여, 활성영역과 소자분리막의 계면에 형성되는 선형질화막 중 상기 활성영역 상에 형성되는 게이트 영역들 사이 영역에 대응하는 부분의 선형질화막을 제거한다.
자세하게, 본 발명은 활성영역에 형성되는 두 개의 게이트 사이 영역에 형성되어 있는 유전율이 높은 선형질화막을 제거하여, 상기 두 개의 게이트 사이 부분에 산화막만이 잔류되도록 하여 상기 게이트 사이 부분에서의 유전율을 감소시킨다.
이에 따라, 벌브형 리세스 게이트가 형성된 반도체 소자에서 활성영역에 형성되는 두 개의 게이트 사이에서 하나의 게이트에 인가되는 동작 전압에 의해 다른 하나의 게이트에서 발생하는 문턱 전압 강하 현상을 방지할 수 있다.
이하에서는 본 발명의 실시예에 따른 반도체 소자 및 그의 제조 방법을 상세히 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 평면도이고, 도 3은 도 2의 A-A' 부분을 절단한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판(200) 내에 활성영역을 한정하는 트렌치형의 소자분리막(202)이 형성되고, 상기 소자분리막(202)을 포함한 활성영역 상에 두 개의 게이트(220)가 배치된다.
상기 활성영역과 소자분리막(202)의 계면에는 측벽산화막(204) 및 선형질화막(206) 형성되며, 상기 선형질화막(206) 중 상기 활성영역 상에 형성되는 게이트(220) 영역들 사이 부분의 선형질화막(206)이 제거된다.
미도시된 도면부호, 208은 게이트절연막을, 210은 폴리실리콘막을, 212는 금속계막을, 214는 하드마스크막을, 216은 소오스/드레인 접합 영역을, 그리고, 218은 스페이서를 각각 나타낸다.
이와 같이, 활성영역에 형성되는 두 개의 게이트 사이 영역에 형성되어 있는 유전율이 높은 선형질화막을 제거하여 상기 2개의 게이트 사이 부분에 산화막이 잔류되도록 하여 유전율을 감소시킬 수 있다.
따라서, 벌브형 리세스 게이트가 형성된 반도체 소자에서 활성영역에 형성되는 두 개의 게이트 사이에서 하나의 게이트에 인가되는 동작 전압에 의해 다른 하나의 게이트에서 발생하는 문턱 전압 강하 현상을 방지할 수 있다.
한편, 도 4a 내지 도 4c를 참조하여, 본 발명의 실시예에 따른 반도체 소자 는 다음과 같은 방법으로 제조된다.
도 4a를 참조하면, 이격되는 두 개의 게이트 형성 영역을 포함하는 활성영역들 및 상기 활성영역들 이외의 소자분리영역을 갖는 반도체 기판(200) 상에 상기 소자분리영역을 노출시키는 제1마스크패턴을 형성한다.
그런 다음, 상기 제1마스크패턴을 식각 마스크로 이용해서 상기 노출된 반도체 기판(200) 부분을 식각하여 소자분리영역에 트렌치를 형성한다.
이어서, 상기 트렌치의 계면 상태가 후속 공정에서 문제될 소지가 있으므로 고온의 퍼니스(Purnace)에서 산화공정을 수행해서, 상기 트렌치 표면에 측벽산화막(204)을 형성한다. 그런 다음, 상기 측벽산화막(204) 상에 후속 공정으로 형성되는 소자분리막용 산화막과의 열팽창계수, 스트레스 및 접착력 문제를 해결하기 위해 선형질화막(206)을 형성한다.
그런 다음, 상기 반도체 기판(200) 상에 반도체 소자의 비트라인 콘택 형성 영역을 노출시키는 제2마스크패턴(222)을 형성한다.
도 4b를 참조하면, 상기 반도체 기판(200)에 식각 공정을 수행하여 상기 노출된 비트라인 콘택 형성 영역의 상기 선형질화막(206)을 제거한 후, 상기 제2마스크패턴을 제거한다.
그런 다음, 상기 비트라인 콘택 형성 영역의 선형질화막(206)이 제거된 반도체 기판 상에 상기 트랜치가 매립되도록 소자분리용 절연막을 형성한다. 이어서, CMP 공정을 수행하여 상기 소자분리용 절연막을 평탄화한 후, 상기 제1마스크패턴을 제거하여 소자분리막(202)을 형성한다.
도 4c를 참조하면, 상기 소자분리막(202)이 형성된 반도체 기판(200) 상에 게이트 형성 영역을 노출시키는 제3마스크패턴(미도시)을 형성한 후, 상기 노출된 반도체 기판(200) 부분을 식각하여 "U" 형태의 리세스된 제1홈(미도시)을 형성한다. 이어서, 상기 제1홈의 하부에 등방성 식각 공정을 수행하여 둥근 형태의 제2홈(미도시)을 형성한 후, 상기 제3마스크패턴을 제거한다.
그런 다음, 상기 식각된 제1 및 제2홈을 포함한 반도체 기판(200) 상에 게이트절연막을 형성한 후, 상기 제1 및 제2홈이 매립되도록 상기 게이트절연막 상에 폴리실리콘막, 게이트도전막 및 하드마스크막을 형성한다.
이후, 상기 하드마스크막 상에 게이트 영역을 노출시키는 제4마스크패턴을 형성한 후, 식각 공정을 수행하여 상기 노출된 영역의 하드마스크막, 게이트도전막, 폴리실리콘막 및 게이트절연막을 식각하여 반도체 기판(200) 상에 벌브형 리세스 게이트(220)를 형성한다.
이어서, 상기 게이트 측면의 활성영역에 소오스/드레인 접합 영역을 형성하여 반도체 소자의 제조를 완료한다.
이상에서와 같이, 본 발명은 활성영역에 형성되는 게이트들 사이 영역의 활성영역과 소자분리막 계면의 유전율이 높은 선형질화막을 제거함으로써 하나의 게이트에 인가되는 동작 전압에 의해 다른 하나의 게이트에서 발생하는 문턱 전압 강하 현상을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 벌브형 리세스 게이트를 갖는 반도체 소자를 설명하기 위하여 도시한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 평면도.
도 3은 도 2의 A-A' 부분을 절단한 단면도.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면.
Claims (6)
- 이격되는 두 개의 게이트 영역을 포함하는 반도체 기판의 활성영역 및 소자분리영역이 구비된 반도체 소자에 있어서,상기 소자분리영역에 형성된 트렌치;상기 트렌치의 표면 중 상기 두 개의 게이트 영역 사이 부분과 대응하는 트렌치 부분을 제외한 나머지 부분의 표면에 형성된 선형질화막; 및상기 트렌치가 매립되도록 형성된 절연막;을포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 선형질화막이 형성되지 않은 부분의 폭은 게이트 영역의 폭과 동일한 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 절연막은 SOD막 또는 SOG막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 이격되는 두 개의 게이트 영역을 포함하는 활성영역들 및 소자분리영역이 구비된 반도체 기판의 상기 소자분리영역에 트렌치를 형성하는 단계;상기 트렌치의 표면 상에 선형질화막을 형성하는 단계;상기 두 개의 게이트 영역 사이 부분과 대응하는 부분의 선형질화막을 제거하는 단계; 및상기 트렌치의 내부에 절연막을 형성하는 단계;를포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 선형질화막의 제거는 상기 제거되는 선형질화막 부분의 폭이 상기 게이트 영역의 폭과 동일하도록 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 절연막은 SOD막 또는 SOG막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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