KR20080061986A - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

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Abstract

반도체 소자는, 게이트 형성 영역과 스토리지 노드 콘택 형성 영역 및 비트 라인 콘택 형성 영역을 가지며, 상기 게이트 형성 영역에 벌브형 홈이 형성된 반도체 기판; 상기 벌브형 홈 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 게이트 양측 반도체 기판 표면의 스토리지 노드 콘택 형성 영역 및 비트 라인 콘택 형성 영역 내에 형성된 접합 영역을 포함하는 반도체 소자에 있어서, 상기 비트 라인 콘택 형성 영역의 접합 영역을 포함한 반도체 기판 부분은 스토리지 노드 콘택 형성 영역의 접합 영역을 포함한 반도체 기판 부분 보다 낮은 높이를 갖도록 형성된 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and manufacturing method of the same}
도 1a 내지 도 1f는 종래 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 도시한 공정별 단면도.
도 2는 본 발명의 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자를 도시한 단면도.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 반도체 기판 304 : 제1접합 영역
306 : 버퍼산화막 314 : 제2접합 영역
316 : 게이트절연막 318 : 폴리실리콘
320 : 금속계막 322 : 하드마스크막
324 : 벌브형 리세스 게이트 326 : 재산화막
328 : 게이트 스페이서 330 : 비트 라인 콘택
332 : 스토리지 노드 콘택
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 셀의 동작 특성 및 문턱전압 마진을 개선할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 종래 평면형 트랜지스터 구조에서는 셀(Cell) 지역의 문턱전압 마진 및 리프레쉬 시간 감소 문제로 상당한 어려움을 겪고 있고, 나노미터(nm)급의 채널 길이를 형성하기 위해서는 소스와 드레인의 디플리션(Depletion) 영역 감소가 필수적이기 때문에 반도체 메모리 소자의 고집적화에 부합하는 문턱전압을 확보하면서 리프레쉬 특성을 확보하기 위한 다양한 연구들이 활발하게 진행되고 있다.
이에, 리세스 게이트 모스펫 구조가 제안되었다. 상기 리세스 게이트 모스펫은 채널 영역을 U-형태로 리세스(Recess)시켜 유효 채널 길이(Effective Channel Length)를 증가시킨 구조로서 단채널효과(Short Channel Effect)를 줄여주어 소자 특성을 향상시킬 수 있다.
한편, 최근에는 채널 길이가 증가함에 따라 기판의 도핑 농도를 줄일 수 있 으며, DIBL(Drain-Induced Barrier Lowering)이 개선할 수 있는 벌브(Bulb) 타입의 리세스 게이트가 상용화 단계에 이르렀다.
도 1a 내지 도 1f는 종래 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 도시한 공정별 단면도이다.
도 1a를 참조하면, 활성영역을 한정하는 소자분리막(미도시)이 형성된 반도체 기판(100) 상에 스크린산화막(102)을 형성하고, 반도체 기판(100) 내에 문턱전압 조절을 위한 이온주입을 수행한다.
도 1b를 참조하면, 상기 반도체 기판(100) 내에 비트 라인 콘택 형성 영역의 접합 영역 및 스토리지 노드 콘택 형성 영역에 이온주입을 수행하여 접합 영역(104)을 형성한다.
도 1c를 참조하면, 상기 활성영역 상에 마스크패턴(미도시)을 형성한 후, 리세스 게이트 형성 영역을 식각하여 U―타입의 제1홈(A)을 형성하고, 상기 제1홈(A)의 바닥을 식각하여 볼 형태의 제2홈(A')을 형성하여 벌브형 리세스 게이트를 형성하기 위한 벌브형 홈을 완성한다.
도 1d를 참조하면, 상기 마스크패턴(미도시)을 제거한 후, 상기 제1홈(A) 및 제2홈(A')으로 이루어진 벌브형 홈의 표면 및 상기 반도체 기판(100) 상에 게이트절연막(116)을 형성한다. 여기서, 상기 스크린산화막은 상기 마스크패턴의 제거시 함께 제거할 수도 있고 제거하지 않고 남겨둘 수도 있다.
그런 다음, 상기 제1홈(A) 및 제2홈(A')으로 이루어진 벌브형 홈의 내부가 매립되도록 상기 게이트절연막(116) 상에 게이트도전막인 폴리실리콘(118) 및 전극 계막(120)과 하드마스크막(122)을 순차적으로 형성한다.
도 1e를 참조하면, 상기 하드마스크막(122) 상에 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴(미도시)을 형성한 후, 상기 하드마스크막(122), 전극계막(120), 폴리실리콘막(118) 및 게이트절연막(116)을 식각하여 벌브형 리세스 게이트(124)를 형성한다.
그런 다음, 상기 리세스 게이트(124)의 전극계막(120)과 폴리실리콘막(118)의 양측벽에 재산화막(126)을 형성하고, 절연막을 이용하여 리세스 게이트(124)의 양측벽에 게이트 스페이서(128)를 형성한다.
도 1f를 참조하면, 상기 벌브형 리세스 게이트(124) 양측의 반도체 기판(100) 부분에 비트 라인 콘택(130) 및 스토리지 노드 콘택(132)을 형성한다.
그러나, 상기 벌브형 리세스 게이트는 유효 채널 길이를 길게하여 채널 도핑 농도를 낮춤으로써 리플레시 특성 측면에서는 탁월하지만, 종래 U-타입 리세스 게이트에 대비하여 동등한 리플레시를 특성을 확보하기 위하여 보통 30% 이상 홈의 깊이를 깊게 형성함으로 저항이 증가되고 전류의 구동 능력이 낮다. 다시 말해, 유효 채널 길이의 증가로 인해 저항이 증가하여 셀 트랜지스터의 빠른 동작 특성을 확보하기 어렵고, 셀의 문턱전압 마진이 나쁘다.
본 발명은 셀의 동작 특성 및 문턱전압 마진을 개선할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
일 실시예에 있어서, 반도체 소자는, 게이트 형성 영역과 스토리지 노드 콘택 형성 영역 및 비트 라인 콘택 형성 영역을 가지며, 상기 게이트 형성 영역에 벌브형 홈이 형성된 반도체 기판; 상기 벌브형 홈 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 게이트 양측 반도체 기판 표면의 스토리지 노드 콘택 형성 영역 및 비트 라인 콘택 형성 영역 내에 형성된 접합 영역을 포함하는 반도체 소자에 있어서, 상기 비트 라인 콘택 형성 영역의 접합 영역을 포함한 반도체 기판 부분은 스토리지 노드 콘택 형성 영역의 접합 영역을 포함한 반도체 기판 부분 보다 낮은 높이를 갖도록 형성된 것을 특징으로 한다.
다른 실시예에 있어서, 반도체 소자의 제조 방법은, 게이트 형성 영역과 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 반도체 기판 내에 제1접합 형성 이온주입을 수행하는 단계; 상기 이온주입이 수행된 반도체 기판 상에 게이트 형성 영역 및 비트 라인 콘택 형성 영역을 노출시키는 버퍼산화막 패턴을 형성하는 단계; 상기 버퍼산화막 패턴의 측벽에 비트 라인 콘택 형성 영역을 노출시키도록 버퍼질화막을 형성하는 단계; 상기 노출된 비트 라인 콘택 형성 영역의 반도체 기판을 식각하여 제1홈을 형성하는 단계; 상기 제1홈의 저면 아래에 제2접합 형성 이온주입을 수행하는 단계; 상기 제1홈 내에 절연막을 매립시키는 단계; 상기 버퍼질화막을 제거하는 단계; 상기 버퍼질화막이 제거되어 노출된 게이트 형성 영역의 반도체 기판 부분을 식각하여 벌브형 제2홈을 형성하는 단계; 상기 벌브형 제2홈의 표면에 게이트절연막을 형성하는 단계; 상기 벌브형 제2홈이 매립되도록 게이트절연막, 절연막 및 버퍼산화막 상에 게이트도전막과 하드마스크막을 형성 하는 단계; 상기 하드마스크막과 게이트도전막 및 버퍼산화막을 식각하여 게이트를 형성함과 아울러 비트 라인 콘택 형성 영역의 절연막을 제거하는 단계; 및 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1접합 영역 형성 이온주입 후 형성된 버퍼산화막의 두께는 500 ∼ 1,000Å인 것을 특징으로 한다.
상기 제1접합 형성 이온주입을 수행하는 단계 전, 상기 반도체 기판 상에 스크린산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제1홈 내에 절연막을 매립시키는 단계 후 버퍼산화막, 버퍼질화막 및 절연막을 CMP하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자를 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(200)의 활성영역에 리세스된 벌브형 홈과 게이트도전막인 폴리실리콘(218) 및 금속계막(220)과 하드마스크막(222)이 형성되어 있고, 폴리실리콘(218) 및 금속계막(220)과 하드마스크막(222)의 양측벽에 게이트 스페이서(228)를 구비한 벌브형 리세스 게이트(224)가 형성되어 있다. 그리고, 상기 벌브형 리세스 게이트(224) 양측의 반도체 기판(200) 내에 비트 라인 콘택(230) 의 제2접합 영역(214)이 스토리지 노드 콘택(232)의 제1접합 영역(204) 보다 낮은 높이로 형성되어 비대칭 채널 접합을 이루고 있다.
여기서, 상기 비트 라인 콘택(230) 형성 영역의 제2접합 영역(214)을 포함한 반도체 기판 부분이 스토리지 노드 콘택(232) 형성 영역의 제1접합 영역(204)을 포함한 반도체 기판 부분 보다 낮은 높이로 형성됨으로써 벌브형 리세스 게이트(224)의 유효 채널 길이가 감소되어 셀 저항이 감소하고 전류의 구동 능력이 증가하여 셀의 문턱전압 마진을 개선할 수 있다.
미설명된 도면부호 206은 버퍼산화막을, 216은 게이트절연막을, 226은 재산화막을 각각 나타낸다.
도 3a 내지 도 3j는 전술한 바와 같은 본 발명의 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 활성영역을 한정하는 소자분리막(미도시)이 형성된 반도체 기판(300)의 활성영역 상에 스크린산화막(302)을 형성한 후, 상기 반도체 기판(300) 내에 채널 문턱전압 조절을 위한 이온주입과 비트 라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역의 제1접합 영역(304)을 형성하기 위한 이온주입을 수행한다.
도 3b를 참조하면, 상기 이온주입이 수행된 반도체 기판(300) 상에 버퍼산화막(306)을 500 ∼ 1,000Å의 높이로 형성한다. 그런 다음, 상기 이온주입이 수행된 반도체 기판(300) 상에 게이트 형성영역 및 비트 라인 콘택 형성 영역을 노출시키 는 마스크패턴(미도시)을 형성한 후, 식각 공정을 진행하여 게이트 형성영역 및 비트 라인 콘택 형성 영역을 노출시키는 패턴을 가진 버퍼산화막(306)을 형성한다. 여기서, 상기 스크린산화막은 버퍼산화막(306)의 형성전에 제거할 수도 있고 제거하지 않고 남겨둘 수도 있다.
도 3c를 참조하면, 상기 노출된 반도체 기판 부분을 매립하도록 버퍼질화막(308)을 형성한 후, 비트 라인 콘택 형성 영역을 노출시키는 마스크패턴(미도시)을 형성하고, 식각 공정을 진행하여 상기 버퍼질화막(308)이 버퍼산화막(306)의 측벽이 되도록 식각한다.
도 3d를 참조하면, 상기 버퍼질화막(308)을 식각 마스크로 하여 상기 비트 라인 콘택 형성 영역의 반도체 기판 영역을 식각하여 제1홈(B)을 형성한다.
도 3e를 참조하면, 상기 버퍼산화막(306) 및 버퍼질화막(308) 상에 포토레지스트(Photo Resist)로 제1홈(B)을 노출시키는 마스크패턴(310)을 형성한 후, 상기제1홈(B)의 저면 아래에 이온주입을 수행하여 제2접합 영역(314)을 형성한다. 따라서, 상기 제1접합 영역(306)과 제2접합 영역(314)은 다른 깊이로 형성되어 비대칭 채널(Asymmetric Channel) 접합을 이루고 있다. 이때, 상기 마스크패턴(310)은 버퍼질화막(308)이 이온주입에 대한 이온주입 마스크의 역할을 하기 때문에, 버퍼질화막(308)의 가장자리 부분까지 형성될 필요는 없다.
도 3f를 참조하면, 상기 마스크패턴을 제거한 후, 상기 제1홈(B)이 매립되도록 절연막(312)을 갭필(Gap fill)하고, 상기 버퍼산화막(306), 버퍼질화막(308) 및 절연막(312)을 CMP한다.
도 3g를 참조하면, 상기 버퍼질화막을 건식 식각 공정으로 제거한다. 그런 다음, 버퍼산화막(306) 및 절연막(312) 상에 산화막과 폴리실리콘막으로 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴(미도시)을 형성한 후, 상기 버퍼질화막이 제거되어 노출된 반도체 기판 부분을 식각하여 U-자형의 제2홈(A)을 형성한다. 이후, 상기 제2홈(A)의 바닥을 좀더 식각하여 볼 형태의 제3홈(A')을 형성하여 벌브형의 홈을 형성한다.
도 3h를 참조하면, 상기 제2홈(A) 및 제3홈(A')으로 이루어진 벌브형 홈의 표면에 게이트절연막(316)을 형성한다. 그런 다음, 상기 벌브형 홈이 매립되도록 상기 게이트절연막(316), 절연막(312) 및 버퍼산화막(306) 상에 게이트도전막인 폴리실리콘(318) 및 전극계막(320)과 하드마스크막(322)을 순차적으로 형성한다.
도 3i를 참조하면, 상기 하드마스크막(322) 상에 리세스 게이트를 형성시키기 위한 마스크패턴(미도시)을 형성한 후, 상기 폴리실리콘(318)과 전극계막(320) 및 하드마스크막(322)을 식각하여 벌브형 리세스 게이트(344)를 형성함과 아울러 비트 라인 콘택 형성 영역의 절연막(미도시)도 제거한다. 그런 다음, 상기 폴리실리콘(318)과 전극계막(320)의 양측벽에 재산화막(326)을 형성하고, 상기 벌브형 리세스 게이트(324)의 양측벽 및 재산화막(326) 상에 게이트 스페이서(328)를 형성한다.
도 3j를 참조하면, 상기 벌브형 리세스 게이트(324) 양측의 반도체 기판 부분에 비트 라인 콘택(330) 및 스토리지 노드 콘택(332)을 형성한다. 이때, 비트 라인 콘택(330) 형성 영역의 제2접합 영역(314)이 스토리지 노드 콘택(332) 형성 영 역의 제1접합 영역(304)보다 낮은 높이에서 형성되어 있기 때문에 비트 라인 콘택(330) 형성 영역을 스토리지 노드 콘택(332) 형성 영역 보다 깊게 식각하여 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 종래 벌브형 리세스 게이트와 비교하여 비트 라인 콘택 형성 영역의 제2접합 영역을 포함한 반도체 기판 부분이 스토리지 노드 콘택 형성 영역의 제1접합 영역을 포함한 반도체 기판 부분 보다 낮은 높이로 형성됨으로써 벌브형 리세스 게이트의 유효 채널 길이가 감소되어 셀 저항이 감소하고 전류의 구동 능력이 증가하여 셀 트랜지스터의 빠른 동작 특성 및 셀의 문턱전압 마진을 개선할 수 있다.

Claims (5)

  1. 게이트 형성 영역과 스토리지 노드 콘택 형성 영역 및 비트 라인 콘택 형성 영역을 가지며, 상기 게이트 형성 영역에 벌브형 홈이 형성된 반도체 기판; 상기 벌브형 홈 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 게이트 양측 반도체 기판 표면의 스토리지 노드 콘택 형성 영역 및 비트 라인 콘택 형성 영역 내에 형성된 접합 영역을 포함하는 반도체 소자에 있어서,
    상기 비트 라인 콘택 형성 영역의 접합 영역을 포함한 반도체 기판 부분은 스토리지 노드 콘택 형성 영역의 접합 영역을 포함한 반도체 기판 부분 보다 낮은 높이를 갖도록 형성된 것을 특징으로 하는 반도체 소자.
  2. 게이트 형성 영역과 스토리지 노드 콘택 형성 영역 및 비트라인 콘택 형성 영역을 갖는 반도체 기판 내에 제1접합 형성 이온주입을 수행하는 단계;
    상기 이온주입이 수행된 반도체 기판 상에 게이트 형성 영역 및 비트 라인 콘택 형성 영역을 노출시키는 버퍼산화막 패턴을 형성하는 단계;
    상기 버퍼산화막 패턴의 측벽에 비트 라인 콘택 형성 영역을 노출시키도록 버퍼질화막을 형성하는 단계;
    상기 노출된 비트 라인 콘택 형성 영역의 반도체 기판을 식각하여 제1홈을 형성하는 단계;
    상기 제1홈의 저면 아래에 제2접합 형성 이온주입을 수행하는 단계;
    상기 제1홈 내에 절연막을 매립시키는 단계;
    상기 버퍼질화막을 제거하는 단계;
    상기 버퍼질화막이 제거되어 노출된 게이트 형성 영역의 반도체 기판 부분을 식각하여 벌브형 제2홈을 형성하는 단계;
    상기 벌브형 제2홈의 표면에 게이트절연막을 형성하는 단계;
    상기 벌브형 제2홈이 매립되도록 게이트절연막, 절연막 및 버퍼산화막 상에 게이트도전막과 하드마스크막을 형성하는 단계;
    상기 하드마스크막과 게이트도전막 및 버퍼산화막을 식각하여 게이트를 형성함과 아울러 비트 라인 콘택 형성 영역의 절연막을 제거하는 단계; 및
    상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1접합 영역 형성 이온주입 후 형성된 버퍼산화막의 두께는 500 ∼ 1,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1접합 형성 이온주입을 수행하는 단계 전, 상기 반도체 기판 상에 스크린산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1홈 내에 절연막을 매립시키는 단계 후 버퍼산화막, 버퍼질화막 및 절연막을 CMP하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20150093471A (ko) * 2014-02-07 2015-08-18 삼성전자주식회사 비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자
CN110364485A (zh) * 2018-04-11 2019-10-22 长鑫存储技术有限公司 存储器及其制备方法、半导体器件

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