CN110364485A - 存储器及其制备方法、半导体器件 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 67
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000002360 preparation method Methods 0.000 title claims description 25
- 239000000463 material Substances 0.000 claims abstract description 223
- 125000006850 spacer group Chemical group 0.000 claims abstract description 127
- 238000003860 storage Methods 0.000 claims abstract description 124
- 239000000758 substrate Substances 0.000 claims abstract description 107
- 238000005530 etching Methods 0.000 claims abstract description 33
- 230000004888 barrier function Effects 0.000 claims description 100
- 238000000926 separation method Methods 0.000 claims description 88
- 238000002955 isolation Methods 0.000 claims description 53
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 43
- 238000009413 insulation Methods 0.000 claims description 40
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 36
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 31
- 239000000377 silicon dioxide Substances 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 22
- 229920005591 polysilicon Polymers 0.000 abstract description 19
- 238000000034 method Methods 0.000 abstract description 18
- 230000007547 defect Effects 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 235000013399 edible fruits Nutrition 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007334 memory performance Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000024241 parasitism Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
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- Semiconductor Memories (AREA)
Abstract
本发明提供了一种存储器及其形成方法、半导体器件，所述方法包括在基底上形成位线之后，形成一间隔材料层在基底上，间隔材料层覆盖位线与基底，刻蚀间隔材料层以形成多个开口，开口暴露出有源区的漏极，且一个开口对准有源区的一个漏极，填充一存储节点接触材料在开口内，以形成存储节点接触，每一存储节点接触连接有源区中的一个漏极。本发明直接在与有源区的漏极相对准的基底上形成开口，在开口内形成存储节点接触，避免现有技术中对多晶硅刻蚀形成开口时所造成的缺陷，提高了最终形成的存储器的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种存储器及其形成方法、半导体器件。
背景技术
存储器中通常包括电容器及晶体管，其中，所述电容器用以存储数据，所述晶体管用以控制对所述电容器中存储的数据的存取。具体的，所述存储器的字线(word line)电连接至所述晶体管的栅极，所述字线控制所述晶体管的开关；并且，所述晶体管的源极电连接至位线(bit line)，以形成电流传输通路；同时，所述晶体管的漏极电连接至所述电容器，以达到数据存储或输出的目的。其中，所述晶体管的漏极通常通过存储节点接触实现与所述电容器的电连接，相邻的存储节点接触之间通过接触间隔予以隔离。
现有技术所形成的存储节点接触与理想的垂直图形有差异，从而导致对存储的数据的存取存在一定的信号延迟失效问题。
发明内容
本发明的目的在于提供一种存储器及其制备方法、半导体器件，以解决现有技术中形成的存储节点接触结构不理想的问题。
为解决上述技术问题，本发明提供一种存储器的形成方法，包括：
提供一基底，所述基底上形成有呈阵列排布的多个有源区，所述有源区沿第二方向延伸，每一所述有源区中形成有一个源极与多个漏极，多个所述漏极位于所述源极的两侧；
形成多条位线在所述基底上，所述位线沿第一方向延伸且与相应的所述有源区相交，以连接相应的所述有源区的所述源极，并利用所述位线分隔相应的所述有源区中位于所述源极两侧的所述漏极；
形成一间隔材料层在所述基底上，所述间隔材料层覆盖所述位线，所述间隔材料层填充相邻的所述位线之间的间隙，以覆盖所述有源区的所述漏极并延伸覆盖相邻所述有源区之间的基底；
刻蚀所述间隔材料层，以形成多个开口，所述开口暴露出所述有源区的所述漏极，并且一个所述开口暴露出一个所述漏极；
对准填充一存储节点接触材料在所述开口内，以形成存储节点接触，每一存储节点接触连接所述有源区中的一个漏极。
可选的，所述基底中还形成有至少一个隔离结构，所述隔离结构隔离在所述第一方向上相邻的所述有源区；在形成所述开口的过程中，还包括：在预定形成所述存储节点接触的区域之间的所述隔离结构上形成隔离绝缘墙，所述隔离绝缘墙为三层或多层结构。
可选的，在所述隔离结构上的所述隔离绝缘墙的制作过程中也同时制作出所述位线侧面的隔离绝缘墙。
可选的，在形成所述位线之后及在形成所述间隔材料层之前，所述存储器的制造方法还包括：
形成一位线隔离层在所述基底上，所述位线隔离层覆盖所述位线与所述基底。
可选的，形成所述开口的步骤包括：
形成一图形化的第一掩膜层在所述间隔材料层上，所述图形化的第一掩膜层中开设有一通孔，所述通孔位于所述漏极的上方；
以所述图形化的第一掩膜层为掩膜刻蚀所述间隔材料层，以形成一凹槽，所述凹槽的侧壁暴露出所述间隔材料层，且所述凹槽的底部暴露出所述位线隔离层，并去除所述图形化的第一掩膜层；
形成一介电隔离层在所述凹槽的侧壁、底部以及所述间隔材料层的顶部；
刻蚀所述凹槽底部的所述位线隔离层，以形成所述开口。
可选的，刻蚀所述凹槽底部的所述位线隔离层，以形成所述开口的步骤包括：
形成图形化的第二掩膜层在所述介电隔离层上，所述图形化的第二掩膜层暴露出所述凹槽；
以所述图形化的第二掩膜层为掩膜，刻蚀所述位线隔离层，以形成所述开口；
去除所述图形化的第二掩膜层。
可选的，形成所述开口的步骤包括：
形成一图形化的第一掩膜层在所述间隔材料层上，所述图形化的第一掩膜层中开设有一通孔，所述通孔位于所述源极一侧的所述漏极的上方；
以所述图形化的第一掩膜层为掩膜刻蚀所述间隔材料层，以形成一第一凹槽，所述第一凹槽的侧壁暴露出所述间隔材料层，且所述第一凹槽的底部暴露出所述位线隔离层，并去除所述图形化的第一掩膜层；
形成一第一介电隔离层在所述第一凹槽的侧壁、底部以及所述间隔材料层的顶部；
刻蚀所述第一凹槽底部的所述位线隔离层，以形成第一开口；
重复上述的步骤，形成暴露出所述源极另一侧的所述漏极的第二开口。
可选的，形成所述第二开口的步骤包括：
形成一图形化的第三掩膜层在所述第一介电隔离层上，所述图形化的第三掩膜层中开设有一通孔，所述通孔位于所述源极另一侧的所述漏极的上方；
以所述图形化的第三掩膜层为掩膜刻蚀所述第一介电隔离层与所述间隔材料层，以形成一第二凹槽，所述第二凹槽的侧壁暴露出所述间隔材料层，且所述第二凹槽的底部暴露出所述位线隔离层，并去除所述图形化的第三掩膜层；
形成一第二介电隔离层在所述第二凹槽的侧壁、底部以及所述间隔材料层的顶部；
刻蚀所述第二凹槽底部的所述位线隔离层，以形成第二开口。
可选的，刻蚀所述第一凹槽底部的所述位线隔离层，以形成第一开口的步骤包括：
形成图形化的第二掩膜层在所述第一介电隔离层上，所述图形化的第二掩膜层暴露出所述第一凹槽；
以所述图形化的第二掩膜层为掩膜，刻蚀所述位线隔离层，以形成所述第一开口；
去除所述图形化的第二掩膜层。
可选的，刻蚀所述第二凹槽底部的所述位线隔离层，以形成第二开口的步骤包括：
形成图形化的第四掩膜层在所述第二介电隔离层上，所述图形化的第四掩膜层暴露出所述第二凹槽；
以所述图形化的第四掩膜层为掩膜，刻蚀所述位线隔离层，以形成所述第二开口；
去除所述图形化的第四掩膜层。
可选的，所述隔离结构上的所述隔离绝缘墙包括第一介电隔离层、间隔材料层以及第二介电隔离层三层结构，所述位线侧面的隔离绝缘墙包括位线隔离层、间隔材料层以及第一介电隔离层或第二介电隔离层三层结构，其中，所述间隔材料层的材质包含氧化硅或氮化硅中的其中之一，所述位线隔离层的材质包含氧化硅和氮化硅中的其中之一，所述介电隔离层的材质包含氧化硅和氮化硅中的其中之一，且所述位线隔离层与所述介电隔离层的材质皆异于所述间隔材料层的材质。
可选的，在提供形成有所述有源区的所述基底之后及在形成所述位线之前，所述存储器的制造方法还包括：
形成多条字线在所述基底中，每一所述有源区均与两条所述字线相交，两条所述字线中与所述有源区相交的部分分别构成两个存储晶体管的栅极；
其中，所述源极位于两条所述字线之间的所述有源区中，所述漏极位于所述有源区中所述字线远离所述源极的一侧。
基于以上所述的存储器的制备方法，本发明还提供一种存储器，包括：
基底，所述基底上形成有呈阵列排布的多个有源区，所述有源区沿第二方向延伸，每一所述有源区中形成有一个源极与多个漏极，多个所述漏极位于所述源极的两侧；
多条位线，位于所述基底上，所述位线沿第一方向延伸且与相应的有源区相交，以连接所述相应的有源区的所述源极，并利用所述位线分隔所述相应的有源区中位于所述源极两侧的所述漏极；
间隔材料层，位于所述基底上，并且所述间隔材料层中形成有一开口，所述开口位于所述有源区的所述漏极的上方，并使所述有源区的所述漏极暴露在所述开口中；
多个存储节点接触，填充在所述间隔材料层的所述开口中，每个存储节点接触连接所述有源区中的一个漏极。
可选的，所述基底中还形成有至少一个隔离结构，所述隔离结构隔离在所述第一方向上相邻的所述有源区。
可选的，所述存储器还包括：位于所述存储节点接触之间的所述隔离结构上的隔离绝缘墙，以及位于所述位线侧面的隔离绝缘墙，所述隔离绝缘墙为三层或多层结构。
可选的，所述隔离结构上的所述隔离绝缘墙包括第一介电隔离层、间隔材料层以及第二介电隔离层，所述位线侧面的隔离绝缘墙包括位线隔离层、间隔材料层及第一介电隔离层或所述位线侧面的隔离绝缘墙包括位线隔离层、间隔材料层及第二介电隔离层，其中，所述间隔材料层的材质包含氧化硅或氮化硅中的其中之一，所述位线隔离层的材质包含氧化硅和氮化硅中的其中之一，所述第一介电隔离层与第二介电隔离层的材质包含氧化硅和氮化硅中的其中之一，且所述位线隔离层与所述介电隔离层的材质皆异于所述间隔材料层的材质。
可选的，所述存储器还包括：
多条字线，位于所述基底中，每一所述有源区均与两条所述字线相交，两条所述字线中与所述有源区相交的部分分别构成两个存储晶体管的栅极；
其中，所述源极位于两条所述字线之间的所述有源区中，所述漏极位于所述有源区中所述字线远离所述源极的一侧。
可选的，所述存储器还包括：
至少一条隔离结构，位于所述基底中，所述隔离结构隔离在所述第一方向上相邻的所述有源区。
本发明还提供一种半导体器件，包括：
基板，所述基板上形成有呈阵列排布的多个有源区，所述有源区沿第二方向延伸，每一所述有源区中形成有一个源极与多个漏极，多个所述漏极位于所述源极的两侧；
多条导体线，位于所述基板上，所述导体线沿第一方向延伸且与相应的有源区相交，以连接所述相应的有源区的所述源极，并利用所述导体线分隔所述相应的有源区中位于所述源极两侧的所述漏极；
间隔材料层，位于所述基板上，并且所述间隔材料层中形成有一开口，所述开口位于所述有源区的所述漏极的上方，并使所述有源区的所述漏极暴露在所述开口中；
多个接触部，填充在所述间隔材料层的所述开口中，每个接触部连接所述有源区中的一个漏极。
在本发明提供的存储器的形成方法中，在形成位线之后，在所述位线与有源区上形成一间隔材料层，然后刻蚀间隔材料层形成多个开口，所述开口暴露出所述有源区的所述漏极，并且一个所述开口暴露出一个所述漏极，最后在所述开口内填充存储节点接触材料形成存储节点接触，本发明直接在与有源区的漏极相对准的基底上形成开口，在开口内形成存储节点接触，避免现有技术中对多晶硅刻蚀形成开口时所造成的缺陷，提高最终形成的存储器的性能。
进一步的，在所述存储节点接触之间的所述隔离结构上形成有隔离绝缘墙，所述隔离绝缘墙为三层或多层结构，以此提高存储节点接触之间在隔离结构上的电性隔离效果。
附图说明
图1a为一种基底的俯视示意图；
图1b是图1a沿AA’的剖面示意图；
图2a～2f为图1b所示的基底上形成存储节点接触的各步骤结构示意图；
图3是本发明一实施例所提供的存储器的制备方法的流程示意图；
图4a是本发明一实施例提供的一基底的俯视示意图；
图4b是图4a沿AA’的剖面示意图；
图5a～图5l为一实施例中图4b所示的基底上形成存储节点接触的各步骤结构示意图；
图6a～图6g为另一实施例中图4b所示的基底上形成存储节点接触的各步骤结构示意图。
其中，附图标记如下：
1-基底；
2-有源区；21-源极；22-漏极；
3-隔离结构；
4-字线；41-字线绝缘层；
5-位线；
6-位线隔离层；
7-间隔材料层；71-第一开口；
8-导电层；81-第二开口；8’-存储节点接触；
9-介电隔离层；
10-介质层；
100-基底；
110-有源区；111-源极；112-漏极；
120-隔离结构；
130-字线；131-字线绝缘层；
140-位线；150-位线隔离层；
160-间隔材料层；161-第一凹槽；162-第一开口；163-第二凹槽；164-第二开口；
170-图形化的第一掩膜层；171-第一通孔；
180-第一介电隔离层；
190-图形化的第二掩膜层；
200-第一存储节点接触材料；
210-第一存储节点接触；
220-图形化的第三掩膜层；221-第二通孔；
230-第二介电隔离层；
240-图形化的第四掩膜层；
250-第二存储节点接触材料；
260-第二存储节点接触；
170’-图形化的第一掩膜层；171’-第一通孔；172’-第二通孔；
180’-介电隔离层；
190’-图形化的第二掩膜层；
200’-存储节点接触材料；
210’-第一存储节点接触；
260’-第二存储节点接触；
x-第一方向，y-第二方向，z-第三方向。
具体实施方式
图1a为一种基底的俯视示意图；图1b是图1a沿AA’的剖面示意图；图2a～2f为图1b所示的基底上形成存储节点接触的各步骤结构示意图，如图1a、1b与图2a～2f所示，目前所述存储器的制备方法一般包括：
首先，请参考图1a与图1b所示，提供一基底1，在所述基底1上形成沿第一方向x和第二方向y呈阵列排布的多个有源区2，所述有源区2沿所述第一方向x规则排列，且所述有源区2沿所述第二方向y延伸，每一所述有源区2中形成有一个源极21与两个漏极22，所述漏极22位于所述源极21的两侧。
所述基底1中还形成有至少一条隔离结构3，每条所述隔离结构3隔离所述第一方向x上相邻的两行所述有源区2。在所述基底1内形成有多条字线4，每一所述有源区2均与两条所述字线4相交，以用于在所述有源区2中分别构成两个存储晶体管的栅极，并且所述字线4为呈埋入式，填充于位于所述有源区2内的凹槽内，且所述字线4的顶面低于所述基底10的顶面，在所述字线4的顶部填充有字线绝缘层41，所述字线绝缘层41填满所述凹槽。所述字线4沿第三方向z延伸，所述第三方向z与所述第一方向x斜相交。其中，所述源极21位于两条所述字线4之间的所述有源区2中，所述漏极22位于所述有源区2中所述字线4远离所述源极21的一侧。
接着，请继续参考图1a与图1b所示，形成多条位线5在所述基底1上，所述位线5沿第一方向x延伸且对准连接所述有源区2中的源极21。需说明的是，本文所指的位线的延伸方向指的是位线整体的延伸方向，其与位线的形状无关，即，所述位线5可以是直线型的沿着第一方向x延伸，也可以是呈波形的沿第一方向x延伸。本实施例中，所述位线5呈波形的沿第一方向x延伸。接着，在所述位线5上形成位线隔离层6，所述位线隔离层6覆盖所述位线5与所述基底1。
接着，请继续参考图1b所示，形成一间隔材料层7在所述基底上1，所述间隔材料层7覆盖所述位线隔离层6与所述基底1。所述间隔材料层7的材质包含但不限于氧化硅或氮化硅。
接着，请参考图2a所示，刻蚀相邻两条位线5之间的所述间隔材料层7以形成第一开口71，并分别保留靠近两条位线5的部分所述间隔材料层作为侧壁，所述第一开口71暴露出所述基底1。
接着，沉积导电材料，所述导电材料填满所述第一开口71并覆盖所述位线隔离层6与所述间隔材料层7，然后进行平坦化至暴露出所述位线隔离层6与所述间隔材料层7，在所述第一开口内形成导电层8，形成如图2b所示的结构。所述导电材料可以是未掺杂的多晶硅、掺杂的多晶硅或者金属等。
再接着，请参考图2c所示，对所述导电层8进行刻蚀形成第二开口81，保留所述第二开口81两侧的与两个所述漏极22对准的导电层作为后续的存储节点接触。然后，请参考图2d所示，在所述第二开口81内填充介电材料，形成介电隔离层9，所述介电隔离层9用于隔离分别位于两个有源区内但相邻的两个存储节点接触。所述介电隔离层9的材质包含但不限于氧化硅与氮化硅。
接着，请参考图2e所示，在如图2d所示的结构上沉积一层介质层10，用于防止该结构中可能存在的一些缝隙，最后，去除所述介质层10并对所述导电层8进行回刻，形成存储节点接触8’，最终形成如图2f所示的结构。
但是随着所述导电层8厚度的不断增加，对所述导电层8进行刻蚀所形成的第二开口81不可避免的会存在一些缺陷，例如所述第二开口81在其侧壁向外围突出，并且所述导电层8材质一般优选为多晶硅，而由于多晶硅材料的限定，对多晶硅进行刻蚀其缺陷会更加突出，导致最终形成的第二开口81在其中部靠近上部的位置向所述第二开口81的外围突出，使得最终形成的结构与理想的垂直图形存在较大的差异，从而导致对存储的数据的存取存在一定的信号延迟失效问题。
为此，本发明提供了一种存储器的制备方法，以避免对多晶硅进行刻蚀所造成的缺陷。具体的，参考图3所示的本发明一实施例中的存储器的制备方法的流程示意图，所述制备方法包括：
步骤S11，提供一基底，所述基底上形成有呈阵列排布的多个有源区，所述有源区沿第二方向延伸，每一所述有源区中形成有一个源极与多个漏极，多个所述漏极位于所述源极的两侧；
步骤S12，形成多条位线在所述基底上，所述位线沿第一方向延伸且与相应的所述有源区相交，以连接相应的所述有源区的所述源极，并利用所述位线分隔相应的所述的有源区中位于所述源极两侧的所述漏极；
步骤S13，形成一间隔材料层在所述基底上，所述间隔材料层覆盖所述位线，所述间隔材料层填充相邻的所述位线之间的间隙，以覆盖所述有源区的所述漏极并延伸覆盖相邻所述有源区之间的基底；
步骤S14，刻蚀所述间隔材料层，以形成多个开口，所述开口暴露出所述有源区的所述漏极，并且一个所述开口暴露出一个所述漏极；
步骤S15，对准填充一存储节点接触材料在所述开口内，以形成存储节点接触，每一存储节点接触连接所述有源区中的一个漏极。
本发明提供的存储器的形成方法中，在形成位线之后，在所述位线与有源区上形成一间隔材料层，然后刻蚀间隔材料层形成多个开口，所述开口暴露出暴露出所述有源区的所述漏极，并且一个所述开口暴露出一个所述漏极，最后在所述开口内填充存储节点接触材料形成存储节点接触，本发明直接在与有源区的漏极相对准的基底上形成开口，在开口内形成存储节点接触，避免现有技术中对多晶硅刻蚀形成开口时所造成的缺陷，提高最终形成的存储器的性能。
以下结合附图和具体实施例对本发明提出的存储器及其制备、半导体器件方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图4a是本发明一实施例提供的一基底的俯视示意图，图4b是图4a沿AA’的剖面示意图，图5a～图5l为图4b所示的基底上形成存储节点接触的各步骤结构示意图。下面请参考图4a、图4b以及图5a～5l，并结合图3所示，详细说明本发明提出所述存储器的制备方法。
在步骤S11中，具体请参考图4a与图4b所示，提供一基底100，所述基底100上形成有呈阵列排布的多个有源区110，所述有源区110沿所述第一方向x规则排列，且所述有源区110沿所述第二方向y延伸，每一所述有源区110包括一个源极111与多个漏极112，多个所述漏极112位于所述源极111的两侧。
本实施例中，每一所述有源区110均包括一个源极111与两个漏极112，两个所述漏极112位于所述源极111的两侧。并且，所述基底100中还形成有至少一条隔离结构120，每条所述隔离结构120隔离所述第一方向x上相邻的两行所述有源区110。
在形成所述有源区110之后，还包括在所述基底100内形成多条字线130，每一所述有源区110均与两条所述字线130相交，两条所述字线130中与所述有源区110相交的部分分别构成两个存储晶体管的栅极，并且所述字线130为呈埋入式，填充于位于所述有源区110内的凹槽内，且所述字线130的顶面低于所述基底100的顶面，在所述字线130的顶部填充有字线绝缘层131，所述字线绝缘层131填满所述凹槽。所述字线130沿第三方向z延伸，所述第三方向z与所述第一方向x斜相交。其中，所述源极111位于两条所述字线130之间的所述有源区110中，所述漏极112位于所述有源区110中所述字线130远离所述源极111的一侧。
在步骤S12中，请继续参考图4a与图4b所示，形成多条位线140在所述基底100上，所述位线140沿第一方向x延伸且与相应的所述有源区110相交，以连接相应的所述有源区110的所述源极111，并利用所述位线140分隔相应的所述有源区110中位于所述源极111两侧的所述漏极112。本实施例中，所述隔离结构120位于所述位线140之间的所述基底100内，优选的，所述隔离结构120位于两条所述位线140之间的中间位置。
形成所述位线140的步骤包括：首先在所述基底100上形成多个位线接触，每个所述位线接触对准连接所述有源区110中的源极111，每个位线接触与其对准的源极111电连接，所述位线接触的材料可以为多晶硅或者金属。进一步的，所述位线接触可以部分深入所述基底100，即所述位线接触的底面可以低于所述基底100的顶面且所述位线接触的顶面高于所述基底100的顶面。
接着，形成沿所述第三方向z排布的多条位线导体，每条所述位线导体沿第一方向x延伸且对准所述位线接触，也即对准所述有源区110中的源极111，所述位线导体的材料可以为钨(W)、钛(Ti)、镍(Ni)、铝(Al)、铂(Pt)、氧化钛(TiO2)、氮化钛、N型多晶硅、P型多晶硅等或者它们的组合。所述位线接触与所述位线导体组成如图4b所示的位线140，所述位线140沿第一方向x延伸且对准所述有源区110中的源极111。
需说明的是，本文所指的位线的延伸方向指的是位线整体的延伸方向，其与位线的形状无关，即，所述位线140可以是直线型的沿着第一方向x延伸，也可以是呈波形的沿第一方向x延伸。本实施例中，所述位线140呈波形的沿第一方向x延伸。
在本申请实施例中，接着形成位线隔离层150在于所述基底100上，所述位线隔离层150覆盖所述位线140与所述基底100。所述位线隔离层150具有薄膜表面覆盖特性及抗刻蚀特征。优选的，所述位线隔离层150的材质包含但不限于氧化硅和氮化硅中的其中之一，本实施例中，所述位线隔离层150的材质优选为氮化硅。从图4b中可以看出，所述位线隔离层150中，覆盖所述位线140的表面高于覆盖所述基底100的表面，因此，将所述位线隔离层150区分为两个部分，覆盖所述位线140的第一部分与覆盖所述基底100的第二部分，并且由于所述位线140沿第三方向z规则排布，因此，所述位线隔离层150中覆盖所述位线140的第一部分与覆盖所述基底100的第二部分也重复排布，将相邻的第一部分位线隔离层150之间在第二方向y上的距离设定为a，将所述隔离结构120在第二方向y上的宽度设定为b，如图4b所示。本实施例中，a在80nm～100nm之间，优选为90nm，b在18nm～20nm之间，优选为19nm。
在步骤S13中，请继续参考图4b所示，形成一间隔材料层160在所述基底100上，所述间隔材料层160覆盖所述位线140，所述间隔材料层160填充相邻的所述位线140之间的间隙，以覆盖所述有源区110的所述漏极112并延伸覆盖相邻所述有源区110之间的基底100。所述间隔材料层160具有低k的电绝缘特性及孔填充的特征，优选的，所述间隔材料层160的材质包含但不限于氧化硅和氮化硅中的其中之一，且所述位线隔离层150的材质异于所述间隔材料层160的材质。本实施例中，所述间隔材料层160的材质优选为氧化硅。
接着，执行步骤S14与步骤S15，请参考图5a～图5l，刻蚀所述间隔材料层160，以形成多个开口，所述开口暴露出所述有源区110的所述漏极112，并且一个所述开口对准所述有源区110的一个漏极112，然后对准填充一存储节点接触材料在所述开口内，以形成存储节点接触，每一存储节点接触连接所述有源区110中的一个漏极112。由于本实施例中，每一有源区110具有两个漏极，因此形成存储节点接触之后，每一有源区110对应有两个存储节点接触。每一有源区110内的漏极112对准连接的所述存储节点接触可以在同一工艺过程中形成，可以分先后顺序形成，在同一工艺过程中形成可以保证两个存储节点接触的结构一致，但是分先后顺序形成可以降低对工艺节点的需求，本发明对此不作限定，以下以每一有源区110内的漏极112对准连接的所述存储节点接触分先后顺序形成为例进行说明。
首先，请参考图5a所示，先形成每一有源区110内位于所述位线140同一侧的存储节点接触(例如在图5a中，先形成位于所述位线140右侧的存储节点接触，即先形成与位于所述位线右侧的漏极112对准连接的存储节点接触，称之为第一存储节点接触)，具体的，形成一图形化的第一掩膜层170在所述间隔材料层160上，所述图形化的第一掩膜层170中开设有第一通孔171，所述第一通孔171位于所述漏极112的上方，即所述图形化的第一掩膜层170覆盖所述位线140以及靠近所述位线的部分所述间隔材料层160。所述图形化的第一掩膜层170可以为一层或多层光刻胶层。本实施例中，所述位线140右侧被覆盖的所述间隔材料层160在第二方向y上的尺寸c优选在3nm～4nm之间，所述第一通孔171在所述第二方向y上的孔径d＝a/2-c，所述孔径d在37nm～46nm之间，优选为41nm。所述第一图形化的掩膜层170暴露出的位置用于形成一个存储节点接触。当然也可以根据实际尺寸需要来确定是否需要间距加倍(Double Pattern)技术。
然后，请参考图5b所示，以所述图形化的第一掩膜层170为掩膜，刻蚀所述间隔材料层160，以形成一第一凹槽161，所述凹槽161的侧壁暴露出所述间隔材料层160，即在所述第一凹槽161的四周保留有所述间隔材料层160作为侧壁，并且所述第一凹槽161的底部暴露出所述位线隔离层150。本实施例中，通过高刻蚀选择比对所述间隔材料层160进行刻蚀，以所述位线隔离层150作为刻蚀停止层，当然所述位线隔离层150也不可避免的被少量刻蚀，但是其刻蚀程度不能超过所述位线隔离层150厚度，即所述第一凹槽161不能暴露出所述基底100。
接着，请参考图5c所示，形成一第一介电隔离层180在所述第一凹槽161的侧壁、底部以及所述间隔材料层160的顶部。所述第一介电隔离层180具有薄膜表面覆盖的特性及抗刻蚀特性，优选的，所述第一介电隔离层180的材质包含但不限于氧化硅和氮化硅中的其中之一，且所述第一介电隔离层180的材质异于所述间隔材料层160的材质。本实施例中，所述第一介电隔离层180的材质优选为氮化硅。所述第一介电隔离层180的厚度在10nm～14nm之间，优选的，所述第一介电隔离层180的厚度为12nm。然后在所述第一介电隔离层180上形成图形化的第二掩膜层190，所述图形化的第二掩膜层190覆盖所述第一介电隔离层180，暴露出所述第一凹槽161。
接着，请参考图5d所示，以所述图形化的第二掩膜层190为掩膜，刻蚀所述第一介电隔离层180与所述位线隔离层150，以形成第一开口162，所述第一开口162暴露出所述基底100，并且所述第一开口162对准所述有源区110中位于所述位线140右侧的漏极112。在对所述第一介电隔离层180与所述位线隔离层150进行刻蚀形成第一开口162的过程中，不可避免的会对沟槽侧壁的所述第一介电隔离层180造成刻蚀，一般刻蚀量在3nm～4nm。然后去除所述图形化的第二掩膜层180。
最后，请参考图5e与5f所示，填充一第一存储节点接触材料200在所述第一开口162内，所述第一存储节点接触材料200填满所述第一开口162并覆盖所述第一介电隔离层180，如图5e所示，然后对所述第一存储节点接触材料200进行平坦化至暴露出所述第一介电隔离层180，以在所述第一开口162内形成第一存储节点接触210，如图5f所示。至此在每个有源区110的一侧(所述位线140的右侧)形成第一存储节点接触210。所述第一存储节点接触材料200可以是未掺杂的多晶硅、掺杂的多晶硅或者金属等，本实施例中，所述第一存储节点接触材料200优选为多晶硅，即所述第一存储节点接触210的材质优选为多晶硅。
接着，采用相同的方法形成每一有源区110内位于所述位线140另一侧的存储节点接触，即第二存储节点接触。本实施例中，请参考图5g所示，形成位于所述位线140左侧的第二存储节点接触，即形成与位于所述位线140左侧的漏极112对准连接的第二存储节点接触。
具体的，请参考图5g所示，形成一图形化的第三掩膜层220在所述第一介电隔离层180及所述第一存储节点接触210上，所述图形化的第三掩膜层220中开设有第二通孔221，所述第二通孔221位于另一所述漏极112的上方，即所述图形化的第三掩膜层220覆盖所述第一存储节点接触210以及所述第一介电隔离层180，并暴露出预定形成第二存储节点接触区域的部分所述第一介电隔离层180，同样的，位于所述第一介电隔离层180下方的间隔材料层160同样部分被覆盖，部分被暴露。所述图形化的第三掩膜层220可以为一层或多层光刻胶层。
本实施例中，所述位线140左侧被覆盖的所述间隔材料层160在第二方向y上的尺寸d优选在3nm～4nm之间，所述第一存储节点接触210右侧被覆盖的所述间隔材料层160在第二方向y上的尺寸同样为d。以此保证后续形成的第二凹槽的侧壁保留有所述间隔材料层160。所述第二通孔221在所述第二方向y上的孔径e与上述第一通孔171在第二方向y上的孔径b保持一致，所述孔径e在37nm～46nm之间，优选为41nm。当然，孔径e也可以与孔径b不一致，可以通过调节曝光量使得形成的第一凹槽与第二凹槽的孔径保持一致，从而保证后续形成的存储节点接触一致。
然后，请参考图5h所示，以所述图形化的第三掩膜层220为掩膜，刻蚀所述第一介电隔离层180与所述间隔材料层160，以形成一第二凹槽163，所述第二凹槽163的侧壁暴露出所述间隔材料层160，即在所述第二凹槽163的四周保留有所述间隔材料层160作为侧壁，并且所述第二凹槽163的底部暴露出所述位线隔离层150。本实施例中，通过高刻蚀选择比对所述第一介电隔离层180与所述间隔材料层160进行刻蚀，以所述位线隔离层150作为刻蚀停止层，当然所述位线隔离层150也不可避免的被少量刻蚀，但是其刻蚀程度不能超过所述位线隔离层150厚度，即所述第二凹槽163不能暴露出所述基底100。
当所述孔径e的尺寸比较小，采用光刻胶层作为掩膜无法完成刻蚀要求时，在形成图形化的第三掩膜层220之前，先形成一硬掩膜层(未图示)，然后以所述图形化的第三掩膜层220为掩膜对所述硬掩膜层进行刻蚀，剩余的所述硬掩膜层覆盖所述位线140与位于其右侧的所述第一存储节点接触210之间的所述间隔材料层160、以及覆盖位于所述位线隔离层150之上的所述第一介电隔离层180以及覆盖所述第一存储节点接触210，然后去除所述图形化的第三掩膜层220，对剩余的所述硬掩膜层为掩膜对所述第一介电隔离层180以及所述间隔材料层160进行刻蚀，形成暴露所述位线隔离层150的凹槽，然后在所述凹槽内形成与所述间隔材料层160的材质相同的侧壁，最终形成如图5h所示的结构。
接着，请参考图5i所示，形成一第二介电隔离层230在所述第二凹槽163的侧壁、底部以及所述第一介电隔离层180的顶部，所述第二介电隔离层230与所述第一介电隔离层180的材质相同，其材质包含但不限于氧化硅和氮化硅中的其中之一，且所述第二介电隔离层230的材质异于所述间隔材料层160的材质。本实施例中，所述第二介电隔离层230的材质优选为氮化硅。所述第二介电隔离层230的厚度在10nm～14nm之间，优选的，所述第二介电隔离层230的厚度为12nm，即所述第二介电隔离层230与所述第一介电隔离层180的厚度保持一致。然后在所述第二介电隔离层230上形成图形化的第四掩膜层240，所述图形化的第四掩膜层240覆盖所述第二介电隔离层230，暴露出所述第二凹槽163。
接着，请参考图5j所示，以所述图形化的第四掩膜层240为掩膜，刻蚀所述第二介电隔离层230与所述位线隔离层150，以形成第二开口164，所述第二开口164暴露出所述基底100，并且所述第二开口164对准所述有源区110中位于所述位线140左侧的漏极112。在对所述第二介电隔离层230与所述位线隔离层150进行刻蚀形成第二开口164的过程中，不可避免的会对沟槽侧壁的所述第二介电隔离层230造成刻蚀，一般刻蚀量在3nm～4nm。然后去除所述图形化的第四掩膜层240，并去除位于所述第二开口164之外的所述第二介电隔离层230与所述第一介电隔离层180。
接着，请参考图5k所示，填充一第二存储节点接触材料250在所述第二开口164内，所述第二存储节点接触材料250填满所述第二开口164并覆盖所述位线隔离层150。所述第二存储节点接触材料250可以是未掺杂的多晶硅、掺杂的多晶硅或者金属等，本实施例中，所述第二存储节点接触材料250优选为多晶硅。
然后对多晶硅进行回刻，即首先对所述第二存储节点接触材料250进行平坦化，至暴露出所述位线隔离层150，形成第二存储节点接触260，然后对所述第一存储节点接触210以及所述第二存储节点接触260进行回刻，形成位于位线140右侧的存储节点接触210以及位于所述位线140左侧的存储节点接触260。最终形成如图5l所示的结构。所述第一存储节点接触210与位于所述位线右侧的漏极112对准连接，所述第二存储节点接触260与位于所述位线140左侧的漏极112对准连接。当然，也可以先形成第二存储节点接触260，再形成第一存储节点接触210，本发明对此不做限定。
需要说明的是，由于在第一开口162与第二开口164的侧壁形成的第一介电隔离层180与第二介电隔离层230的厚度一致，因此在刻蚀形成凹槽及开口时，需要对刻蚀进行调整，使得最终形成的位于所述位线140两侧的存储节点接触的结构一致。
综上所述，在形成第一开口162与第二开口164的过程中，在预定形成所述存储节点接触的区域之间的所述隔离结构120上形成隔离绝缘墙，请参考图5l所示，位于所述隔离结构120上的所述隔离绝缘墙包括三层结构，分别为第一介电隔离层180、间隔材料层160以及第二介电隔离层230，所述第一介电隔离层180与所述第二介电隔离层230的材质优选为氮化硅，所述间隔材料层160的材质优选为氧化硅，因此，所述隔离绝缘墙构成氮化硅-氧化硅-氮化硅三层结构。而所述隔离绝缘墙用于隔离相邻的第一存储节点接触210与第二存储节点接触260，因此，相邻的所述第一存储节点接触210与所述第二存储节点接触260之间形成有氮化硅-氧化硅-氮化硅的三层隔离结构，从而减少了相邻的存储节点接触之间的寄生电容。
同样的，在形成所述隔离结构120上的所述隔离绝缘墙时，在所述位线140的侧面也形成隔离绝缘墙，请参考图5l所示，所述位线140的侧面的隔离绝缘墙包括位线隔离层150、间隔材料层160以及所述第一介电隔离层180三层结构或所述位线140的侧面的隔离绝缘墙包括位线隔离层150、间隔材料层160以及所述第二介电隔离层230三层结构，所述位线隔离层150的材质优选为氮化硅，所述间隔材料层160的材质优选为氧化硅，所述第一介电隔离层180或所述第二介电隔离层230的材质优选为氮化硅，因此，所述位线140的侧面的隔离绝缘墙构成氮化硅-氧化硅-氮化硅三层结构，从而减少了位线与相邻的存储节点接触之间的寄生电容。
可以理解的是，所述隔离结构120上的隔离绝缘墙与所述位线侧面的隔离绝缘墙并不仅限于是三层结构，还可以是四层或更多层的结构，需要在形成所述第一开口与第二开口的同时形成，即在形成第一凹槽或第二凹槽之后，在所述凹槽的侧壁沉积不同层数的侧墙，从而形成不同层数的隔离绝缘墙，本发明对层数不做限定。
在本发明另一实施例中，所述第一存储节点接触210与所述第二存储节点接触260在同一工艺过程中形成，则在图4b的基础上，请参考图6a～6g所示，进行详细说明：
首先，在所述间隔材料层160上形成一图形化的第一掩膜层170’，所述图形化的第一掩膜层上开设有第一通孔171’与第二通孔172’，所述第一通孔171’与第二通孔172’分别位于相邻的两个漏极112的上方，请参考图6a所示。
接着，以所述图形化的第一掩膜层170’为掩膜，刻蚀所述间隔材料层160，以同时形成第一凹槽161与第二凹槽163，所述第一凹槽161与所述第二凹槽163分别对应于每一有源区中的两个漏极，所述第一凹槽161与所述第二凹槽163的侧壁暴露出的均是所述间隔材料层160，所述第一凹槽161与所述第二凹槽163的底部暴露出所述位线隔离层150。并且所述第一凹槽161与所述第二凹槽163的孔径一致，即所述第一凹槽161与所述第二凹槽163均匀分布于两位线140之间的所述间隔材料层160中，请参考图6b所示。
然后，请参考凸6c所示，形成一介电隔离层180’在所述第一凹槽161与第二凹槽163的侧壁、底部以及所述间隔材料层160的顶部。然后在所述介电隔离层180’上形成图形化的第二掩膜层190’，所述图形化的第二掩膜层190’暴露出所述第一凹槽161与第二凹槽163，请参考图6d所示。然后以所述图形化的第二掩膜层190’为掩膜，刻蚀所述介电隔离层160与所述位线隔离层150，形成第一开口162与第二开口164，形成如图6e所示的结构。最后请参考图6f与6g所示，在所述第一开口162与第二开口164内填充存储节点接触材料200’，并进行回刻，形成第一存储节点接触210’与第二存储节点接触260’。
所述第一存储节点接触与所述第二存储节点接触在同一工艺过程中形成，能够节省制作时间及成本，但是对工艺的要求比较高，而分先后顺序形成，第一开口162与第二开口164之间的间隙可以微缩，能够防止第一开口与第二开口的意外连通，需要根据实际情况来选择。
在本发明提供的存储器的形成方法中，在形成位线140之后，在所述位线140与有源区110上形成一间隔材料层160，然后刻蚀间隔材料层160形成多个第一开口162与多个第二开口164，所述开口暴露出所述有源区110的所述漏极112，且一个所述开口对准所述有源区的一个漏极，最后在所述开口内填充存储节点接触材料形成存储节点接触，本发明直接在与有源区的漏极相对准的基底上形成开口，在开口内形成存储节点接触，避免现有技术中对多晶硅刻蚀形成开口时所造成的缺陷，提高最终形成的存储器的性能。
相应的，本发明还提供一种存储器，采用如上所述的存储器的形成方法制造而成，请参考图4a与图5l所示，所述存储器包括：基底100、位于所述基底100上的多条位线140、位于所述基底100及所述位线140上的间隔材料层160，以及位于所述间隔材料层160内的多个存储节点接触。
具体的，所述基底100上形成有呈阵列排布的多个有源区110，所述有源区110沿所述第一方向x规则排列，且所述有源区110沿所述第二方向y延伸，每一所述有源区110中形成有一个源极111与多个漏极112，多个所述漏极112位于所述源极111的两侧。所述位线140位于所述基底上，所述位线140沿第一方向x延伸且与相应的有源区110相交，以连接所述相应的有源区110的所述源极111，并利用所述位线140分隔所述相应的有源区110中位于所述源极111两侧的所述漏极112。所述间隔材料层160位于所述基底100上，并且所述间隔材料层160中形成有一开口，所述开口位于所述有源区110的所述漏极112的上方，并使所述有源区110的所述漏极112暴露在所述开口中。多个所述存储节点接触，填充在所述间隔材料层160的所述开口中，每个存储节点接触连接所述有源区中的一个漏极112。
本实施例中，每一所述有源区110中形成有一个源极111与两个漏极112，所述漏极112位于所述源极111的两侧，与两个漏极112对准连接的存储节点接触具有两个，与位于所述位线右侧的漏极112对准连接的为第一存储节点接触210，与位于位线左侧的漏极112对准连接的为第二存储节点接触260。
请参考图5l所示，所述存储器还包括：至少一条隔离结构120，所述隔离结构120位于所述基底100中，所述隔离结构120隔离在所述第一方向x上相邻的所述有源区110。在所述隔离结构120上设置有隔离绝缘墙，在所述位线140的侧面也设置有隔离绝缘墙，所述隔离绝缘墙均为三层或多层结构。
本实施例中，所述隔离绝缘墙为是三层结构，位于所述隔离结构120上的所述隔离绝缘墙包括第一介电隔离层180、间隔材料层160以及第二介电隔离层230三层结构，所述位线侧面的隔离绝缘墙包括位线隔离层150、间隔材料层160以及第一介电隔离层180三层结构，或所述位线侧面的隔离绝缘墙包括位线隔离层150、间隔材料层160以及第二介电隔离层230三层结构。
优选的，所述间隔材料层160的材质包含氧化硅或氮化硅中的其中之一，所述位线隔离层150的材质包含氧化硅或氮化硅中的其中之一，所述介电隔离层的材质包含氧化硅或氮化硅中的其中之一，且所述位线隔离层150与所述介电隔离层的材质异于所述间隔材料层160的材质。
更优选的，所述间隔材料层160的材质为氧化硅，所述位线隔离层150的材质为氮化硅，所述第一介电隔离层180与第二介电隔离层230的材质为氮化硅，相邻的所述第一存储节点接触210与所述第二介电隔离层230之间形成有氮化硅-氧化硅-氮化硅的三层隔离结构，以减少相邻的存储节点接触之间的寄生电容。所述位线140的侧面的隔离绝缘墙构成氮化硅-氧化硅-氮化硅三层结构，从而减少了位线与相邻的存储节点接触之间的寄生电容。
优选的，在本实施例中，所述第一存储节点接触210与第二存储节点接触216的顶部低于所述间隔材料层160的顶部。
所述存储器还包括：多条字线130。所述多条字线130位于所述基底100上，每一所述有源区110均与两条所述字线130相交，以用于在所述有源区110中分别构成两个存储晶体管的栅极；其中，所述源极111位于两条所述字线130之间的所述有源区110中，所述漏极112位于所述有源区110中所述字线130远离所述源极111的一侧。
相应的，本发明还提供一种半导体器件，包括：基板、位于所述基板上的多条导体线、位于所述基板及所述导体线上的间隔材料层，以及位于所述间隔材料层内的多个接触部。
具体的，所述基板上形成有沿第一方向和第二方向呈阵列排布的多个有源区，所述有源区沿第一方向规则排列，且所述有源区沿所述第二方向延伸，每一所述有源区中形成有一个源极与多个漏极，多个所述漏极位于所述源极的两侧。所述导体线沿第一方向延伸且且与相应的有源区相交，以连接所述相应的有源区的所述源极，并利用所述导体线分隔所述相应的有源区中位于所述源极两侧的所述漏极。所述间隔材料层中形成有一开口，所述开口位于所述有源区的所述漏极的上方，并使所述有源区的所述漏极暴露在所述开口中，多个所述接触部填充在所述间隔材料层的所述开口中，每个接触部连接所述有源区中的一个漏极。
综上所述，本发明提供的存储器及其制备方法、半导体器件中，在形成位线之后，在所述位线与有源区上形成一间隔材料层，然后刻蚀间隔材料层形成多个开口，所述开口暴露出所述有源区的所述漏极，并且一个所述开口暴露出一个所述漏极，最后在所述开口内填充存储节点接触材料形成存储节点接触，本发明直接在与有源区的漏极相对准的基底上形成开口，在开口内形成存储节点接触，避免现有技术中对多晶硅刻蚀形成开口时所造成的缺陷，提高最终形成的存储器的性能。
进一步的，在所述存储节点接触之间的所述隔离结构上形成有隔离绝缘墙，所述隔离绝缘墙为三层或多层结构，以此提高存储节点接触之间在隔离结构上的电性隔离效果。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (18)
1.一种存储器的制备方法，其特征在于，包括：
提供一基底，所述基底上形成有呈阵列排布的多个有源区，所述有源区沿第二方向延伸，每一所述有源区中形成有一个源极与多个漏极，多个所述漏极位于所述源极的两侧；
形成多条位线在所述基底上，所述位线沿第一方向延伸且与相应的所述有源区相交，以连接相应的所述有源区的所述源极，并利用所述位线分隔相应的所述有源区中位于所述源极两侧的所述漏极；
形成一间隔材料层在所述基底上，所述间隔材料层覆盖所述位线，所述间隔材料层填充相邻的所述位线之间的间隙，以覆盖所述有源区的所述漏极并延伸覆盖相邻所述有源区之间的基底；
刻蚀所述间隔材料层，以形成多个开口，所述开口暴露出所述有源区的所述漏极，并且一个所述开口暴露出一个所述漏极；
对准填充一存储节点接触材料在所述开口内，以形成存储节点接触，每一存储节点接触连接所述有源区中的一个漏极。
2.如权利要求1所述的存储器的制备方法，其特征在于，所述基底中还形成有至少一个隔离结构，所述隔离结构隔离在所述第一方向上相邻的所述有源区；在形成所述开口的过程中，还包括：在预定形成所述存储节点接触的区域之间的所述隔离结构上形成隔离绝缘墙，所述隔离绝缘墙为三层或多层结构。
3.如权利要求2所述的存储器的制备方法，其特征在于，在所述隔离结构上的所述隔离绝缘墙的制作过程中也同时制作出所述位线侧面的隔离绝缘墙。
4.如权利要求3所述的存储器的制备方法，其特征在于，在形成所述位线之后及在形成所述间隔材料层之前，所述存储器的制造方法还包括：
形成一位线隔离层在所述基底上，所述位线隔离层覆盖所述位线与所述基底。
5.如权利要求4所述的存储器的制备方法，其特征在于，形成所述开口的步骤包括：
形成一图形化的第一掩膜层在所述间隔材料层上，所述图形化的第一掩膜层中开设有一通孔，所述通孔位于所述漏极的上方；
以所述图形化的第一掩膜层为掩膜刻蚀所述间隔材料层，以形成一凹槽，所述凹槽的侧壁暴露出所述间隔材料层，且所述凹槽的底部暴露出所述位线隔离层，并去除所述图形化的第一掩膜层；
形成一介电隔离层在所述凹槽的侧壁、底部以及所述间隔材料层的顶部；
刻蚀所述凹槽底部的所述位线隔离层，以形成所述开口。
6.如权利要求5所述的存储器的制备方法，其特征在于，刻蚀所述凹槽底部的所述位线隔离层，以形成所述开口的步骤包括：
形成图形化的第二掩膜层在所述介电隔离层上，所述图形化的第二掩膜层暴露出所述凹槽；
以所述图形化的第二掩膜层为掩膜，刻蚀所述位线隔离层，以形成所述开口；
去除所述图形化的第二掩膜层。
7.如权利要求4所述的存储器的制备方法，其特征在于，形成所述开口的步骤包括：
形成一图形化的第一掩膜层在所述间隔材料层上，所述图形化的第一掩膜层中开设有一通孔，所述通孔位于所述源极一侧的所述漏极的上方；
以所述图形化的第一掩膜层为掩膜刻蚀所述间隔材料层，以形成一第一凹槽，所述第一凹槽的侧壁暴露出所述间隔材料层，且所述第一凹槽的底部暴露出所述位线隔离层，并去除所述图形化的第一掩膜层；
形成一第一介电隔离层在所述第一凹槽的侧壁、底部以及所述间隔材料层的顶部；
刻蚀所述第一凹槽底部的所述位线隔离层，以形成第一开口；
重复上述的步骤，形成暴露出所述源极另一侧的所述漏极的第二开口。
8.如权利要求7所述的存储器的制备方法，其特征在于，形成所述第二开口的步骤包括：
形成一图形化的第三掩膜层在所述第一介电隔离层上，所述图形化的第三掩膜层中开设有一通孔，所述通孔位于所述源极另一侧的所述漏极的上方；
以所述图形化的第三掩膜层为掩膜刻蚀所述第一介电隔离层与所述间隔材料层，以形成一第二凹槽，所述第二凹槽的侧壁暴露出所述间隔材料层，且所述第二凹槽的底部暴露出所述位线隔离层，并去除所述图形化的第三掩膜层；
形成一第二介电隔离层在所述第二凹槽的侧壁、底部以及所述间隔材料层的顶部；
刻蚀所述第二凹槽底部的所述位线隔离层，以形成第二开口。
9.如权利要求7所述的存储器的制备方法，其特征在于，刻蚀所述第一凹槽底部的所述位线隔离层，以形成第一开口的步骤包括：
形成图形化的第二掩膜层在所述第一介电隔离层上，所述图形化的第二掩膜层暴露出所述第一凹槽；
以所述图形化的第二掩膜层为掩膜，刻蚀所述位线隔离层，以形成所述第一开口；
去除所述图形化的第二掩膜层。
10.如权利要求8所述的存储器的制备方法，其特征在于，刻蚀所述第二凹槽底部的所述位线隔离层，以形成第二开口的步骤包括：
形成图形化的第四掩膜层在所述第二介电隔离层上，所述图形化的第四掩膜层暴露出所述第二凹槽；
以所述图形化的第四掩膜层为掩膜，刻蚀所述位线隔离层，以形成所述第二开口；
去除所述图形化的第四掩膜层。
11.如权利要求5或8所述的存储器的制备方法，其特征在于，所述隔离结构上的所述隔离绝缘墙包括第一介电隔离层、间隔材料层以及第二介电隔离层三层结构，所述位线侧面的隔离绝缘墙包括位线隔离层、间隔材料层以及第一介电隔离层或第二介电隔离层三层结构，其中，所述间隔材料层的材质包含氧化硅和氮化硅中的其中之一，所述位线隔离层的材质包含氧化硅和氮化硅中的其中之一，所述介电隔离层的材质包含氧化硅和氮化硅中的其中之一，且所述位线隔离层与所述介电隔离层的材质皆异于所述间隔材料层的材质。
12.如权利要求1所述的存储器的制备方法，其特征在于，在提供形成有所述有源区的所述基底之后及在形成所述位线之前，所述存储器的制造方法还包括：
形成多条字线在所述基底中，每一所述有源区均与两条所述字线相交，两条所述字线中与所述有源区相交的部分分别构成两个存储晶体管的栅极；
其中，所述源极位于两条所述字线之间的所述有源区中，所述漏极位于所述有源区中所述字线远离所述源极的一侧。
13.一种存储器，其特征在于，包括：
基底，所述基底上形成有呈阵列排布的多个有源区，所述有源区沿第二方向延伸，每一所述有源区中形成有一个源极与多个漏极，多个所述漏极位于所述源极的两侧；
多条位线，位于所述基底上，所述位线沿第一方向延伸且与相应的有源区相交，以连接所述相应的有源区的所述源极，并利用所述位线分隔所述相应的有源区中位于所述源极两侧的所述漏极；
间隔材料层，位于所述基底上，并且所述间隔材料层中形成有一开口，所述开口位于所述有源区的所述漏极的上方，并使所述有源区的所述漏极暴露在所述开口中；
多个存储节点接触，填充在所述间隔材料层的所述开口中，每个存储节点接触连接所述有源区中的一个漏极。
14.如权利要求13所述的存储器，其特征在于，所述基底中还形成有至少一个隔离结构，所述隔离结构隔离在所述第一方向上相邻的所述有源区。
15.如权利要求14所述的存储器，其特征在于，所述存储器还包括：位于所述存储节点接触之间的所述隔离结构上的隔离绝缘墙，以及位于所述位线侧面的隔离绝缘墙，所述隔离绝缘墙为三层或多层结构。
16.如权利要求15所述的存储器，其特征在于，所述隔离结构上的所述隔离绝缘墙包括第一介电隔离层、间隔材料层以及第二介电隔离层，所述位线侧面的隔离绝缘墙包括位线隔离层、间隔材料层及第一介电隔离层或所述位线侧面的隔离绝缘墙包括位线隔离层、间隔材料层及第二介电隔离层，其中，所述间隔材料层的材质包含氧化硅或氮化硅中的其中之一，所述位线隔离层的材质包含氧化硅和氮化硅中的其中之一，所述第一介电隔离层与第二介电隔离层的材质包含氧化硅和氮化硅中的其中之一，且所述位线隔离层与所述介电隔离层的材质皆异于所述间隔材料层的材质。
17.如权利要求14所述的存储器的制备方法，其特征在于，所述存储器还包括：
多条字线，位于所述基底中，每一所述有源区均与两条所述字线相交，两条所述字线中与所述有源区相交的部分分别构成两个存储晶体管的栅极；
其中，所述源极位于两条所述字线之间的所述有源区中，所述漏极位于所述有源区中所述字线远离所述源极的一侧。
18.一种半导体器件，其特征在于，包括：
基板，所述基板上形成有呈阵列排布的多个有源区，所述有源区沿第二方向延伸，每一所述有源区中形成有一个源极与多个漏极，多个所述漏极位于所述源极的两侧；
多条导体线，位于所述基板上，所述导体线沿第一方向延伸且与相应的有源区相交，以连接所述相应的有源区的所述源极，并利用所述导体线分隔所述相应的有源区中位于所述源极两侧的所述漏极；
间隔材料层，位于所述基板上，并且所述间隔材料层中形成有一开口，所述开口位于所述有源区的所述漏极的上方，并使所述有源区的所述漏极暴露在所述开口中；
多个接触部，填充在所述间隔材料层的所述开口中，每个接触部连接所述有源区中的一个漏极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201810322847.XA CN110364485B (zh) | 2018-04-11 | 2018-04-11 | 存储器及其制备方法、半导体器件 |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110364485A true CN110364485A (zh) | 2019-10-22 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201810322847.XA Active CN110364485B (zh) | 2018-04-11 | 2018-04-11 | 存储器及其制备方法、半导体器件 |
Country Status (1)
| Country | Link |
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| CN (1) | CN110364485B (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |