CN114078779A - 集成电路存储器及其制备方法、半导体集成电路器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 84
- 238000003860 storage Methods 0.000 claims abstract description 47
- 239000010410 layer Substances 0.000 claims description 222
- 230000008569 process Effects 0.000 claims description 71
- 238000005530 etching Methods 0.000 claims description 35
- 239000011241 protective layer Substances 0.000 claims description 10
- 238000002360 preparation method Methods 0.000 abstract description 8
- 239000010408 film Substances 0.000 description 87
- 229910052581 Si3N4 Inorganic materials 0.000 description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 31
- 230000006870 function Effects 0.000 description 16
- 238000000151 deposition Methods 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 12
- 238000002955 isolation Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 8
- 229910021342 tungsten silicide Inorganic materials 0.000 description 8
- 238000001459 lithography Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
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Abstract
本发明涉及一种集成电路存储器及其制备方法、半导体集成电路器件，包括：提供衬底；在衬底上形成沿第一方向延伸的位线；在位线上形成沿第二方向延伸的字线；在字线和位线空间相交的交叠区域上形成立式存储晶体管，所述立式存储晶体管位于所述字线中，且与位线连接。本申请省去了制备位线接触孔来连接位线和存储晶体管的漏区的步骤，并且立式存储晶体管在衬底上的单元配置尺寸较小，因此可相应的使存储器的尺寸进一步减小。并且，立式存储晶体管还具备更好的排布灵活性，从而有利于实现立式存储晶体管的密集排布。
Description
技术领域
本申请涉及半导体技术领域，特别是涉及一种集成电路存储器及其制备方法、半导体集成电路器件。
背景技术
随着半导体制作工艺中集成度的不断增加，提升存储器的集成密度已成为一种趋势。然而，现今的技术发展一直受到当时可取得的微影设备的解析度的限制。具体的说，半导体集成电路器件的尺寸，例如线宽CD(Critical Dimension)和线距S(spaces)的最小尺寸取决于微影设备的解析能力，因此，在微影设备可获得的最小特征尺寸的限制下，小于最小特征尺寸的图形无法稳定地获得。这将限制半导体器件尺寸的进一步缩减，并无法再次提高半导体器件中单元元件的排布密集度。
针对存储器(例如，动态随机存储器DRAM)而言，其存储单元包括存储晶体管和与之连接的存储电容器，所述存储电容器用来存储代表存储信息的电荷。所述存储晶体管中形成有源区、漏区和栅极，所述栅极用于控制所述源区和漏区之间的电流流动，并连接至字线，所述漏区用于构成位线接触区，以连接至位线，所述源区用于构成存储节点接触区，以连接至存储电容器。所述存储晶体管的源区、沟道区和漏区沿着平行于衬底表面的方向水平分布，在所述存储单元的存储晶体管正常导通的情况下，其沟道电流总体上沿着水平方向在源区和漏区之间流通。那么，当所述存储晶体管缩减至预定尺寸时，将极易产生存储晶体管的短沟道效应。可见，现有的存储器的尺寸不仅受到微影设备的解析度的限制，同时还需要考量缩减尺寸之后所带来的短沟道效应。
发明内容
基于此，有必要针对上述问题提供一种集成电路存储器及其制备方法、一种半导体集成电路器件。
一种集成电路存储器的制备方法，包括：
提供衬底；
在所述衬底上形成位线，所述位线沿第一方向延伸；
在所述位线上形成字线，所述字线沿第二方向延伸；
在所述字线和所述位线空间相交的交叠区域形成立式存储晶体管，所述立式存储晶体管位于所述字线中，且与所述位线连接。
在其中一个实施例中，在所述字线和所述位线空间相交的交叠区域形成立式存储晶体管的步骤包括：
在所述交叠区域上开设通孔，所述通孔暴露出所述位线；
在所述通孔中形成所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层；
其中，所述通孔的直径小于所述字线的宽度。
在其中一个实施例中，在所述交叠区域上开设通孔的步骤包括：
形成第一牺牲层图形，所述第一牺牲层图形覆盖在所述通孔的预设区域，且暴露出所述预设区域之外的区域；
通过图形转移工艺在所述预设区域开设所述通孔。
在其中一个实施例中，在所述通孔中形成所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层的步骤包括：
在所述通孔的侧壁形成环形栅介质层；
在所述通孔中形成有源柱体，所述有源柱体的底端部中形成有第一掺杂区，连接于所述位线上，所述有源柱体的顶端部中形成有第二掺杂区，所述第二掺杂区用于连接存储元件，所述有源柱体的底端部和顶端部之间形成有第三掺杂区；
其中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区分别构成所述立式存储晶体管的漏极、源极和沟道区。
在其中一个实施例中，在所述位线上形成字线之前还包括：
在衬底上形成绝缘介质层，所述绝缘介质层填充相邻的所述位线之间的间隙，并覆盖所述位线。
在其中一个实施例中，在所述衬底上形成字线之后还包括：
在所述衬底上形成间隔介质层，所述间隔介质层填充相邻的所述字线之间的间隙，并覆盖所述字线。
在其中一个实施例中，所述字线的宽度、所述位线的宽度、相邻的所述字线之间的间距和相邻的所述位线之间的间距均为预设值，所述预设值大于或等于30纳米且小于或等于60纳米。
在其中一个实施例中，所述字线延伸的所述第二方向和所述位线延伸的所述第一方向在所述衬底上投射相交并具有第一夹角，所述第一夹角的角度大于或等于60度且小于或等于90度。
在其中一个实施例中，在所述通孔的侧壁形成环形栅介质层的步骤包括：
在所述通孔内上形成栅介质层薄膜，所述栅介质层薄膜覆盖在所述通孔的侧壁和所述通孔的底壁；
在所述栅介质层薄膜上形成保护层薄膜；
通过刻蚀工艺去除所述底壁的栅介质层薄膜和保护层薄膜，在所述通孔中开设暴露出所述位线的开口；
其中，所述开口的底部与所述位线的顶部之间的距离大于或等于5纳米且小于或等于8纳米；所述通孔的底部与所述位线的顶部之间的距离大于或等于3纳米且小于或等于5纳米。
在其中一个实施例中，一个所述交叠区域对应一个所述立式存储晶体管，所述立式存储晶体管在所述衬底上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
上述集成电路存储器的制备方法，在字线和位线空间相交的交叠区域形成立式存储晶体管，即源区、沟道区和漏区沿着高度方向竖直排布，并且该立式存储晶体管位于字线中，且与位线连接，省去了制备位线接触孔来连接位线和存储晶体管的漏区的步骤，制备工艺简单；并且立式存储晶体管在衬底上的单元配置尺寸较小(例如，单元配置尺寸能够达到4F2)，因此可相应的使存储器的尺寸进一步减小。
一种集成电路存储器，包括：
衬底；
位线，形成在所述衬底上并沿第一方向延伸；
字线，形成在所述位线上并沿第二方向延伸；
立式存储晶体管，形成在所述字线和所述位线空间相交的交叠区域，位于所述字线中，且与所述位线连接。
在其中一个实施例中，集成电路存储器还包括通孔，开设于所述交叠区域上，且暴露出所述位线，所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层设置于所述通孔中；其中，所述通孔的直径小于所述字线的宽度。
在其中一个实施例中，所述立式存储晶体管包括：
环形栅介质层，位于所述通孔的侧壁；
有源柱体，位于所述通孔中，所述有源柱体的底端部中形成有第一掺杂区，连接于所述位线上，所述有源柱体的顶端部中形成有第二掺杂区，所述第二掺杂区用于连接存储元件，所述有源柱体的底端部和顶端部之间形成有第三掺杂区，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区分别构成所述立式存储晶体管的漏极、源极和沟道区。
在其中一个实施例中，所述集成电路存储器包括：
绝缘介质层，所述绝缘介质层填充相邻的所述位线之间的间隙，并覆盖所述位线；
间隔介质层，所述间隔介质层填充相邻的所述字线之间的间隙，并覆盖所述字线。
在其中一个实施例中，所述字线的宽度、所述位线的宽度、相邻的所述字线之间的间距和相邻的所述位线之间的间距均为预设值，所述预设值大于或等于30纳米且小于或等于60纳米。
在其中一个实施例中，字线延伸的所述第二方向和所述位线延伸的所述第一方向在所述衬底上投射相交并具有第一夹角，所述第一夹角的角度大于或等于60度且小于或等于90度；
一个所述交叠区域对应一个所述立式存储晶体管，所述立式存储晶体管在所述衬底上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
上述集成电路存储器，立式存储晶体管形成在所述字线和所述位线空间相交的交叠区域上，即源区、沟道区和漏区沿着高度方向竖直排布，并且该立式存储晶体管位于字线中，且与位线连接，省去了连接位线和存储晶体管的漏区的位线接触孔；并且立式存储晶体管在衬底上的单元配置尺寸较小(例如，单元配置尺寸能够达到4F2)，因此可相应的使存储器的尺寸进一步减小。
一种半导体集成电路器件，包括：
衬底；
第一传导线，形成在所述衬底上并沿第一方向延伸；
第二传导线，形成在所述第一传导线上并沿第二方向延伸；
立式存储晶体管，形成在所述第二传导线和所述第一传导线空间相交的交叠区域，位于所述第二传导线中，且与所述第一传导线连接。
上述半导体集成电路器件，立式存储晶体管形成在所述第二传导线和所述第一传导线空间相交的交叠区域，即源区、沟道区和漏区沿着高度方向竖直排布，并且该立式存储晶体管位于第二传导线中，且与第一传导线连接，省去了连接第一传导线和存储晶体管的漏区的第二传导线接触孔，并且立式存储晶体管在衬底上的单元配置尺寸较小(例如，单元配置尺寸能够达到4F2)，因此可相应的使存储器的尺寸进一步减小。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为典型的一种集成电路存储器的结构示意图；
图2为一实施例中集成电路存储器的制备方法的流程图；
图3为一实施例中执行步骤S104之后集成电路存储器的俯视图；
图4为图3所示的集成电路存储器沿AA’方向的剖视图；
图5图4对应的执行步骤S106之前集成电路存储器沿AA’方向的剖视图；
图6图5对应的执行步骤S106之后集成电路存储器的俯视图；
图7为图6对应的沿BB’方向的剖视图；
图8为在衬底上形成隔离介质层之后集成电路存储器的剖视图；
图9为一实施例中在字线的延伸方向上形成立式存储晶体管的流程图；
图10为一实施例中在字线的延伸方向上开设通孔的流程图；
图11为通过刻蚀工艺形成第一牺牲层图形过程中得到沿字线方向的过渡牺牲层图形后集成电路存储器的俯视图；
图12为图11所示的集成电路存储器沿BB’方向的剖视图,其中BB’为位线延伸的第一方向；
图13为形成第一牺牲层图形后集成电路存储器的俯视图；
图14为图13所示的集成电路存储器沿AA’方向的剖视图,其中AA’为字线延伸的第二方向；
图15为步骤S304之后形成通孔的集成电路存储器沿BB’方向的剖视图；
图16为步骤S304之后形成通孔的集成电路存储器沿AA’方向的剖视图；
图17为形成栅极介电层薄膜之后集成电路存储器沿AA’方向的剖视图；
图18为形成环形栅极介电层之后集成电路存储器沿AA’方向的剖视图；
图19为形成立式存储晶体管之后集成电路存储器沿AA’方向的剖视图；
图20为形成立式存储晶体管的流程图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
图1为典型的一种存储器的结构示意图，如图1所述，所述存储器包括：
衬底，所述衬底中定义有多个有源区10，所述有源区10具有一个第一掺杂区和两个位于所述第一掺杂区两侧的第二掺杂区；
字线20，形成在所述衬底上并与相应的有源区10相交，所述字线20与有源区10相交的部分用于构成存储晶体管的栅极；
位线30，形成在所述衬底上并与相应的有源区10的第一掺杂区电性连接，以引出所述第一掺杂区。
存储晶体管的有源区10为水平扩散形成，即第一掺杂区和第二掺杂区是在平行于衬底表面的方向上呈水平分布的，进而构成水平结构的存储晶体管。当缩减存储晶体管的尺寸时，即相应的使有源区10的尺寸缩减，如此将极易增加短沟道效应的风险。此外，即使不考虑存储晶体管的短沟道效应，然而在受到微影设备的解析度的限制下，所述存储晶体管的尺寸仍然也无法进一步缩减。一个存储晶体管在垂直于字线20方向上的宽度尺寸D2为3F，在垂直于位线30方向上的宽度尺寸D1为2F，一个存储晶体管的在所述衬底上需要为其配置的面积即为6F2(3F*2F，即3×2埋入式字线结构)，其中，F为最小特征尺寸，即基于当前的微影设备的解析度，能够获得的最小极限线宽尺寸和最小极限线距尺寸。其中，最小极限线宽尺寸和最小极限线距尺寸相等。即基于现有的微影设备的解析度，所制备出的存储晶体管的单位尺寸仅能够达到6F2，而无法继续缩减。
此外，图1所示的存储器中，在有源区的第二掺杂区上方还需要额外制备出位线接触孔，用以连接第二掺杂区与位线，制备工艺较为繁杂。
请参阅图2，本发明提供一种集成电路存储器的制备方法，包括如下步骤：
S102，提供衬底。
所述衬底可以是硅、锗、锗化硅、砷化镓等半导体材料衬底或绝缘衬底硅(Silicon-On-Insulator，SOI)等，这里不再一一举例。
S104，在所述衬底上形成位线，所述位线沿第一方向延伸。
S106，在所述位线上形成字线，所述字线沿第二方向延伸。
S108，在所述字线和所述位线空间相交的交叠区域形成立式存储晶体管，所述立式存储晶体管位于所述字线中，且与所述位线连接。
上述集成电路存储器的制备方法，形成的存储器中的存储晶体管为立式晶体管，与水平结构的存储晶体管相比，更有利于单个存储晶体管尺寸的缩减，进而可以有效缩减整个存储器的尺寸，并且立式存储晶体管位于字线中，且与位线连接，省去了制备连接位线和存储晶体管的漏区的位线接触孔的步骤，制备工艺简单。
以下结合附图对本实施例中的制备方法的各个步骤进行详细说明。
图3为一实施例中执行步骤S104之后集成电路存储器的俯视图、图4为图3所示的集成电路存储器沿AA’方向的剖视图；
结合图3和图4，在其中一个实施例中，所述位线为叠层结构，步骤S104包括：依次在衬底表面形成第一隔离层薄膜、位线导电层薄膜、位线功函数薄膜和位线接触层薄膜，通过光刻工艺在衬底表面形成第一掩膜图形，所述第一掩膜图形露出需要去除的位线接触层薄膜；通过刻蚀工艺去除第一掩膜图形露出区域的第一隔离层薄膜、位线导电层薄膜、位线功函数薄膜和部分位线接触层薄膜后，在所述衬底表面形成位线102及位于相邻位线102之间的第一开口104；位线120自顶表面向衬底依次为位线接触层202、位线功函数层(未示出)、位线导电层204和位线隔离层206，其中，位线隔离层206的顶端和底端之间的距离H1大于或等于10纳米且小于或等于20纳米，其中，位线隔离层206是由刻蚀第一隔离层薄膜形成的，剩余未刻蚀的第一隔离层薄膜构成位线与衬底之间的第一绝缘层。
所述位线隔离层206的材质例如包括氮化硅，所述位线导电层204的材质例如包括钨(W)，所述位线功函数层的材质例如至少包括硅化钨、氮化钛(TiN)中的一种，以及所述位线接触层202的材料例如包括掺杂多晶硅(Poly)。
需说明的是，所述位线接触层202的掺杂多晶硅层，其掺杂离子的导电类型可根据立式存储晶体管的导电类型相应的调整，例如立式存储晶体管的导电类型为P型，则所述位线接触层中掺杂多晶硅层也可相应的为P型掺杂。
在其中一个实施例中，位线102还包括位于位线接触层202和位线功函数层之间的粘附层(未示出)，所述粘附层的材料例如包括钛、氮化钛、硅化钨中的一种或多种。
在其他实施例中，步骤S104之前还包括在衬底和第一绝缘层之间形成应力缓冲层的步骤。应力缓冲层的材料例如包括氧化层。所述氧化层的厚度可以是5纳米，在实际工艺中可以根据需要选择应力缓冲层的材料、厚度和工艺。
示例性的，步骤S104具体为：第一步，通过热氧化工艺在衬底表面形成用于缓冲应力的氧化层(例如5nm)；第二步，通过炉管工艺在氧化层上形成一层氮化硅薄膜(例如100nm)；第三步，通过物理气相沉积工艺(PVD)在氮化硅上沉积一层钨金属薄膜(例如21nm)；第四步，通过化学气相沉积工艺(CVD)在钨金属薄膜上沉积一层硅化钨薄膜(例如2.5nm)，可以根据位线阻值的需要调整硅化钨薄膜中钨和硅的比例；第五步，通过CVD工艺在硅化钨薄膜上沉积一层氮化钛薄膜(例如8nm)；第六步，通过PVD工艺在氮化钛薄膜上沉积一层钛薄膜(例如3nm)；第七步，通过炉管工艺在钛薄膜上沉积一层掺杂多晶硅薄膜(例如10nm)；第八步，通过光刻工艺和刻蚀工艺形成位线102及位于相邻位线102之间的第一开口104，其中刻蚀工艺停止在氧化层薄膜上的氮化硅薄膜中，通过刻蚀工艺将氮化硅薄膜分成由刻蚀部分构成的位线隔离层206和由未刻蚀部分构成的第一绝缘层。
图5为图4对应的执行步骤S106之前集成电路存储器的集成电路存储器沿AA’方向的剖视图；
结合图5，在其中一个实施例中，在所述位线上形成字线之前还包括：
在形成位线的集成电路存储器上形成绝缘介质层106，所述绝缘介质层106填充相邻的所述位线102之间的间隙，并覆盖所述位线102。
通过在形成位线的集成电路存储器上形成绝缘介质层106，使得位线102与位线102之间以及位线102与后续形成的字线之间隔离。此外，还可通过调整所述绝缘介质层106的厚度，进一步改善位线200和后续形成的字线之间的寄生电容。
在其中一个实施例中，在所述形成位线的集成电路存储器上形成绝缘介质层106的步骤包括：依次在所述形成位线的集成电路存储器上形成图形保护层101和第一填充层103。通过图形保护层101可以保护衬底上形成的位线102的形状，避免后续工艺对位线形状的影响，进而起到保护存储器性能的目的。
示例性的，在所述形成位线的集成电路存储器上形成绝缘介质层106的步骤包括：首先，通过ALD工艺在形成位线的集成电路存储器表面沉积一层氮化硅薄膜(图形保护层101)，所述氮化硅薄膜覆盖在形成位线的集成电路存储器表面、位线的表面和侧壁、第一开口104底部，其中，氮化硅薄膜的厚度远小于第一开口104的宽度(即相邻位线104之间的距离)；然后，通过CVD工艺在氮化硅薄膜上沉积氧化硅薄膜来填充相邻位线102之间的第一开口104，所述氧化硅薄膜的顶表面高于所述位线102的顶表面；最后，对所述衬底的表面进行平坦化工艺(CMP工艺)，得到由氮化硅薄膜和剩余氧化硅薄膜构成的绝缘介质层106，其中，绝缘介质层106的顶表面高于所述位线102的顶表面。
结合图6，图7，在其中一个实施例中，所述字线为叠层结构，步骤S106包括：
依次在衬底表面形成字线功函数薄膜、字线导电层薄膜，通过光刻工艺在衬底表面形成第二掩膜图形，所述第二掩膜图形露出需要去除的字线导电层薄膜；通过刻蚀工艺去除第二掩膜图形露出区域的字线导电层薄膜、字线功函数薄膜后，在所述衬底表面形成字线108及位于相邻字线108之间的第二开口110。字线108自顶表面向绝缘介质层106顶表面依次为字线导电层304和字线功函数层302。
所述字线功函数层302的材质例如至少包括钛、氮化钛、硅化钨中的一种，所述字线导电层304的材质例如包括钨(W)。
在其中一个实施例中，步骤S106还包括：在字线导电层薄膜上形成字线保护薄膜；通过刻蚀工艺形成的字线108上具有字线保护层306。字线保护薄膜在通过刻蚀工艺形成字线108的过程中，起到保持字线108形状和调整刻蚀工艺可是速率的作用。字线保护层306的材料例如包括氮化硅。
在其中一个实施例中，在形成字线108的刻蚀工艺为过刻蚀工艺，通过过刻蚀工艺使得第二开口110的底部与字线功函数层302之间的第一距离大于绝缘介质层106顶表面与字线功函数层302之间的第二距离。通过过刻蚀工艺形成字线108，避免了工艺偏差引起的相邻字线108之间字线功函薄膜残留引起的短路问题，使得字线108之间通过绝缘介质层106隔离。
示例性的，步骤S106具体为：第一步，通过CVD工艺在位线表面(即形成位线的集成电路存储器的表面)形成氮化钛薄膜(例如3nm)；第二步，通过PVD工艺在氮化钛薄膜上沉积钨薄膜(例如20nm)；第三步，通过炉管工艺在钨薄膜上沉积氮化硅薄膜(例如50nm)；第四步，通过光刻工艺和刻蚀工艺在衬底表面形成字线108和第二开口110，字线108通过位于字线108下方的绝缘介质层106隔离。其中，字线108下表面和第二开口110底部之间的距离H2大于或等于5nm且小于或等于10nm。
在其中一个实施例中，所述字线108延伸的所述第二方向和所述位线102延伸的所述第一方向在所述衬底上投射相交并具有第一夹角φ，所述第一夹角φ的角度大于或等于50度且小于或等于90度，例如第一夹角φ大于或等于60度且小于或等于90度，或第一夹角φ大于或等于50度且小于或等于70度等等。
在其中一个实施例中，所述字线108的宽度、所述位线102的宽度、相邻的所述字线108之间的间距和相邻的所述位线102之间的间距均为预设值，所述预设值大于或等于30纳米且小于或等于60纳米。即位线102和第一开口104在衬底表面以预设值等距离设置，字线108和第二开口110在衬底表面以预设值等距离设置。
结合图8，在其中一个实施例中，在所述位线上形成字线108之后还包括：
在形成字线之后的集成电路存储器上形成间隔介质层112，所述间隔介质层112填充相邻的所述字线108之间的间隙，并覆盖所述字线108。即间隔介质层112填充字线108填充108之间的第二开口110，并覆盖在字线108的顶表面。通过间隔介质层112将字线108隔离的同时起到保护字线108的图形形状的目的。间隔介质层112的材料例如包括氮化硅、氧化硅和氮氧化硅的一种或多种。
示例性的，在形成字线之后的集成电路存储器上形成间隔介质层112的步骤包括：在形成字线之后的集成电路存储器的表面沉积一层氮化硅薄膜，所述氮化硅薄膜填充满第二开口110，且氮化硅薄膜的顶表面高于所述字线108的顶表面，然后，进行平坦化工艺(CMP工艺)，得到由剩余氮化硅薄膜构成的间隔介质层112。其中，可以通过CVD工艺或ALD工艺在形成字线之后的集成电路存储器的表面形成氮化硅薄膜，也可以将形成氮化硅薄膜的步骤分成用以下两步：第一步，通过ALD工艺在形成字线之后的集成电路存储器的表面沉积第一氮化硅薄膜(例如5nm)，第一氮化硅薄膜覆盖在所述形成字线之后的集成电路存储器的表面、字线表面和侧壁、第二开口110的底部，第一氮化硅薄膜在保护字线108的形状同时，避免了仅使用CVD工艺形成氮化硅薄膜时，后续刻蚀形成通孔过程中对通孔侧壁字线108的损伤；第二步，通过CVD工艺在第一氮化硅薄膜上沉积第二氮化硅薄膜(例如80nm)，第二氮化硅薄膜填充满第二开口110，且第二氮化硅薄膜的顶表面高于所述字线108的顶表面；避免了仅使用ALD工艺形成氮化硅薄膜时，形成同样厚度的氮化硅薄膜时，工艺时间过长的问题。
结合图9，在其中一个实施例中，在所述字线和所述位线空间相交的交叠区域形成立式存储晶体管的步骤包括：
S202，在所述交叠区域上开设通孔，所述通孔暴露出所述位线。
其中，所述通孔的直径小于所述字线的宽度。
结合图10，在其中一个实施例中，在所述交叠区域上开设通孔的步骤包括：
S302，在形成字线之后的集成电路存储器上形成第一牺牲层图形，第一牺牲层图形覆盖在所述通孔的预设区域，且暴露出预设区域之外的区域。
图11为通过刻蚀工艺形成第一牺牲层图形过程中得到沿字线方向的过渡牺牲层图形后集成电路存储器的俯视图；
图12为图11所示的集成电路存储器沿BB’方向的剖视图,其中BB’为位线延伸的第一方向；
图13为形成第一牺牲层图形后集成电路存储器的俯视图；
图14为图13所示的集成电路存储器沿AA’方向的剖视图,其中AA’为字线延伸的第二方向；
结合图11-图14，在形成字线之后的集成电路存储器(即衬底)上形成第一牺牲层图形的步骤包括：第一步，在形成字线之后的集成电路存储器表面形成第一牺牲层膜层，第一牺牲层膜层可以为叠层膜层，例如包括依次在形成字线之后的集成电路存储器表面形成的多晶硅层(例如50nm)、SOC(80nm)、SION(20nm)；第二步，通过沿第二方向的光刻工艺和刻蚀工艺去除部分第一牺牲层膜层后，得到由位于字线108上的剩余第一牺牲层膜层构成的过渡牺牲层图形402，所述过渡牺牲层图形402沿字线108的第二方向上延伸，且所述过渡牺牲层图形402在字线108表面的投影沿第二方向的宽度小于字线108的宽度(如图11所示)；第三步，通过沿第一方向的光刻工艺和刻蚀工艺去除部分过渡牺牲层图形402后，得到由位于字线108上的过渡牺牲层图形402构成的第一牺牲层图形404；其中，第二步和第三步的刻蚀工艺均以间隔介质层112为刻蚀停止层。所述第一牺牲层图形404关于字线和位线的中心线对称。第一牺牲层图形404在衬底上的投影的边缘与所在字线108在衬底上的投影的边缘之间的距离CD2，以及第一牺牲层图形404在衬底上的投影的边缘与下方位线102在衬底上的投影的边缘之间的距离CD1相等，且均为大于或等于3纳米且小于或等于8纳米。
S304，通过图形转移工艺在预设区域开设所述通孔。
结合图15，图16，步骤S304具体包括：第一步，在形成字线之后的集成电路存储器的表面形成刻蚀保护层(未示出)，所述刻蚀保护层的顶表面和所述第一牺牲层图形404的顶表面在同一水平面上；所述刻蚀保护层的材料包括氧化硅，形成刻蚀保护层的步骤是：通过在形成字线之后的集成电路存储器表面沉积填充满通孔之间的间隙且顶表面在第一牺牲层图形404的顶表面上的一层氧化层薄膜(例如100nm)，然后通过进行平坦化工艺，直至第一牺牲层图形404的顶表面，此时剩余的氧化层薄膜构成刻蚀保护层；第二步，通过光刻工艺和刻蚀工艺去除第一牺牲层图形404及其下方预设区域的间隔介质层112、字线108、绝缘介质层106直至位线102上，形成通孔114。第三步，去除形成字线之后的集成电路存储器表面的刻蚀保护层。
在其中一个实施例中，在形成通孔114的刻蚀工艺为过刻蚀工艺，通过过刻蚀工艺使得通孔114的底部无绝缘介质层106残留，避免了工艺偏差引起的通孔114的底部的绝缘介质层残留，进而影响后续在通孔114中形成的立式晶体管与位线102的接触。在其中一个实施例中，所述通孔114的底部与所述位线102的顶部(顶表面)之间的距离大于或等于3纳米且小于或等于5纳米。
S204，在所述通孔中形成所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层。
结合图17-图20，在其中一个实施例中，在所述通孔114中形成所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层步骤包括：
S402，在所述通孔的侧壁形成环形栅介质层。
在其中一个实施例中，在所述通孔的侧壁形成环形栅介质层的步骤包括：
在所述通孔114内形成栅介质层薄膜，所述栅介质层薄膜覆盖在所述通孔的侧壁和所述通孔的底壁；
在所述栅介质层薄膜上形成保护层薄膜；
通过刻蚀工艺去除衬底表面和所述底壁的栅介质层薄膜和保护层薄膜，在所述通孔中开设暴露出所述位线的开口；
其中，所述开口的底部与所述位线的顶部之间的距离大于或等于5纳米且小于或等于8纳米，使得开口下方位线102完全暴露出来，避免了工艺偏差导致的位线102上栅氧层或保护层的残留，对立式晶体管漏极与位线之间的连接的影响；所述的底部与所述位线的顶部之间的距离大于或等于3纳米且小于或等于5纳米。
结合图17，图18，典型的在通孔114的侧壁形成环形栅介质层的步骤包括：首先，通过ALD工艺在形成字线之后的集成电路存储器的表面形成氧化层薄膜502(例如8nm)，所述氧化层薄膜502覆盖在形成字线之后的集成电路存储器的表面、间隔介质层112表面、通孔114的侧壁和底部；其次，在氧化层薄膜502表面沉积硅薄膜504，硅薄膜504起到保护通孔114侧壁的氧化层薄膜502的作用，此时在通孔114中形成第三开口506；再次，通过刻蚀工艺去除衬底表面、间隔介质层112表面和通孔114底部的硅薄膜504、氧化层薄膜502以及位线102表面的部分位线接触层202(例如6nm)，得到由通孔114侧壁的氧化层薄膜502构成的环形栅介质层116以及位于通孔114中的第四开口508，环形栅介质层116环绕通孔114的侧壁，提高了栅极对控制形成的立式晶体管的控制，进而提高了集成电路存储器的运作效率。
S404，在所述通孔中形成立式存储晶体管的漏极、源极和沟道区。
在所述通孔中形成有源柱体，所述有源柱体的底端部中形成有第一掺杂区118，连接于所述位线上，所述有源柱体的顶端部中形成有第二掺杂区122，所述第二掺杂区122用于连接存储元件(未示出)，所述有源柱体的底端部和顶端部之间形成有第三掺杂区120；其中，所述第一掺杂区118、所述第二掺杂区122和所述第三掺杂区120分别构成所述立式存储晶体管的漏极、源极和沟道区，所述第二掺杂区122用于连接至存储元件(例如，存储电容器等)。与环形栅介质层116连接的字线108同时作为立式存储晶体管的金属栅。
在其中一个实施例中，所述第一掺杂区118和所述第二掺杂区122为第一导电类型掺杂，所述第三掺杂区120为第二导电类型掺杂，其中，所述第一导电类型掺杂和所述第二导电类型掺杂为相反的导电类型掺杂。例如，所述第一导电类型掺杂为N型掺杂，所述第二导电类型掺杂为P型掺杂。
结合图19，在所述通孔中形成立式存储晶体管的漏极、源极和沟道区的步骤包括：依次在第四开口508中进行3次不同掺杂浓度的硅沉积(也可以选择其他衬底材料，例如铟砷化镓(InGaAs)和砷化镓(GaAs)等)，进而在第四开口508中形成自位线102而上的第一掺杂区118、沟道区120和第二掺杂区122。具体的，例如可采用原位掺杂工艺，第一掺杂区118、沟道区120和第二掺杂区122。
在其中一个实施例中，一个所述交叠区域对应一个所述立式存储晶体管，所述立式存储晶体管在所述衬底上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
在其中一个实施例中，所述立式存储晶体管中等距相邻同一立式存储晶体管的六个立式存储晶体管呈现六方阵列排布。
“单元配置尺寸”指的是：针对一个存储单元而言需要在衬底上为其配置的单元配置尺寸，具体包括：一个存储单元在衬底上实际需要占用的尺寸，以及该存储单元与相邻的存储单元之间所需要预留的间隔尺寸。例如是，N个存储晶体管在所述衬底上所占用的尺寸为M，那么一个存储晶体管在所述衬底上的单元配置尺寸即为N/M。基于竖直结构的立式存储晶体管而言，所述字线108和所述位线102空间相交并具有交叠区域，其中，一个交叠区域即对应一个立式存储晶体管。根据现有制备工艺能够形成具有最小特征尺寸F的位线102和字线108，以及使所形成的相邻位线和相邻字线之间的线间距也大于等于最小特征尺寸F，那么一个立式存储晶体管在垂直于位线方向上的宽度尺寸D1’即为2F，在垂直于字线方向上的宽度尺寸D2’也为2F，因此可相应的使所述立式存储晶体管的单元配置尺寸达到4F2(2F*2F)。即，所述立式存储晶体管的单元配置尺寸大于等于最小特征尺寸的平方的4倍。
上述集成电路存储器的制备方法，在字线和位线空间相交的交叠区域形成立式存储晶体管，即源区、沟道区和漏区沿着高度方向竖直排布，并且该立式存储晶体管位于位线上，且与位线连接，省去了制备位线接触孔来连接位线和存储晶体管的漏区的步骤，并且立式存储晶体管在衬底上的单元配置尺寸较小(例如，单元配置尺寸能够达到4F2)，因此可相应的使存储器的尺寸进一步减小。并且，立式存储晶体管还具备更好的排布灵活性，从而有利于实现立式存储晶体管的密集排布。
结合图19，在其中一个实施例中，提供一种集成电路存储器，包括：
衬底；
位线102，形成在所述衬底上并沿第一方向延伸；
字线108，形成在所述位线上并沿第二方向延伸；
立式存储晶体管，形成在所述字线108和所述位线102空间相交的交叠区域，位于所述字线102中，且与所述位线102连接。
在其中一个实施例中，所述位线102为叠层结构，例如位线120包括依次堆叠在衬底上的位线隔离层206、位线导电层204、位线功函数层(未示出)和位线接触层202，所述位线隔离层206的材质例如包括氮化硅，所述位线导电层204的材质例如包括钨(W)，所述位线功函数层的材质例如至少包括硅化钨、氮化钛(TiN)中的一种，以及所述位线接触层202的材料例如包括掺杂多晶硅(Poly)。
需说明的是，所述位线接触层202的掺杂多晶硅层，其掺杂离子的导电类型可根据立式存储晶体管的导电类型相应的调整，例如立式存储晶体管的导电类型为P型，则所述位线接触层中掺杂多晶硅层也可相应的为P型掺杂。
在其中一个实施例中，位线102还包括位于位线接触层202和位线功函数层之间的粘附层(未示出)，所述粘附层的材料例如包括钛、氮化钛、硅化钨中的一种或多种。
在其中一个实施例中，集成电路存储器还包括绝缘介质层106，形成在所述形成位线的集成电路存储器上(即衬底上)，所述绝缘介质层106填充相邻的所述位线102之间的间隙，并覆盖所述位线102。绝缘介质层106使得位线102与位线102之间以及位线102与后续形成的字线隔离。此外，还可通过调整所述绝缘介质层106的厚度，进一步改善位线200和后续形成的字线之间的寄生电容。
在其中一个实施例中，绝缘介质层106包括：图形保护层101和第一填充层103，通过图形保护层101可以保护衬底上形成的位线102的形状，避免后续工艺对位线形状的影响，进而起到保护存储器性能的目的。
在其中一个实施例中，字线108为叠层结构，例如包括依次堆叠的字线功函数层302和字线导电层304。在其中一个实施例中，字线108还包括位于字线导电层304上的字线保护层306。
在其中一个实施例中，所述集成电路存储器包括：
间隔介质层112，所述间隔介质层填充相邻的所述字线108之间的间隙，并覆盖所述字线108。通过间隔介质层112将字线108隔离的同时起到保护字线108的图形形状的目的。间隔介质层112的材料例如包括氮化硅。
在其中一个实施例中，集成电路存储器还包括通孔114，开设于所述交叠区域上，且暴露出所述位线102，所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层116设置于所述通孔114中；其中，所述通孔114的直径小于所述字线108的宽度。
在其中一个实施例中，所述立式存储晶体管包括：
环形栅介质层116，位于所述通孔114的侧壁；
有源柱体，位于所述通孔114中，所述有源柱体的底端部中形成有第一掺杂区118，连接于所述位线102上(与位线102直接接触)，所述有源柱体的顶端部中形成有第二掺杂区122，所述第二掺杂区112用于连接存储元件(未示出)，所述有源柱体的底端部和顶端部之间形成有第三掺杂区120，所述第一掺杂区118、所述第二掺杂区122和所述第三掺杂区120分别构成所述立式存储晶体管的漏极、源极和沟道区。
在其中一个实施例中，所述字线的宽度、所述位线的宽度、相邻的所述字线之间的间距和相邻的所述位线之间的间距均为预设值，所述预设值大于或等于30纳米且小于或等于60纳米。
在其中一个实施例中，字线108延伸的所述第二方向和所述位线102延伸的所述第一方向在所述衬底上投射相交并具有第一夹角，所述第一夹角的角度大于或等于50度且小于或等于90度，例如第一夹角大于或等于60度且小于或等于90度，或第一夹角大于或等于50度且小于或等于70度等等，一个所述交叠区域对应一个所述立式存储晶体管，所述立式存储晶体管在所述衬底上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
在其中一个实施例中，所述集成电路存储器还包括：存储元件(未示出)，形成在所述立式存储晶体管的上方，并与第二掺杂区122电性连接。
上述集成电路存储器，立式存储晶体管形成在字线和位线空间相交的交叠区域上，即源区、沟道区和漏区沿着高度方向竖直排布，并且该立式存储晶体管位于位线上，且与位线连接，省去了连接位线和存储晶体管的漏区的位线接触孔，并且立式存储晶体管在衬底上的单元配置尺寸较小(例如，单元配置尺寸能够达到4F2)，因此可相应的使存储器的尺寸进一步减小。并且，立式存储晶体管还具备更好的排布灵活性，从而有利于实现立式存储晶体管的密集排布。
在其中一个实施例中，提供一种半导体集成电路器件，包括：
衬底；
第一传导线，形成在所述衬底上并沿第一方向延伸；
第二传导线，形成在所述第一传导线上并沿第二方向延伸；
立式存储晶体管，形成在第二传导线和第一传导线空间相交的交叠区域，位于所述第二传导线中，且与所述第一传导线连接。
上述半导体集成电路器件，立式存储晶体管形成在第二传导线和第一传导线空间相交的交叠区域上，即源区、沟道区和漏区沿着高度方向竖直排布，并且该立式存储晶体管位于第二传导线中，且与第一传导线连接，省去了连接第一传导线和存储晶体管的漏区的第二传导线接触孔，并且立式存储晶体管在衬底上的单元配置尺寸较小(例如，单元配置尺寸能够达到4F2)，因此可相应的使存储器的尺寸进一步减小。并且，立式存储晶体管还具备更好的排布灵活性，从而有利于实现立式存储晶体管的密集排布。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (17)
1.一种集成电路存储器的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成位线，所述位线沿第一方向延伸；
在所述位线上形成字线，所述字线沿第二方向延伸；
在所述字线和所述位线空间相交的交叠区域形成立式存储晶体管，所述立式存储晶体管位于所述字线中，且与所述位线连接。
2.根据权利要求1所述的制备方法，其特征在于，所述在所述字线和所述位线空间相交的交叠区域形成立式存储晶体管的步骤包括：
在所述交叠区域上开设通孔，所述通孔暴露出所述位线；
在所述通孔中形成所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层；
其中，所述通孔的直径小于所述字线的宽度。
3.根据权利要求2所述的制备方法，其特征在于，所述在所述交叠区域上开设通孔的步骤包括：
形成第一牺牲层图形，所述第一牺牲层图形覆盖在所述通孔的预设区域，且暴露出所述预设区域之外的区域；
通过图形转移工艺在所述预设区域开设所述通孔。
4.根据权利要求2所述的制备方法，其特征在于，所述在所述通孔中形成所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层的步骤包括：
在所述通孔的侧壁形成环形栅介质层；
在所述通孔中形成有源柱体，所述有源柱体的底端部中形成有第一掺杂区，连接于所述位线上，所述有源柱体的顶端部中形成有第二掺杂区，所述第二掺杂区用于连接存储元件，所述有源柱体的底端部和顶端部之间形成有第三掺杂区；
其中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区分别构成所述立式存储晶体管的漏极、源极和沟道区。
5.根据权利要求1所述的制备方法，其特征在于，所述在所述位线上形成字线之前还包括：
在衬底上形成绝缘介质层，所述绝缘介质层填充相邻的所述位线之间的间隙，并覆盖所述位线。
6.根据权利要求1所述的制备方法，其特征在于，所述在所述位线上形成字线之后还包括：
在所述衬底上形成间隔介质层，所述间隔介质层填充相邻的所述字线之间的间隙，并覆盖所述字线。
7.根据权利要求1所述的制备方法，其特征在于，所述字线的宽度、所述位线的宽度、相邻的所述字线之间的间距和相邻的所述位线之间的间距均为预设值，所述预设值大于或等于30纳米且小于或等于60纳米。
8.根据权利要求1所述的制备方法，其特征在于，所述字线延伸的所述第二方向和所述位线延伸的所述第一方向在所述衬底上投射相交并具有第一夹角，所述第一夹角的角度大于或等于60度且小于或等于90度。
9.根据权利要求4所述的制备方法，其特征在于，所述在所述通孔的侧壁形成环形栅介质层的步骤包括：
在所述通孔内形成栅介质层薄膜，所述栅介质层薄膜覆盖在所述通孔的侧壁和所述通孔的底壁；
在所述栅介质层薄膜上形成保护层薄膜；
通过刻蚀工艺去除所述底壁的栅介质薄膜和保护层薄膜，在所述通孔中开设暴露出所述位线的开口；
其中，所述开口的底部与所述位线的顶部之间的距离大于或等于5纳米且小于或等于8纳米；所述通孔的底部与所述位线的顶部之间的距离大于或等于3纳米且小于或等于5纳米。
10.根据权利要求1-9任一项所述的制备方法，其特征在于，一个所述交叠区域对应一个所述立式存储晶体管，所述立式存储晶体管在所述衬底上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
11.一种集成电路存储器，其特征在于，包括：
衬底；
位线，形成在所述衬底上并沿第一方向延伸；
字线，形成在所述位线上并沿第二方向延伸；
立式存储晶体管，形成在所述字线和所述位线空间相交的交叠区域，位于所述字线中，且与所述位线连接。
12.根据权利要求11所述的集成电路存储器，其特征在于，集成电路存储器还包括通孔，开设于所述交叠区域上，且暴露出所述位线，所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层设置于所述通孔中；其中，所述通孔的直径小于所述字线的宽度。
13.根据权利要求12所述的集成电路存储器，其特征在于，所述立式存储晶体管包括：
环形栅介质层，位于所述通孔的侧壁；
有源柱体，位于所述通孔中，所述有源柱体的底端部中形成有第一掺杂区，连接于所述位线上，所述有源柱体的顶端部中形成有第二掺杂区，所述第二掺杂区用于连接存储元件，所述有源柱体的底端部和顶端部之间形成有第三掺杂区，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区分别构成所述立式存储晶体管的漏极、源极和沟道区。
14.根据权利要求11所述的集成电路存储器，其特征在于，所述集成电路存储器包括：
绝缘介质层，所述绝缘介质层填充相邻的所述位线之间的间隙，并覆盖所述位线；
间隔介质层，所述间隔介质层填充相邻的所述字线之间的间隙，并覆盖所述字线。
15.根据权利要求11所述的集成电路存储器，其特征在于，所述字线的宽度、所述位线的宽度、相邻的所述字线之间的间距和相邻的所述位线之间的间距均为预设值，所述预设值大于或等于30纳米且小于或等于60纳米。
16.根据权利要求11-15任一项所述的集成电路存储器，其特征在于，字线延伸的所述第二方向和所述位线延伸的所述第一方向在所述衬底上投射相交并具有第一夹角，所述第一夹角的角度大于或等于60度且小于或等于90度；
一个所述交叠区域对应一个所述立式存储晶体管，所述立式存储晶体管在所述衬底上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
17.一种半导体集成电路器件，其特征在于，包括：
衬底；
第一传导线，形成在所述衬底上并沿第一方向延伸；
第二传导线，形成在所述第一传导线上并沿第二方向延伸；
立式存储晶体管，形成在所述第二传导线和所述第一传导线空间相交的交叠区域，位于所述第二传导线中，且与所述第一传导线连接。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010842887.4A CN114078779A (zh) | 2020-08-20 | 2020-08-20 | 集成电路存储器及其制备方法、半导体集成电路器件 |
| EP21857110.7A EP4068345A4 (en) | 2020-08-20 | 2021-01-14 | INTEGRATED CIRCUIT MEMORY AND METHOD FOR PREPARING IT, AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE |
| PCT/CN2021/071629 WO2022037004A1 (zh) | 2020-08-20 | 2021-01-14 | 集成电路存储器及其制备方法、半导体集成电路器件 |
| US17/389,898 US11862723B2 (en) | 2020-08-20 | 2021-07-30 | Integrated circuit memory and manufacturing method thereof, and semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010842887.4A CN114078779A (zh) | 2020-08-20 | 2020-08-20 | 集成电路存储器及其制备方法、半导体集成电路器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114078779A true CN114078779A (zh) | 2022-02-22 |
Family
ID=80281821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010842887.4A Pending CN114078779A (zh) | 2020-08-20 | 2020-08-20 | 集成电路存储器及其制备方法、半导体集成电路器件 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114078779A (zh) |
| WO (1) | WO2022037004A1 (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116390485A (zh) * | 2023-06-06 | 2023-07-04 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| TWI810029B (zh) * | 2022-05-30 | 2023-07-21 | 大陸商長鑫存儲技術有限公司 | 半導體結構 |
| CN116568031A (zh) * | 2023-07-12 | 2023-08-08 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| WO2024021154A1 (zh) * | 2022-07-28 | 2024-02-01 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115377108B (zh) * | 2022-08-26 | 2024-05-14 | 芯盟科技有限公司 | 动态随机存取存储器及其形成方法 |
| CN116033750B (zh) * | 2023-03-29 | 2023-06-16 | 长鑫存储技术有限公司 | 晶体管结构、半导体结构及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7646041B2 (en) * | 2006-12-04 | 2010-01-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including vertical channels, methods of operating, and methods of fabricating the same |
| KR100908819B1 (ko) * | 2007-11-02 | 2009-07-21 | 주식회사 하이닉스반도체 | 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법 |
| KR101469105B1 (ko) * | 2008-07-24 | 2014-12-05 | 삼성전자주식회사 | 불 휘발성 반도체 메모리 장치 및 그것을 포함한 메모리시스템 |
| CN109979939B (zh) * | 2017-12-27 | 2021-09-28 | 长鑫存储技术有限公司 | 半导体存储器件结构及其制作方法 |
| CN208127209U (zh) * | 2018-05-09 | 2018-11-20 | 长鑫存储技术有限公司 | 集成电路存储器及半导体集成电路器件 |
-
2020
- 2020-08-20 CN CN202010842887.4A patent/CN114078779A/zh active Pending
-
2021
- 2021-01-14 WO PCT/CN2021/071629 patent/WO2022037004A1/zh unknown
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI810029B (zh) * | 2022-05-30 | 2023-07-21 | 大陸商長鑫存儲技術有限公司 | 半導體結構 |
| WO2024021154A1 (zh) * | 2022-07-28 | 2024-02-01 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN116390485A (zh) * | 2023-06-06 | 2023-07-04 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116390485B (zh) * | 2023-06-06 | 2023-10-24 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116568031A (zh) * | 2023-07-12 | 2023-08-08 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116568031B (zh) * | 2023-07-12 | 2023-11-17 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
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| Publication number | Publication date |
|---|---|
| WO2022037004A1 (zh) | 2022-02-24 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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