TWI810029B - 半導體結構 - Google Patents
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Abstract
本發明實施例提供了一種半導體結構，包括：襯底以及位於所述襯底上方的有源柱，所述有源柱沿第一方向延伸，所述第一方向與襯底平面平行；所述有源柱包括沿第一方向延伸的體區以及環繞所述體區的外圍區；所述外圍區包括溝道區；其中，所述溝道區的摻雜離子類型和所述體區的摻雜離子類型相同，且所述溝道區的摻雜濃度大於所述體區的摻雜濃度。
Description
本發明涉及半導體技術領域，尤其涉及一種半導體結構。
半導體結構，例如三維動態隨機存取記憶體（3D DRAM），通常包括在襯底上堆疊設置的多個電晶體。
然而，由於電晶體懸置在襯底上，電荷容易在電晶體的溝道區聚集產生浮體效應（Floating body effect)，進而產生翹曲效應、寄生雙極電晶體效應、閾值電壓漂移等，影響半導體結構的性能。
本發明實施例提供了一種半導體結構，包括：
襯底以及位於所述襯底上方的有源柱，所述有源柱沿第一方向延伸，所述第一方向與襯底平面平行；所述有源柱包括沿第一方向延伸的體區以及環繞所述體區的外圍區；所述外圍區包括溝道區；其中，所述溝道區的摻雜離子類型和所述體區的摻雜離子類型相同，且所述溝道區的摻雜濃度大於所述體區的摻雜濃度。
在一些實施例中，所述體區包括沿第一方向延伸的內層和包圍所述內層的外層，所述內層的摻雜濃度大於所述外層的摻雜濃度。
在一些實施例中，所述體區的摻雜濃度從中心沿著所述有源柱的徑向朝向外圍逐漸減小。
在一些實施例中，所述外圍區還包括第一摻雜區和第二摻雜區，所述第一摻雜區、所述溝道區和所述第二摻雜區沿第一方向依次排布，其中，所述體區還包括未被所述外圍區環繞的延伸區，所述延伸區與所述第一摻雜區相鄰。
在一些實施例中，所述半導體結構還包括：導電結構，所述導電結構沿第二方向延伸，且與所述延伸區電連接，其中，所述第二方向與所述第一方向相交且與所述襯底平面平行。
在一些實施例中，所述半導體結構還包括：導電結構，所述導電結構沿第三方向延伸，且與所述延伸區電連接，其中，所述第三方向為垂直於所述襯底平面的方向。
在一些實施例中，所述有源柱的數量為多個，多個所述有源柱排列為多個有源柱行和多個有源柱列，所述有源柱行沿第二方向延伸，所述第二方向與所述第一方向相交且平行於所述襯底平面，所述有源柱列沿第三方向延伸，所述第三方向為垂直於所述襯底平面的方向。
在一些實施例中，所述半導體結構還包括：位於所述襯底上的導電結構，所述導電結構呈板狀，所述導電結構與多個所述有源柱行的延伸區電連接。
在一些實施例中，所述導電結構接地設置。
在一些實施例中，所述半導體結構還包括：多條字元線，每條所述字元線沿第三方向延伸，且多條所述字元線沿第二方向排布，每條所述字元線對應一個所述有源柱列，每條所述字元線覆蓋與其對應的所述有源柱列中的多個所述溝道區；多條位元線，每條所述位元線沿所述第二方向延伸，且多條所述位元線沿第三方向排布，每條所述位元線對應一個所述有源柱行，每條所述位元線電連接與其對應的所述有源柱行中的多個第一摻雜區。
在一些實施例中，所述半導體結構還包括：多條字元線，每條所述字元線沿第二方向延伸，且多條所述字元線沿第三方向排布，每條所述字元線對應一個所述有源柱行，每條所述字元線覆蓋與其對應的所述有源柱行中的多個溝道區；多條位元線，每條所述位元線沿所述第三方向延伸，且所述多條位元線沿第二方向排布，每一所述位元線電連接與其對應的所述有源柱列中的多個第一摻雜區。
在一些實施例中，所述字元線圍繞對應的所述溝道區。
在一些實施例中，所述字元線覆蓋對應的所述溝道區的一個側壁。
在一些實施例中，所述字元線包括相對設置的第一子層和第二子層，所述第一子層和所述第二子層分別覆蓋對應的所述溝道區相對的兩個側壁。
在一些實施例中，所述位元線圍繞對應的所述第一摻雜區。
在一些實施例中，所述位元線包括多個子部，多個所述子部與一個所述有源柱列中的所述第一摻雜區沿第三方向交替堆疊。
本發明實施例提供的半導體結構，包括：襯底以及位於所述襯底上方的有源柱，所述有源柱沿第一方向延伸，所述第一方向與襯底平面平行；所述有源柱包括沿第一方向延伸的體區以及環繞所述體區的外圍區；所述外圍區包括溝道區；其中，所述溝道區的摻雜離子類型和所述體區的摻雜離子類型相同，且所述溝道區的摻雜濃度大於所述體區的摻雜濃度。本發明實施例提供的有源柱包括體區以及環繞所述體區的外圍區，且所述體區的摻雜濃度小於所述溝道區的摻雜濃度，如此，能夠降低體區中的電荷堆積，緩解浮體效應；此外，當所述溝道區中存在多餘的電荷時，所述電荷能夠經由所述體區被排出，即所述體區為多餘電荷的釋放提供了路徑，從而緩解或消除浮體效應，提高半導體結構的性能。
本發明的一個或多個實施例的細節在下面的附圖和描述中提出。本發明的其它特徵和優點將從說明書、附圖以及申請專利範圍變得明顯。
下面將參照附圖更詳細地描述本發明公開的示例性實施方式。雖然附圖中顯示了本發明的示例性實施方式，然而應當理解，可以以各種形式實現本發明，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本發明，並且能夠將本發明公開的範圍完整的傳達給本領域的技術人員。
在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。
在附圖中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白，當元件或層被稱為“在……上”、“與……相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在……上”、“與……直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。而當討論的第二元件、部件、區、層或部分時，並不表明本發明必然存在第一元件、部件、區、層或部分。
空間關係術語例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然後，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特徵將取向為在其它元件或特徵“上”。因此，示例性術語“在……下面”和“在……下”可包括上和下兩個取向。器件可以另外地取向（旋轉90度或其它取向）並且在此使用的空間描述語相應地被解釋。
在此使用的術語的目的僅在於描述具體實施例並且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
半導體結構，例如三維動態隨機存取記憶體（3D DRAM），尤其是包括多層水平存儲單元（Multilayer Horizontal Cell，MHC）的3D DRAM，通常包括在襯底上堆疊設置的多個電晶體，所述電晶體通常包括位於中間區域的溝道區以及位於兩端的源/漏摻雜區，所述溝道區的摻雜離子類型和所述源/漏摻雜區的摻雜離子類型不同。
然而，由於所述電晶體懸置在所述襯底上，電荷容易在電晶體的溝道區聚集，且由於所述溝道區的摻雜離子類型和所述源/漏摻雜區的摻雜離子類型不同，聚集在溝道區的電荷無法排出，從而產生浮體效應（Floating body effect)，進而產生翹曲效應、寄生雙極電晶體效應、閾值電壓漂移等，影響半導體結構的性能。
基於此，提出了本發明實施例的以下技術方案。下面結合附圖對本發明的具體實施方式做詳細的說明。在詳述本發明實施例時，為便於說明，示意圖會不依一般比例做局部放大，而且所述示意圖只是示例，其在此不應限制本發明的保護範圍。
圖1為本發明實施例提供的半導體結構的透視圖；圖2a為本發明實施例提供的有源柱的透視圖，圖2b為沿圖2a的線A-A'截取的剖面結構示意圖，圖2c為沿圖2a的線B-B'截取的剖面結構示意圖；圖3至圖8為本發明實施例提供的半導體結構的透視圖的其他示例。以下結合圖1至圖8對本發明實施例提供的半導體結構再作進一步說明。
如圖1所示，所述半導體結構包括：襯底10以及位於所述襯底10上的有源柱11，所述有源柱11沿第一方向延伸，所述第一方向與襯底10平面平行；如附圖2a-2b所示，所述有源柱11包括沿第一方向延伸的體區12以及環繞所述體區12的外圍區13；所述外圍區13包括溝道區132；其中，所述溝道區132的摻雜離子類型和所述體區12的摻雜離子類型相同，且所述溝道區132的摻雜濃度大於所述體區12的摻雜濃度。
在實際操作中，本發明實施例提供的半導體結構可以是三維動態隨機存取記憶體（3D DRAM），但不限於此，所述半導體器件還可以是任何具有懸浮電晶體的半導體器件。所述襯底可以為半導體襯底，並且可以包括至少一個單質半導體材料（例如為矽（Si）襯底、鍺（Ge）襯底）、至少一個III-V化合物半導體材料、至少一個II-VI化合物半導體材料、至少一個有機半導體材料或者在本領域已知的其他半導體材料。在一具體實施例中，所述襯底為矽襯底，所述矽襯底可經摻雜或未經摻雜。
本發明實施例提供的有源柱包括體區以及環繞所述體區的外圍區，且所述體區的摻雜濃度小於所述溝道區的摻雜濃度，如此，能夠降低體區中的電荷堆積，緩解浮體效應；此外，當所述溝道區中存在多餘的電荷時，所述電荷能夠經由所述體區被排出，即所述體區為多餘電荷的釋放提供了路徑，從而緩解或消除浮體效應，提高半導體結構的性能。
這裡，當溝道區132與體區12的摻雜濃度的比值過低時，體區12中的電荷堆積仍比較多，對浮體效應的緩解作用不明顯，當溝道區132與體區12的摻雜濃度的比值過高時，會導致從體區12排出多餘電荷的效果不佳。因此，在一些實施例中，所述溝道區132的摻雜濃度與所述體區12的摻雜濃度的比值大於或等於10：1，具體的，例如13：1、15：1、19：1、22：1等。進一步的，在一些其他實施例中，所述溝道區132與所述體區12的摻雜濃度的比值小於或等於25：1。
如圖2c所示，在一實施例中，所述體區12包括沿第一方向延伸的內層12a和包圍所述內層12a的外層12b，所述內層12a的摻雜濃度大於所述外層12b的摻雜濃度。如此，一方面，所述外層12b具有較低的摻雜濃度，能夠緩解所述溝道區132內聚集的電荷數量，從而緩解浮體效應，另一方面，所述內層12a具有較大的摻雜濃度，能夠有效提高所述溝道區132內聚集電荷的排出效果。在一具體的實施例中，所述內層12a的摻雜濃度與所述外層12b的摻雜濃度的比值的範圍在5至10之間，具體的，例如6、8、9等。在一些實施例中，所述內層12a沿徑向的延伸長度與所述體區12沿徑向的延伸長度的比值小於0.5，如此，具有低摻雜濃度的所述外層12b具有足夠的厚度，保證了所述溝道區132內的聚集電荷的能夠被及時排出。
在一其他實施例中，所述體區12的摻雜濃度從中心沿著所述有源柱11的徑向朝向外圍逐漸減小。在實際操作中逐漸減小的方式優選為指數方式逐漸減小。如此，一方面，體區中濃度較低的部分，能夠緩解體區12內聚集的電荷數量，從而緩解浮體效應，另一方面，體區12中具有較大摻雜濃度的區域，能夠有效提高所述溝道區132內聚集電荷的排出效果。
在一些其他實施方式中，所述體區12包括沿所述有源柱11徑向的方向依次交替堆疊的第一層和第二層，所述第一層與所述第二層的摻雜濃度不同（圖中未示出）。應當理解的是，這裡至少包括2個第一層和2個第二層，且第一層和第二層的摻雜濃度均小於溝道區132的摻雜濃度。在一些具體實施方式中第一層的摻雜濃度與第二層的摻雜濃度的比值範圍在2-5之間，如2.5、3、4.5等。如此，透過交替設置高低摻雜濃度層，能夠進一步緩解體區12內聚集的電荷數量，從而更好的緩解浮體效應。
在一實施例中，如圖1和圖2a-2c所示，所述外圍區13還包括第一摻雜區131和第二摻雜區133，所述第一摻雜區131、所述溝道區132和所述第二摻雜區133沿第一方向依次排布，其中，所述體區12還包括未被所述外圍區13環繞的延伸區121，所述延伸區121與所述第一摻雜區131相鄰。
在一些實施方式中，體區12和外圍區13的材料相同，所述體區12和外圍區13的材料可以選自矽、氧化銦、氧化錫、銦鋅氧化物、錫鋅氧化物、鋁鋅氧化物、銦鎵氧化物、銦鎵鋅氧化物、銦鋁鋅氧化物、銦錫鋅氧化物、錫鎵鋅氧化物、鋁鎵鋅氧化物、錫鋁鋅氧化物中的一種或多種，例如，矽。在一些其他實施方式中，體區12和外圍區13的材料不同。例如，體區12的材料可以選自矽或鍺等的一種或多種，外圍區13的材料可以選自氧化銦、氧化錫、銦鋅氧化物、錫鋅氧化物、鋁鋅氧化物、銦鎵氧化物、銦鎵鋅氧化物、銦鋁鋅氧化物、銦錫鋅氧化物、錫鎵鋅氧化物、鋁鎵鋅氧化物、錫鋁鋅氧化物中的一種或多種。此外，所述延伸區121的材料與所述體區12被所述外圍區13環繞部分的材料可以相同或不同。在一些具體實施方式中，延伸區121的摻雜濃度與體區12的摻雜濃度不同，例如，延伸區121的平均摻雜濃度大於體區12的平均摻雜濃度，由此，有利於體區12中累積電荷的排出效率。
在一實施例中，如圖2a、圖2b所示，延伸區121沿徑向的尺寸小於有源柱11沿徑向的尺寸，或者說，延伸區121沿第一方向的投影落入有源柱11沿第一方向的投影，延伸區121與第一摻雜區131不接觸。
在實際的製備工藝中，上述有源柱11可以透過以下方式形成：首先，將初始有源柱11暴露在氣相摻雜環境中，以在所述有源柱11內整體摻雜第一類型摻雜離子；然後，形成包裹有源柱11的第一掩膜層，刻蝕第一掩膜層暴露有源柱的一個端部，刻蝕該端部，使得該端部形成徑向尺寸小於有源柱11的徑向尺寸的延伸區；接著，去除第一掩膜層，形成包裹有源柱11的第二掩膜層，刻蝕第二掩膜層暴露有源柱11上待形成溝道區的區域，使得待形成溝道區的區域暴露在氣相摻雜環境中，透過控制摻雜參數，在有源柱11上形成具有更高摻雜濃度的溝道區132；接著，去除第二掩膜層，形成包裹有源柱11的第三掩膜層，刻蝕第三掩膜層暴露出待形成第一摻雜區131和第二摻雜區133的區域，使其暴露在氣相摻雜環境中，透過控制摻雜參數，形成具有第二摻雜類型的第一摻雜區131和第二摻雜區133。所述第一類型摻雜離子可以是P型摻雜離子，所述第二類型摻雜離子可以是N型摻雜離子，或者，所述第一類型摻雜離子可以是N型摻雜離子，所述第二類型摻雜離子可以是P型摻雜離子。前述內容中提及的具有不同摻雜濃度區域的體區，可以透過多次摻雜工藝來形成，這裡不再詳細贅述。
但不限於此，在一其他實施例中，延伸區121與有源柱11具有相同的徑向尺寸，或者說，延伸區121沿第一方向的投影與有源柱沿第一方向的投影重合。此外，延伸區121靠近所述第一摻雜區131的一端還可以與第一摻雜區131接觸。將延伸區121與有源柱11設置為具有相同的徑向尺寸，相比於延伸區121徑向尺寸更小的方案允許在製備有源柱11時不做延伸區121的刻蝕，這簡化了工藝，降低了成本。
在一些實施方式中，有源柱11的數量可以為1個。在一些其他實施例中，如圖1所示，有源柱11的數量為多個且呈陣列排布。具體的，如圖1所示，所述有源柱11的數量為多個，多個所述有源柱11排列為多個有源柱行M和多個有源柱列N，所述有源柱行M沿第二方向延伸，所述第二方向與所述第一方向相交且平行於所述襯底10平面，所述有源柱列N沿第三方向延伸，所述第三方向為垂直於所述襯底10平面的方向。在一些實施例中，所述第一方向和所述第二方向垂直。但不限於此，所述第一方向也可以和所述第二方向斜交。
如圖1所示，在一些實施例中，所述半導體結構還包括：導電結構17，所述導電結構17沿第三方向延伸，且與所述延伸區121電連接，其中，所述第三方向為垂直於所述襯底10平面的方向。這裡，導電結構17例如可以為線狀結構。在一些實施例方式中，導電結構17可以有相互平行的多個，多個導電結構17沿第二方向排布，每一導電結構17沿與襯底10平面垂直的第三方向延伸至所述襯底10，且每一所述導電結構17對應一個有源柱列N，每一導電結構17與其對應的一個所述有源柱列N中的多個有源柱11的延伸區121電連接。
如圖3所示，在一其他的實施例中，所述導電結構17沿所述第二方向延伸，且與所述延伸區121電連接，其中，所述第二方向與所述第一方向相交且與所述襯底10平面平行。這裡，導電結構17例如可以為線狀結構。在一些實施例方式中，所述導電結構17可以為多個，多個導電結構17沿第三方向排布，每一所述導電結構17對應一個有源柱行M，每一導電結構17與其對應的一個所述有源柱行M中的多個有源柱11的延伸區121電連接。
但不限於此，如圖4所示，在另一些實施例中，所述導電結構17呈板狀，所述導電結構17與多個所述有源柱層M的延伸區121電連接。具體的，所述導電結構17沿所述第三方向延伸至所述襯底10，並與每一個所述有源柱行M中的每一所述有源柱11的延伸區121電連接。
這裡，所述導電結構17可以接地設置，如此，當所述溝道區132中存在多餘的電荷時，電荷可排出至所述體區12，並經由接地設置的所述導電結構17釋放，從而進一步緩解或消除浮體效應。
板狀的導電結構17能夠對所有的有源柱11進行整體放電，結構簡單，放電效率高。線狀的導電結構17相比於板狀導電結構17能夠針對一行有源柱11或一列有源柱11進行浮體電荷的放電，這允許根據各有源柱11的實際工作狀況，針對性的對需要進行浮體電荷放電的一些行或者列進行選擇放電，能夠在緩解浮體效應的同時儘量縮小放電對器件工作額外帶來的影響。
在實際操作中，所述導電結構17的材料包括多晶矽等導電材料中的至少一種，例如，所述導電結構17的材料包括多晶矽、鎢（W）、銅（Cu）、鈦（Ti）、鉭（Ta)、氮化鈦（TiN）、氮化鉭（TaN）、金屬矽化物、金屬合金中的一種或多種。所述導電層17可以使用化學氣相沉積（CVD）、等離子增強CVD（PECVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、化學鍍、濺射等工藝形成。
如圖5所示，在一實施例中，所述半導體結構還包括：多條字元線14，每條所述字元線14沿第三方向延伸，且多條所述字元線14沿第二方向排布，每條所述字元線14對應一個所述有源柱列N，每條所述字元線14覆蓋與其對應的所述有源柱列N中的多個所述溝道區132；多條位元線16，每條所述位元線16沿所述第二方向延伸，且多條所述位元線16沿第三方向排布，每一所述位元線16連接與其對應的所述有源柱行M中的多個第一摻雜區131。
但不限於此，所述字元線14還可以沿第二方向延伸，所述位元線16還可以沿第三方向延伸。具體的，所述半導體結構還包括：多條字元線14，每條所述字元線14沿第二方向延伸，且多條所述字元線14沿第三方向排布，每條所述字元線14對應一個所述有源柱行M，每條所述字元線14覆蓋與其對應的所述有源柱行M中的多個溝道區132；多條位元線16，每條所述位元線16沿所述第三方向延伸，且多條所述多條位元線16沿第二方向排布，每一所述位元線16電連接與其對應的所述有源柱列N中的多個第一摻雜區131。
如圖1或圖5所示，在一實施例中，所述字元線14圍繞對應的所述溝道區132，所述字元線14沿第二方向或第三方向延伸；或者，如圖6所示，在一些其他的實施例中，所述字元線14覆蓋對應的所述溝道區132的一個側壁，所述字元線14沿所述第二方向或所述第三方向延伸；又或者，如圖7所示，在另一些實施例中，所述字元線14包括相對設置的第一子層141和第二子層142，所述第一子層141和所述第二子層142分別覆蓋對應的所述溝道區132相對的兩個側壁，所述第一子層141和所述第二子層142沿所述第二方向或所述第三方向延伸。可以理解的，所述第一子層141與所述第二子層142電連接設置。
如圖5或圖6所示，在一些實施例中，所述位元線16圍繞對應的第一摻雜區131，所述位元線16沿所述第二方向或所述第三方向延伸。在一些其他實施例中，所述位元線16還可以覆蓋對應的第一摻雜區131的一個側壁。但不限於此，如圖8所示，在另一些實施例中，所述位元線16包括多個子部161，多個所述子部161與一個所述有源柱列N中的所述第一摻雜區131沿第三方向交替堆疊；或者，所述多個子部161還可以與一個所述有源柱層M中的所述第一摻雜區131沿第二方向交替排布。
所述字元線14的材料、所述位元線16的材料可以包括鎢（W）、銅（Cu）、鈦（Ti）、鉭（Ta)、氮化鈦（TiN）、氮化鉭（TaN）、金屬矽化物、金屬合金中的一種或多種。所述字元線14和所述位元線16可以使用化學氣相沉積（CVD）、等離子增強CVD（PECVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、化學鍍、濺射等工藝形成。
在一實施例中，所述半導體結構還包括柵介質層15，所述柵介質層15夾設於所述字元線14與所述溝道區132之間。所述柵介質層15的材料可以為高介電常數材料，例如可以為氧化鉭、氧化鉿、氧化鋯、氧化鈮、氧化鈦、氧化鋇、氧化鍶、氧化釔、氧化鑭、氧化鐠或者鈦酸鍶鋇等。所述柵介質層15可以使用化學氣相沉積（CVD）、等離子增強CVD（PECVD）、物理氣相沉積（PVD）、原子層沉積（ALD）等工藝形成。但不限於此，所述有源柱11的材料可以是矽，所述柵介質層15的材料可以是氧化矽，所述柵介質層15可以透過熱氧化工藝形成。
在一些實施例中，所述半導體材料還包括：多個用作信息存儲的電容結構18，所述電容結構18與所述有源柱11的第二摻雜區133電連接。具體的，所述電容結構18沿所述第一方向延伸，且所述電容結構18分別沿所述第二方向和所述第三方向呈陣列排布。
在一實施例中，所述電容結構包括與所述第二摻雜區電連接的下電極，覆蓋所述下電極的介質層以及覆蓋所述介質層且位於多個所述電容結構之間的共用上電極。在一些實施例中，所述下電極呈柱狀並沿所述第一方向延伸。但不限於此，在其他實施例中，所述下電極具有筒狀結構，所述筒狀結構的開口朝向所述第一方向。
可以看出，本發明實施例提供的所述有源柱11包括體區12以及環繞所述體區12的外圍區13，且所述體區12的摻雜濃度小於所述溝道區132的摻雜濃度，如此，透過設置體區12的摻雜濃度小於溝道區132的摻雜濃度，能夠降低體區12中的電荷堆積，緩解浮體效應。進一步的，當所述溝道區132中存在多餘的電荷時，所述電荷能夠經由所述體區12被排出，即所述體區12為多餘電荷的釋放提供了路徑。此外，公開實施例提供的導電層17接地設置，當所述溝道區132中存在多餘的電荷時，電荷可排出至所述體區12，並經由接地設置的所述導電層17釋放，從而緩解或消除浮體效應。
以上所述，僅為本發明的可選實施例而已，並非用於限定本發明的保護範圍，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。
10:襯底
11:有源柱
12:體區
12a:內層
12b:外層
121:延伸區
13:外圍區
131:第一摻雜區
132:溝道區
133:第二摻雜區
14:字元線
141:第一子層
142:第二子層
15:柵介質層
16:位元線
161:子部
17:導電結構
18:電容結構
N:有源柱列
M:有源柱行
為了更清楚地說明本發明實施例的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本發明實施例提供的半導體結構的透視圖；
圖2a為本發明實施例提供的有源柱的透視圖；
圖2b為沿圖2a的線A-A'截取的剖面結構示意圖；
圖2c為沿圖2a的線B-B'截取的剖面結構示意圖；
圖3至圖8為本發明實施例提供的半導體結構的透視圖的其他示例。
10:襯底
11:有源柱
12:體區
121:延伸區
13:外圍區
131:第一摻雜區
132:溝道區
133:第二摻雜區
14:字元線
15:柵介質層
16:位元線
17:導電結構
18:電容結構
N:有源柱列
M:有源柱行
Claims (10)
- 一種半導體結構，其中，包括：襯底以及位於所述襯底上方的有源柱，所述有源柱沿第一方向延伸，所述第一方向與襯底平面平行；所述有源柱包括沿第一方向延伸的體區以及環繞所述體區的外圍區；所述外圍區包括溝道區；其中，所述溝道區的摻雜離子類型和所述體區的摻雜離子類型相同，且所述溝道區的摻雜濃度大於所述體區的摻雜濃度。
- 如請求項1所述的半導體結構，其中，所述體區包括沿第一方向延伸的內層和包圍所述內層的外層，所述內層的摻雜濃度大於所述外層的摻雜濃度，優選地，所述體區的摻雜濃度從中心沿著所述有源柱的徑向朝向外圍逐漸減小。
- 如請求項1所述的半導體結構，其中，所述外圍區還包括第一摻雜區和第二摻雜區，所述第一摻雜區、所述溝道區和所述第二摻雜區沿第一方向依次排布，其中，所述體區還包括未被所述外圍區環繞的延伸區，所述延伸區與所述第一摻雜區相鄰，優選地，所述半導體結構還包括：導電結構，所述導電結構沿第二方向延伸，且與所述延伸區電連接，其中，所述第二方向與所述第一方向相交且與所述襯底平面平行， 優選地，所述導電結構接地設置。
- 如請求項1所述的半導體結構，其中，所述外圍區還包括第一摻雜區和第二摻雜區，所述第一摻雜區、所述溝道區和所述第二摻雜區沿第一方向依次排布，其中，所述體區還包括未被所述外圍區環繞的延伸區，所述延伸區與所述第一摻雜區相鄰，優選地，所述半導體結構還包括：導電結構，所述導電結構沿第三方向延伸，且與所述延伸區電連接，其中，所述第三方向為垂直於所述襯底平面的方向，優選地，所述導電結構接地設置。
- 如請求項1所述的半導體結構，其中，所述有源柱的數量為多個，多個所述有源柱排列為多個有源柱行和多個有源柱列，所述有源柱行沿第二方向延伸，所述第二方向與所述第一方向相交且平行於所述襯底平面，所述有源柱列沿第三方向延伸，所述第三方向為垂直於所述襯底平面的方向，優選地，所述半導體結構還包括：位於所述襯底上的導電結構，所述導電結構呈板狀，所述導電結構與多個所述有源柱行的延伸區電連接，優選地，所述導電結構接地設置。
- 如請求項5所述的半導體結構，其中，所述半導體結構還包括：多條字元線，每條所述字元線沿第三方向延伸，且多條所述字元線沿第二 方向排布，每條所述字元線對應一個所述有源柱列，每條所述字元線覆蓋與其對應的所述有源柱列中的多個所述溝道區；多條位元線，每條所述位元線沿所述第二方向延伸，且多條所述位元線沿第三方向排布，每條所述位元線對應一個所述有源柱行，每條所述位元線電連接與其對應的所述有源柱行中的多個第一摻雜區。
- 如請求項5所述的半導體結構，其中，所述半導體結構還包括：多條字元線，每條所述字元線沿第二方向延伸，且多條所述字元線沿第三方向排布，每條所述字元線對應一個所述有源柱行，每條所述字元線覆蓋與其對應的所述有源柱行中的多個溝道區；多條位元線，每條所述位元線沿所述第三方向延伸，且所述多條位元線沿第二方向排布，每一所述位元線電連接與其對應的所述有源柱列中的多個第一摻雜區。
- 如請求項6或7所述的半導體結構，其中，所述字元線圍繞對應的所述溝道區，所述位元線圍繞對應的所述第一摻雜區。
- 如請求項6或7所述的半導體結構，其中，所述字元線包括相對設置的第一子層和第二子層，所述第一子層和所述第二子層分別覆蓋對應的所述溝道區相對的兩個側壁。
- 如請求項7所述的半導體結構，其中，所述位元線包括多個子部，多個所述子部與一個所述有源柱列中的所述第一摻雜區沿第三方向交替堆疊。
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