TWI788916B - 半導體記憶體元件 - Google Patents

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Abstract

本揭露提供一種半導體記憶體元件。半導體記憶體元件包含：基底，包含記憶體單元區及周邊電路區；主動區，位於記憶體單元區中；閘極圖案，埋入於主動區中；導電線，設置於閘極圖案上；第一區，包含放置於周邊電路區中的多個周邊元件；虛設圖案，埋入於周邊電路區中；以及第二區，包含虛設圖案且不與第一區交疊。

Description

半導體記憶體元件
本揭露是關於一種半導體記憶體元件。
隨著半導體記憶體元件逐漸變得高度整合，個別電路圖案進一步微型化以在相同區域中實施更多半導體裝置。另一方面，埋入式通道陣列電晶體（buried channel array transistor；BCAT）可藉由包含埋入於溝槽中以確保足夠的有效通道長度的閘極電極來最小化短通道效應。當半導體元件的多個埋入式閘極電極經由金屬回蝕製程形成時，可能期望的是，所提供的用於蝕刻的結構在金屬回蝕製程中具有良好的分散特性，使得形成的埋入式閘極電極為均一的，且因此形成的半導體記憶體元件是可靠的。
本揭露的態樣提供一種藉由在周邊電路區中形成包含埋入式通道陣列電晶體（BCAT）的虛設圖案來增強記憶體單元區的閘極圖案的金屬回蝕（metal etch back；MEB）分散特性的半導體記憶體元件。
本揭露的態樣亦提供一種製造藉由在周邊電路區中形成包含埋入式通道陣列電晶體（BCAT）的虛設圖案來增強記憶體單元區的閘極圖案的金屬回蝕（MEB）分散特性的半導體記憶體元件的方法。
然而，本揭露的實施例不限於本文所闡述的實施例。本揭露的以上及其他實施例對於藉由參考下文給出的本揭露的詳細描述的本揭露關於的所屬領域中具通常知識者將變得更顯而易見。
根據本揭露的一實施例，提供一種半導體記憶體元件，包含：基底，包含記憶體單元區及周邊電路區；主動區，位於記憶體單元區中；閘極圖案，埋入於主動區中；導電線，設置於閘極圖案上；第一區，包含放置於周邊電路區中的多個周邊元件；虛設圖案，埋入於周邊電路區中；以及第二區，包含虛設圖案且不與第一區交疊。
根據本揭露的一實施例，半導體記憶體元件包含：基底，包含：包含多個閘極溝槽的記憶體單元區及包含多個虛設溝槽的周邊電路區；多個周邊元件，放置於周邊電路區中且不與多個虛設溝槽交疊；多個閘極圖案，藉由用金屬材料填充多個閘極溝槽而形成；以及多個虛設圖案，藉由用金屬材料填充多個虛設溝槽而形成，其中各自在第一方向上從由閘極圖案內的金屬材料形成的結構的底部至頂部的長度相同，且虛設圖案為浮置的。
根據本揭露的一實施例，半導體記憶體元件包含：記憶體單元區，包含在第一方向上連續放置的閘極凹槽；周邊電路區，包含虛設圖案區，所述虛設圖案區包含在第一方向上連續放置的多個溝槽；多個周邊元件，放置於周邊電路區中；閘極絕緣膜，形成於閘極凹槽及溝槽上；閘極圖案，藉由在閘極絕緣膜上形成導電材料及填充閘極凹槽而形成；以及虛設圖案，藉由在閘極絕緣膜上形成導電材料及填充多個溝槽而形成，其中閘極圖案連接至導電線，虛設圖案為浮置的，且虛設圖案區在第一方向上與記憶體單元區分開放置。
其他特徵及實施例可自以下詳細描述、圖式以及申請專利範圍顯而易見。
在下文中，將參考圖1至圖21描述根據本揭露的實施例的半導體記憶體元件。儘管動態隨機存取記憶體（dynamic random access memory；DRAM）已繪示為根據本揭露的一實施例的半導體記憶體元件的實例，但本揭露不限於此。舉例而言，半導體記憶體元件可為靜態隨機存取記憶體（static RAM；SRAM）。
圖1為繪示根據本揭露的一實施例的半導體記憶體元件的記憶體單元區及周邊電路區的例示性圖。圖2為繪示沿圖1的線A-A'截取的橫截面的例示性橫截面圖。圖3為繪示沿圖1的線B-B'及線C-C'截取的橫截面的例示性橫截面視圖。
參考圖1至圖3，根據本揭露的一實施例的半導體記憶體元件可包含基底10、基底10上的記憶體單元區MCR以及基底10上的周邊電路區PCR。
出於參考目的，沿記憶體單元區MCR的周邊的單元邊界區可形成於記憶體單元區MCR與周邊電路區PCR之間的基底10中以分離記憶體單元區MCR及周邊電路區PCR。
基底10可包含記憶體單元區MCR。記憶體單元區MCR可包含多個主動區ACT。主動區ACT可由形成於基底10內部的元件分離膜界定。舉例而言，主動區ACT可對應於基底10的由裝置隔離圖案環繞的部分。如圖1中所示，隨著半導體記憶體元件的設計規則的減小，主動區ACT可各自為隔離形狀且以對角線或斜線的長條形式放置。舉例而言，主動區ACT可在第三方向D3上延伸，且可彼此平行地配置。
閘極圖案100可經放置以在第二方向D2上跨越主動區ACT延伸。閘極圖案100可彼此平行地延伸。閘極圖案100可為例如多個字元線WL。字元線WL可在第一方向D1上以相等間隔放置。字元線WL中的每一者可具有彎曲的底部表面。在本揭露的一實施例中，一個主動區ACT可由一對字元線WL穿過。可取決於設計規則來判定字元線WL的寬度或字元線WL之間的間隔。
出於參考目的，為解釋方便起見，儲存連接區、位元線連接區及包含於主動區ACT中的多個位元線BL以及連接至多個位元線的直接觸點DC、埋入式觸點BC及著陸墊LP將在下文所有解釋中省略。
字元線WL或閘極圖案100可形成為埋入於基底10內部的結構。舉例而言，隨著半導體記憶體元件高度整合，構成半導體記憶體元件的單元電晶體的圖案線寬及間隔變得非常小，且電晶體的通道長度相應地逐漸減小。當電晶體的通道長度變得小於電晶體的操作所需的有效通道長度時，電晶體的電特性可由於短通道效應而顯著地下降。舉例而言，短通道效應可引起洩漏電流的產生。為了防止此問題，如圖2及圖3中所示，諸如具有閘極圖案100或埋入於基底10內部的字元線WL的凹陷通道型電晶體或埋入式通道陣列電晶體（BCAT）的結構可形成於記憶體單元區MCR中，以確保足夠的有效通道長度。與習知的電晶體相比，BCAT可提供更佳的洩漏電流特性，諸如閘極誘導汲極洩漏（gate induced drain leakage；GIDL）。字元線WL可與主動區ACT具有小於90度的角度。
基底10可為塊狀矽（Si）或絕緣層上矽（silicon-on-insulator；SOI）。相比之下，基底10可為矽基底或可包含但不限於其他材料，例如矽鍺（SiGe）、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦（InSb）、碲化鉛（PbTe）化合物、砷化銦（InAs）、磷化銦（InP）、砷化鎵（GaAs）或銻化鎵（GaSb）。另外，基底10可包含一或多個半導體層或結構，且可包含半導體裝置的主動或可操作部分。在以下解釋中，基底10將解釋為矽基底。
出於參考目的，為解釋方便起見，在下文所有以下解釋中，儘管基底可包含例如形成為元件分離膜的氧化矽（SiO 2）膜、氮化矽（Si 3N 4）膜或氮氧化矽（SiON）膜中的至少一者，但將省略不限於此的元件分離膜。
閘極圖案100可形成於基底10上，且可跨越主動區ACT形成。一個閘極圖案100可包含：形成於基底10中的閘極溝槽101（或可被稱作閘極凹槽101，且在下文中將描述及解釋為閘極溝槽）、閘極絕緣膜103、閘極電極105（可被稱作導電材料105或金屬材料105，且在下文中將描述及解釋為閘極電極）以及閘極封蓋圖案107。舉例而言，閘極電極105可為由導電材料或金屬材料形成的結構。此處，閘極電極105可對應於字元線WL。
閘極絕緣膜103可沿閘極溝槽101的側壁及底部表面延伸，且可沿閘極溝槽101的至少一部分的剖面延伸。
閘極電極105可形成於閘極絕緣膜103上，且可填充閘極溝槽101的一部分。因此，閘極絕緣膜103可設置於閘極電極105與閘極溝槽101的內部表面之間。
基底10可包含周邊電路區PCR。周邊電路區PCR可放置於基底10上以在第一方向D1上與記憶體單元區MCR間隔開。然而，本揭露不限於此。舉例而言，周邊電路區PCR亦可放置於基底10上以在各個其他方向（例如，第三方向D3）上與記憶體單元區MCR間隔開。
周邊電路區PCR可包含：包含多個周邊元件300的第一區及包含虛設圖案200的第二區。第二區亦可被稱作虛設圖案區。多個周邊元件300可為例如將電信號傳輸至形成於記憶體單元區MCR中的記憶體單元及自記憶體單元接收電信號的各種元件。因此，多個周邊元件300可包含具有不同結構、形狀以及大小的各種元件以執行不同功能。舉例而言，儘管多個周邊元件300可包含頁緩衝器成分元件、列解碼器成分元件、行解碼器成分元件或類似者，但多個周邊元件300不限於此。
在周邊電路區PCR中，可形成除包含多個周邊元件300的第一區及包含虛設圖案200的第二區外的空間。或者，在周邊電路區PCR中，除包含多個周邊元件300的第一區外的剩餘區可用包含虛設圖案200的第二區填充。亦即，包含多個周邊元件300的第一區及包含虛設圖案200的第二區不彼此交疊。
如在第四方向D4上觀察的多個周邊元件300的形狀及虛設圖案200的形狀不限於圖1，但可為各種形狀。舉例而言，多個周邊元件300及虛設圖案200可具有彼此不同的形狀，或者可具有相同形狀但具有彼此不同的大小。此外，如在第四方向D4上觀察的虛設圖案200的配置不限於圖1，且可以各種形狀任意放置於各種位置處。在本揭露的一實施例中，虛設圖案200的形狀可包含但不限於：圓形形狀、橢圓形狀、三角形形狀、菱形形狀、正方形形狀、矩形形狀、線性形狀以及多邊形形狀。虛設圖案200可在第一方向D1上線性地或以Z形方式配置。周邊電路區PCR的大部分可由虛設圖案200佔據。舉例而言，在如在第四方向D4上觀察的周邊電路區PCR中，包含虛設圖案200的第二部分可佔據除包含多個周邊元件300的第一區外的剩餘部分的100%、90%、80%或類似者。亦即，例如，在第四方向D4上觀察時由周邊電路區PCR中的包含多個周邊元件300的第一區佔據的面積可小於在第四方向D4上觀察時由周邊電路區PCR中的包含虛設圖案200的第二區佔據的面積。舉例而言，第二區的面積可大於第一區的面積。
虛設圖案200可形成為埋入於基底10中的結構。舉例而言，如圖2及圖3中所示，諸如其中凹陷型的虛設圖案200埋入於基底10內部的埋入式通道陣列電晶體（BCAT）的結構可形成於周邊電路區PCR中。舉例而言，當埋入於基底10內部的閘極圖案100或字元線WL形成於記憶體單元區MCR中時，埋入於基底10內部的虛設圖案200可同時形成於周邊電路區PCR中。
虛設圖案200可形成於基底10上。一個虛設圖案200可包含：形成於基底10中的虛設溝槽201（或可被稱作溝槽201，且在下文中將描述及解釋為虛設溝槽）、閘極絕緣膜203、閘極電極205（可被稱作導電材料205或金屬材料205，且在下文中將描述及解釋為閘極電極）以及閘極封蓋圖案207。舉例而言，閘極電極205可為由導電材料或金屬材料形成的結構。根據本揭露的一實施例的虛設圖案200的閘極電極205處於電浮置狀態。導電線110可設置於閘極圖案100上。舉例而言，根據本揭露的一實施例的記憶體單元區MCR中的閘極圖案的閘極電極105可經由導電通孔115電連接至導電線110以接收電信號。然而，根據本揭露的一實施例的周邊電路區PCR的閘極電極205可在無電連接目標的情況下保持處於浮置狀態。由於周邊電路區PCR中的第二區包含處於浮置狀態的虛設圖案200，因此第二區可為浮置的。換言之，第二區中的虛設圖案200的閘極電極205可能不電連接。
閘極絕緣膜203可沿虛設溝槽201的側壁及底部表面延伸，且可沿虛設溝槽201的至少一部分的剖面延伸。
閘極絕緣膜103及閘極絕緣膜203可包含例如氧化矽（SiO 2）、氮化矽（Si 3N 4）、氮氧化矽（SiON）或介電常數高於氧化矽（SiO 2）的介電常數的高介電常數材料。高介電常數材料可包含例如以下各者中的至少一者：氧化鉿（HfO 2）、氧化鉿矽（HfSiO 4）、氧化鉿鋯（HfZrO 4）、氧化鉿鉭（Hf 2Ta 2O 9）、氧化鉿鋁（HfAlO 3）、氧化鑭（La 2O 3）、氧化鑭鋁（LaAlO 3）、氧化鋯（ZrO 2）、氧化鋯矽（ZrSiO 4）、氧化鉭（Ta 2O 5）、氧化鈦（TiO 2）、氧化鋇鍶鈦（BaSrTi 2O 6）、氧化鋇鈦（BaTiO 3）、氧化鍶鈦（SrTiO 3）、氧化釔（Y 2O 3）、氧化鋰（Li 2O）、氧化鋁（Al 2O 3）、氧化鉛鈧鉭（Pb(Sc,Ta)O 3）、鋅鈮酸鉛[Pb(Zn 1/3Nb 2/3)O 3]或其組合。
閘極電極205可形成於閘極絕緣膜203上，且可填充虛設溝槽201的一部分。
閘極電極105及閘極電極205可包含例如以下各者中的至少一者：多聚矽氧（p-Si）、氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、鎢（W）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlCN）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（NiPt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）或其組合。
閘極封蓋圖案107及閘極封蓋圖案207可包含例如以下各者中的至少一者：氮化矽（Si 3N 4）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）或其組合。
由於虛設圖案200形成於根據本揭露的一實施例的半導體記憶體元件的周邊電路區PCR中，因此可增強根據本揭露的一實施例的半導體記憶體元件的記憶體單元區MCR的閘極圖案100的金屬回蝕（MEB）分散特性。
更詳細地，構成記憶體單元區MCR的閘極圖案100的閘極電極105的分佈可為恆定的。亦即，各自在第四方向D4上自閘極電極105的最下端p1至最上部p2的長度可形成為相同的。如圖2中所示出，p1可表示閘極電極105在第四方向D4上的最下端的位準，且p2可表示閘極電極105在第四方向D4上的最上部的位準。因此，各自在記憶體單元區MCR的閘極圖案100的閘極電極105與導電通孔115接觸的接觸點C_P在第四方向D4上的高度可相同。如圖3中所示出，C_P可表示閘極電極105與導電通孔115之間的接觸點的位準。接觸點C_P可意謂C_P位準處的接觸點。舉例而言，作為一實例繪示於圖3中的五個接觸點可在C_P位準處具有相同高度。舉例而言，可獲得記憶體單元區MCR的閘極圖案100中的閘極電極105的增強的金屬回蝕分散特性。因此，由於使其中閘極電極105及導電通孔115分別彼此接觸的接觸區C_R的接觸面積相同，因此可獲得記憶體單元區MCR中的閘極圖案100的導電通孔115的均一電阻分佈。舉例而言，作為一實例繪示於圖3中的五個接觸面積可具有相同大小。將經由圖4對此進行詳細解釋。
圖4為繪示圖3的放大接觸區C_R的例示性放大視圖。
參考圖3及圖4，閘極電極105及導電通孔115彼此接觸的部分的面積可為如在接觸點C_P處在導電通孔115的第四方向D4上觀察的面積。亦即，如在第四方向D4上觀察的導電通孔115與閘極電極105在接觸點C_P處的接觸面積可在閘極圖案100中具有相同分佈。換言之，導電通孔115與閘極電極105之間的接觸面積可具有相同大小。舉例而言，藉由設定其中閘極圖案100中的閘極電極105及導電通孔115分別彼此接觸的接觸區C_R的均一接觸面積分佈，可獲得記憶體單元區MCR中的閘極圖案100相對於導電通孔115的均一電阻分佈。
將在下文參考圖5至圖9解釋根據本揭露的一實施例的製造半導體記憶體元件的方法。出於解釋的簡化起見，將解釋根據本揭露的一實施例的製造半導體記憶體元件的方法的中間步驟。在下文中，將不提供前述內容的重複解釋。
圖5至圖9為用於解釋根據本揭露的一實施例的製造半導體記憶體元件的方法的中間步驟圖。
參考圖2及圖5，多個閘極凹槽101形成於基底10上方的記憶體單元區MCR中。多個閘極凹槽101中的每一者可依序形成為沿第一方向D1彼此間隔開。五個閘極凹槽101作為一實例繪示於圖5中。形成於基底10上的記憶體單元區MCR中的多個閘極凹槽101的數目及間隔不限於此。
多個溝槽201形成於基底10上方的周邊電路區PCR中。多個溝槽201中的每一者可依序形成為沿第一方向D1彼此間隔開。兩個溝槽201作為一實例繪示於圖5中。形成於基底10上的周邊電路區PCR中的多個溝槽201的數目及間隔不限於此。閘極凹槽101的形狀及大小與溝槽201的形狀及大小在圖5中繪示為相同的，但本揭露不限於此。舉例而言，閘極凹槽101及溝槽201可具有彼此不同的形狀或可具有相同形狀但具有彼此不同的大小。
閘極絕緣膜103形成於多個閘極凹槽101上，所述多個閘極凹槽101形成於基底10上的記憶體單元區MCR中。出於參考目的，在於多個閘極凹槽101上形成閘極絕緣膜103之前，為了防止形成於多個閘極凹槽101的內壁上的閘極絕緣膜103的步階覆蓋的劣化，在形成熱氧化膜之後，可形成閘極絕緣膜103。或者，閘極絕緣膜103可藉由例如化學氣相沈積（chemical vapor deposition；CVD）製程及/或原子層沈積（atomic layer deposition；ALD）製程來形成。閘極絕緣膜103可以保形方式沿多個閘極凹槽101的側壁形成。
閘極絕緣膜203形成於多個溝槽201上，所述多個溝槽201形成於基底10上的周邊電路區PCR中。出於參考目的，在於多個溝槽201上形成閘極絕緣膜203之前，為了防止形成於多個溝槽201的內壁上的閘極絕緣膜203的步階覆蓋的劣化，在形成熱氧化膜之後，可形成閘極絕緣膜203。或者，閘極絕緣膜203可藉由例如化學氣相沈積（CVD）製程及/或原子層沈積（ALD）製程來形成。閘極絕緣膜203可以保形方式沿多個溝槽201的側壁形成。
由於可同時形成閘極絕緣膜103及閘極絕緣膜203，且閘極絕緣膜103及閘極絕緣膜203的材料如圖1至圖3中所解釋，因此將不提供其詳細描述。在本揭露的一實施例中，閘極絕緣膜103及閘極絕緣膜203可包含中溫或高溫氣相沈積的氧化矽（SiO 2）膜或高密度電漿化學氣相沈積（high density plasma chemical vapor deposition；HDPCVD）沈積的氧化矽（SiO 2）膜。
接著，參考圖2、圖6以及圖7，導電材料形成於閘極絕緣膜103及閘極絕緣膜203上。舉例而言，將導電材料（或金屬材料）成核氣體400注入至基底10上的記憶體單元區MCR及周邊電路區PCR中。導電材料成核氣體400可為用於沈積構成圖1至圖3中描述的閘極電極105及閘極電極205的材料的成核氣體。成核氣體為促進塊狀導電材料的後續形成的氣體，且可以保形方式形成於閘極絕緣膜103及閘極絕緣膜203上。在下文中，將基於構成閘極電極105及閘極電極205的導電材料為鎢（W）的假設進行解釋。
將成核鎢（W）氣體400注入至基底10上的記憶體單元區MCR及周邊電路區PCR中。在本揭露的一實施例中，成核鎢（W）氣體400可包含六氟化鎢（WF 6）與矽烷（SiH 4）的混合氣體以形成充當晶種或成核層的初始鎢（W）層。然而，本揭露不限於此。舉例而言，成核鎢（W）氣體400可包含：各種含鎢氣體中的一或多者，諸如六氟化鎢（WF 6）、六氯化鎢（WCl 6）以及六羰基鎢（W(CO) 6）；以及各種還原劑中的一或多者，諸如氫（H 2）、矽烷（SiH 4）、二矽烷（Si 2H 6）、肼（N 2H 4）、二硼烷（B 2H 6）以及鍺烷（GeH 4）。成核鎢（W）氣體400可沿第四方向D4注入（410）至記憶體單元區MCR中。此外，成核鎢（W）氣體400可沿第四方向D4注入（420）至周邊電路區PCR中。沿相應注入方向410及420注入的成核鎢（W）氣體400可沈積於相應閘極絕緣膜103及203上。
用於形成前述導電材料的成核氣體400可例如經由原子層沈積方法（ALD）沈積在閘極絕緣膜103及閘極絕緣膜203上。用於沈積成核氣體400的方法不限於此。舉例而言，用於形成前述導電材料的成核氣體400可經由化學氣相沈積（CVD）製程沈積在閘極絕緣膜103及閘極絕緣膜203上。
由於溝槽201亦形成於根據本揭露的一實施例的半導體記憶體裝置的周邊電路區PCR中，因此注入至基底10上的成核氣體400可注入至溝槽201中。亦即，當溝槽201不形成於周邊電路區PCR中時，記憶體單元區MCR的閘極凹槽101僅存在於注入至周邊電路區PCR上的成核氣體400可注入其中的空間中。因此，過量成核氣體400可自周邊電路區PCR流至記憶體單元區MCR。因此，由於將注入至周邊電路區PCR上的成核氣體400注入至可注入成核氣體400至其中的最接近記憶體單元區MCR的閘極凹槽101中，因此形成於記憶體單元區MCR的閘極凹槽101中的每一者中的成核層400的厚度可能不是均一的。稍後將參考圖10至圖18對此進行解釋。
在根據本揭露的一實施例的半導體記憶體元件中，由於溝槽201亦形成於周邊電路區PCR中，因此注入至基底10上的成核氣體400亦注入至溝槽201中，形成於記憶體單元區MCR的閘極凹槽101中的成核氣體可具有均一分佈。舉例而言，形成於周邊電路區PCR中的溝槽201可允許注入至基底10上的成核氣體400停留在周邊電路區PCR中，且可防止成核氣體400流動至記憶體單元區MCR。
接著，參考圖2及圖8，塊狀鎢（W）105及塊狀鎢（W）205（亦即，閘極電極105及閘極電極205）經由成核鎢（W）氣體400產生。舉例而言，可經由CVD製程藉由使用諸如氫（H 2）的還原劑還原六氟化鎢（WF 6）來使塊狀鎢（W）沈積為塊狀鎢（W）105及塊狀鎢（W）205。在本揭露的一實施例中，六氟化鎢（WF 6）及氫（H 2）的混合氣體可用於在鎢（W）成核層上形成鎢（W）塊狀層。
接著，參考圖2及圖9，蝕刻由塊狀鎢（W）105及塊狀鎢（W）205以及成核鎢（W）氣體400構成的閘極凹槽101及虛設溝槽201的內部。沈積的成核鎢（W）氣體400可形成鎢（W）成核層。此時，由於形成閘極凹槽101及虛設溝槽201的內部的塊狀鎢（W）105及塊狀鎢（W）205以及成核鎢（W）氣體400的比率的分佈為均勻的，因此可增強由於蝕刻引起的金屬回蝕分散特性。舉例而言，在第四方向D4上的塊狀鎢（W）105的最上部p2及塊狀鎢（W）205的最上部p2可形成於相同高度處。
在根據本揭露的一實施例的半導體記憶體元件中，為了解釋經由形成於周邊電路區PCR中的虛設圖案200而增強的金屬回蝕分散特性的增強，下文將參考圖10至圖18解釋當虛設圖案200未形成於周邊電路區PCR中時金屬回蝕分散特性的劣化的原因。出於解釋的簡化起見，將不提供前述內容的重複解釋。
圖10為繪示包含周邊電路區的半導體記憶體元件的例示性圖，所述周邊電路區不包含虛設圖案。圖11為繪示沿圖10的線A-A'截取的橫截面的例示性橫截面視圖。圖12為繪示沿圖10的線B-B'及線C-C'截取的橫截面的例示性橫截面視圖。
參考圖10至圖12，為了與根據本揭露的一實施例的半導體記憶體元件相比較，待比較的半導體記憶體元件可包含基底10、基底10上的記憶體單元區MCR以及基底10上的周邊電路區PCR。
不同於根據本揭露的一實施例的半導體記憶體元件，待比較的半導體記憶體元件在周邊電路區PCR中不包含虛設圖案。亦即，待比較的半導體記憶體元件可僅形成於包含周邊電路區PCR中的多個周邊元件300的第一區中。
當周邊電路區PCR不包含虛設圖案時，記憶體單元區MCR的閘極圖案100的金屬回蝕MEB分散特性可能劣化。亦即，相應閘極圖案100_1至100_5的閘極電極105_1至閘極電極105_5的分佈可能不是恆定的。
更詳細地，在第一閘極圖案100_1的第一閘極電極105_1的第四方向上自第一點p1至第六點p6的長度、在第二閘極圖案100_2的第二閘極電極105_2的第四方向上自第一點p1至第五點p5的長度、在第三閘極圖案100_3的第三閘極電極105_3的第四方向上自第一點p1至第四點p4的長度、在第四閘極圖案100_4的第四閘極電極105_4的第四方向上自第一點p1至第三點p3的長度以及在第五閘極圖案100_5的第五閘極電極105_5的第四方向上自第一點p1至第二點p2的長度可彼此不同。如圖11中所示出，p1可表示第一閘極電極105_1、第二閘極電極105_2、第三閘極電極105_3、第四閘極電極105_4以及第五閘極電極105_5在第四方向D4上的最下端的位準，且p6、p5、p4、p3以及p2可各自分別表示第一閘極電極105_1、第二閘極電極105_2、第三閘極電極105_3、第四閘極電極105_4以及第五閘極電極105_5中的每一者在第四方向D4上的最上部的位準。
如上文所提及，由於閘極圖案100_1至閘極圖案100_5的相應閘極電極105_1至105_5的不均一分佈，在閘極電極105_1至閘極電極105_5與導電通孔115_1至導電通孔115_5之間的接觸中可出現一或多個缺陷。
更詳細地，第一閘極圖案100_1的第一閘極電極105_1與第一導電通孔115_1接觸的第一接觸點C_P6在第四方向D4上的高度、第二閘極圖案100_2的第二閘極電極105_2與第二導電通孔115_2接觸的第二接觸點C_P5在第四方向D4上的高度、第三閘極圖案100_3的第三閘極電極105_3與第三導電通孔115_3接觸的第三接觸點C_P4在第四方向D4上的高度、第四閘極圖案100_4的第四閘極電極105_4與第四導電通孔115_4接觸的第四接觸點C_P3在第四方向D4上的高度以及第五閘極圖案100_5的第五閘極電極105_5與第五導電通孔115_5接觸的第五接觸點C_P2在第四方向D4上的高度可彼此不同。參考圖11及圖12，第一接觸點C_P6、第二接觸點C_P5、第三接觸點C_P4、第四接觸點C_P3以及第五接觸點C_P2可分別對應於第六點p6、第五點p5、第四點p4、第三點p3以及第二點p2。
由於相應閘極圖案100_1至100_5的閘極電極105_1至閘極電極105_5的不均一分佈，閘極電極105_1至閘極電極105_5與導電通孔115_1至導電通孔115_5之間的接觸電阻的分佈可能不均一。
將參考圖13以及圖12對此進行詳細解釋。
圖13為以放大方式繪示圖12的接觸區C_R1至接觸區C_R5的例示性放大視圖。
一起參考圖12及圖13，第一閘極圖案100_1的第一閘極電極105_1與第一導電通孔115_1接觸的第一接觸點C_P6的第一接觸區C_R1中的第一接觸面積、第二閘極圖案100_2的第二閘極電極105_2與第二導電通孔115_2接觸的第二接觸點C_P5的第二接觸區C_R2中的第二接觸面積、第三閘極圖案100_3的第三閘極電極105_3與第三導電通孔115_3接觸的第三接觸點C_P4的第三接觸區C_R3中的第三接觸面積、第四閘極圖案100_4的第四閘極電極105_4與第四導電通孔115_4接觸的第四接觸點C_P3的第四接觸區C_R4中的第四接觸面積以及第五閘極圖案100_5的第五閘極電極105_5與第五導電通孔115_5接觸的第五接觸點C_P2的第五接觸區C_R5中的第五接觸面積可彼此不同。在本揭露的一實施例中，第一接觸面積至第五接觸面積的大小可自第一接觸區C_R1中的第一接觸面積逐漸減小至第五接觸區C_R5中的第五接觸面積。由於第一接觸面積至第五接觸面積的大小的不均一分佈，閘極電極105_1至閘極電極105_5與導電通孔115_1至導電通孔115_5之間的接觸電阻的分佈可能不均一。舉例而言，由於第五接觸區C_R5中的第五接觸面積在第一接觸面積至第五接觸面積當中具有最小大小，因此第五閘極電極105_5與第五導電通孔115_5之間的接觸電阻可最高。
不同於圖12及圖13的第五接觸點C_P2，亦可存在第五閘極電極105_5不與第五導電通孔115_5接觸的情況。
當閘極電極不與導電通孔接觸時，可出現半導體記憶體元件的接觸缺陷，且可使半導體記憶體元件的總體效能劣化。
將在下文參考圖14至圖19詳細解釋當周邊電路區PCR中未形成虛設圖案時出現前述問題的原因。
圖14至圖18為用於解釋製造包含周邊電路區的半導體記憶體元件的方法的中間步驟圖，所述周邊電路區不包含虛設圖案。
參考圖14，不同於圖5，待比較的半導體記憶體元件不具有形成於周邊電路區PCR中的虛設溝槽。
在下文中，參考圖15，不同於圖6，由於虛設溝槽未形成於待比較的半導體記憶體元件的周邊電路區PCR中，因此注入至周邊電路區PCR上的成核氣體400未注入至基底10上的周邊電路區PCR中。
由於虛設溝槽未形成於周邊電路區PCR中，因此注入至周邊電路區PCR上的成核氣體400可沿路線420注入至鄰近於周邊電路區PCR的記憶體單元區MCR中。此時，由於注入至周邊電路區PCR中的成核氣體400的量受到限制，因此大量成核氣體400可自鄰近於周邊電路區PCR定位於記憶體單元區MCR中的閘極溝槽（例如，第五閘極溝槽101_5）聚集。相對較少量的成核氣體400可聚集於遠離周邊電路區PCR定位於記憶體單元區MCR中的閘極溝槽（例如，第一閘極溝槽101_1）中。
參考圖16，形成於第一閘極溝槽101_1中的成核氣體400的量、形成於第二閘極溝槽101_2中的成核氣體400的量、形成於第三閘極溝槽101_3中的成核氣體400的量、形成於第四閘極溝槽101_4中的成核氣體400的量以及形成於第五閘極溝槽101_5中的成核氣體400的量可彼此不同。在本揭露的一實施例中，形成於第一閘極溝槽101_1至第五閘極溝槽101_5中的成核氣體400量可自形成於第一閘極溝槽101_1中的成核氣體400的量逐漸增加至形成於第五閘極溝槽101_5中的成核氣體400的量。沈積的成核鎢（W）氣體400可形成鎢（W）成核層。
參考圖17，由於形成於多個閘極溝槽101_1至101_5中的成核氣體400的量的差異，因此形成於多個閘極溝槽101_1至101_5中的塊狀鎢（W）105_1至塊狀鎢（W）105_5的量亦可彼此不同。
參考圖18，由於形成於多個閘極溝槽101_1至101_5中的成核氣體400與塊狀鎢（W）105_1至塊狀鎢（W）105_5之間的比率差異，因此多個閘極溝槽101_1至101_5中的每一者相對於導電材料105_1至導電材料105_5的蝕刻比率在蝕刻製程中變得彼此不同。
更詳細地，在第一閘極溝槽101_1中蝕刻的導電材料105_1的量、在第二閘極溝槽101_2中蝕刻的導電材料105_2的量、在第三閘極溝槽101_3中蝕刻的導電材料105_3的量、在第四閘極溝槽101_4中蝕刻的導電材料105_4的量以及在第五閘極溝槽101_5中蝕刻的導電材料105_5的量可彼此不同。在本揭露的一實施例中，在第一閘極溝槽101_1至第五閘極溝槽101_5中蝕刻的導電材料105_1至導電材料105_5的量可自在第一閘極溝槽101_1中蝕刻的導電材料105_1的量逐漸增加至在第五閘極溝槽101_5中蝕刻的導電材料105_5的量。舉例而言，在蝕刻製程中，經蝕刻的導電材料105_5的量可大於經蝕刻的導電材料105_1的量。然而，本揭露不限於此。舉例而言，在本揭露的一實施例中，在第一閘極溝槽101_1至第五閘極溝槽101_5中蝕刻的導電材料105_1至導電材料105_5的量可自在第一閘極溝槽101_1中蝕刻的導電材料105_1的量逐漸減小至在第五閘極溝槽101_5中蝕刻的導電材料105_5的量。
由於前述製程中的原因，其中周邊電路區PCR中未形成虛設圖案的半導體記憶體元件的閘極電極的金屬回蝕分散特性可劣化。
可比較周邊電路區PCR中未形成虛設圖案的半導體記憶體元件與根據本揭露的一實施例的周邊電路區PCR中形成虛設圖案200的半導體記憶體元件之間的金屬回蝕分散特性，且所述比較將參考圖19中所示的曲線圖進行。
圖19為比較根據本揭露的一實施例的半導體記憶體元件與包含周邊電路區的半導體記憶體元件之間的記憶體單元區的閘極圖案的金屬回蝕（MEB）分散特性的例示性曲線圖，所述周邊電路區不包含虛設圖案。
參考圖19，曲線圖中由圓圈連接的虛線繪示根據本揭露的一實施例的半導體記憶體元件的閘極圖案的金屬回蝕分散。曲線圖中由方塊連接的實線繪示待比較的半導體記憶體元件的閘極圖案的金屬回蝕分散。
曲線圖的x軸方向指示記憶體單元區MCR中在第一方向D1上分佈的閘極圖案（例如，閘極圖案100_1至閘極圖案100_8）的位置。出於參考目的，為了清楚比較金屬回蝕分散特性，曲線圖中繪示的閘極圖案的數目將解釋為大於圖2的閘極圖案的數目。在曲線圖的x軸方向上自第一閘極圖案100_1至第八閘極圖案100_8，其變得更接近周邊電路區PCR。
曲線圖的y軸為自形成於第四方向D4上的閘極圖案100_1至閘極圖案100_8中的每一者中的閘極電極的底部至頂部的長度。
如所繪示，根據本揭露的一實施例的半導體記憶體元件的閘極圖案中的閘極電極的分散可具有自最低點Min_1至最高點Max_1的窄分散。
相比之下，待比較半導體記憶體元件的閘極圖案中的閘極電極的分散可具有自最低點Min_2至最高點Max_2的極寬分散。
作為上文參考圖19所闡述的原因，根據本揭露的一實施例的半導體記憶體元件可藉由在周邊電路區PCR中形成虛設圖案而在記憶體單元區MCR中的閘極圖案100_1至閘極圖案100_8中的閘極電極上具有增強的金屬回蝕分散。
圖20為繪示根據本揭露的一實施例的半導體記憶體元件的記憶體單元區及切割道的例示性圖。圖21為繪示沿圖20的線A-A'截取的橫截面的例示性橫截面視圖。
用於在記憶體單元區MCR與另一記憶體單元區之間切割的切割道（S/L）可形成於基底10上。舉例而言，切割道可分開鋸切記憶體單元區。舉例而言，在切割道（S/L）上鋸切基底10。儘管切割道S/L可具有淺溝槽隔離（shallow trench isolation；STI）結構，但切割道S/L的結構不限於此。
根據本揭露的一實施例的半導體記憶體元件可在切割道S/L中形成虛設圖案200。
根據本揭露的一實施例的半導體記憶體元件可在周邊電路區PCR中形成虛設圖案200，且可在切割道S/L中形成虛設圖案200，如參考圖1及圖20所解釋。
由於根據本揭露的一實施例的虛設圖案200形成於切割道S/L中的半導體記憶體元件的解釋類似於根據本揭露的一實施例的虛設圖案200形成於周邊電路區PCR中的半導體記憶體元件的解釋，因此將不提供其解釋。
儘管已參考本揭露的實施例特別地繪示及描述本揭露，但應理解，可在不脫離隨附申請專利範圍中界定的本揭露的精神及範疇的情況下在其中進行形式及細節的各種改變。
10:基底 100:閘極圖案 100_1:第一閘極圖案 100_2:第二閘極圖案 100_3:第三閘極圖案 100_4:第四閘極圖案 100_5:第五閘極圖案 100_6:第六閘極圖案 100_7:第七閘極圖案 100_8:第八閘極圖案 101:閘極溝槽 101_1:第一閘極溝槽 101_2:第二閘極溝槽 101_3:第三閘極溝槽 101_4:第四閘極溝槽 101_5:第五閘極溝槽 103、203:閘極絕緣膜 105、205:閘極電極 105_1:第一閘極電極/導電材料/塊狀鎢 105_2:第二閘極電極/導電材料/塊狀鎢 105_3:第三閘極電極/導電材料/塊狀鎢 105_4:第四閘極電極/導電材料/塊狀鎢 105_5:第五閘極電極/導電材料/塊狀鎢 107、207:閘極封蓋圖案 110:導電線 115:導電通孔 115_1:第一導電通孔 115_2:第二導電通孔 115_3:第三導電通孔 115_4:第四導電通孔 115_5:第五導電通孔 200:虛設圖案 201:虛設溝槽 300:周邊元件 400:導電材料成核氣體 410、420:注入方向 A-A'、B-B'、C-C':線 ACT:主動區 C_P:接觸點 C_P2:第五接觸點 C_P3:第四接觸點 C_P4:第三接觸點 C_P5:第二接觸點 C_P6:第一接觸點 C_R:接觸區 C_R1:第一接觸區 C_R2:第二接觸區 C_R3:第三接觸區 C_R4:第四接觸區 C_R5:第五接觸區 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 Max_1、Max_2:最高點 MCR:記憶體單元區 Min_1、Min_2:最低點 p1:最下端/第一點 p2:最上部/第二點 p3:第三點 p4:第四點 p5:第五點 p6:第六點 PCR:周邊電路區 S/L:切割道 WL:字元線
本揭露的上述及其他態樣及特徵將藉由參考隨附圖式詳細描述其實施例而變得更顯而易見，其中： 圖1為繪示根據本揭露的一實施例的半導體記憶體元件的記憶體單元區及周邊電路區的例示性圖。 圖2為繪示沿圖1的線A-A'截取的橫截面的例示性橫截面視圖。 圖3為繪示沿圖1的線B-B'及線C-C'截取的橫截面的例示性橫截面視圖。 圖4為繪示圖3的放大接觸區C_R的例示性放大視圖。 圖5至圖9為用於解釋根據本揭露的一實施例的製造半導體記憶體元件的方法的中間步驟圖。 圖10為繪示包含周邊電路區的半導體記憶體元件的例示性圖，所述周邊電路區不包含虛設圖案。 圖11為繪示沿圖10的線A-A'截取的橫截面的例示性橫截面視圖。 圖12為繪示沿圖10的線B-B'及線C-C'截取的橫截面的例示性橫截面視圖。 圖13為以放大方式繪示圖12的接觸區C_R1至接觸區C_R5的例示性放大視圖。 圖14至圖18為用於解釋製造包含周邊電路區的半導體記憶體元件的方法的中間步驟圖，所述周邊電路區不包含虛設圖案。 圖19為比較根據本揭露的一實施例的半導體記憶體元件與包含周邊電路區的半導體記憶體元件之間的記憶體單元區的閘極圖案的金屬回蝕（MEB）分散特性的例示性曲線圖，所述周邊電路區不包含虛設圖案。 圖20為繪示根據本揭露的一實施例的半導體記憶體元件的記憶體單元區及切割道的例示性圖。 圖21為繪示沿圖20的線A-A'截取的橫截面的例示性橫截面視圖。 由於圖1至圖21中的圖式意欲出於說明性目的，因此圖式中的元件未必按比例繪製。舉例而言，為了清楚起見，可放大或誇示元件中的一些。
200:虛設圖案
300:周邊元件
A-A'、B-B'、C-C':線
ACT:主動區
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
MCR:記憶體單元區
PCR:周邊電路區
WL:字元線

Claims (20)

  1. 一種半導體記憶體元件，包括：基底，包含記憶體單元區及周邊電路區；主動區，位於所述記憶體單元區中；閘極圖案，埋入於所述主動區中；導電線，設置於所述閘極圖案上；第一區，包含放置於所述周邊電路區中的多個周邊元件；虛設圖案，埋入於所述周邊電路區中；第二區，包含所述虛設圖案且不與所述第一區交疊；以及導電通孔，連接至所述導電線及所述閘極圖案，且所述導電通孔與所述閘極圖案接觸。
  2. 如請求項1所述的半導體記憶體元件，其中所述第二區為浮置的。
  3. 如請求項1所述的半導體記憶體元件，更包括：切割道，在其上鋸切所述基底。
  4. 如請求項3所述的半導體記憶體元件，其中所述切割道具有淺溝槽隔離結構。
  5. 如請求項3所述的半導體記憶體元件，其中所述虛設圖案形成於所述切割道中。
  6. 如請求項1所述的半導體記憶體元件，其中所述第二區的面積大於所述第一區的面積。
  7. 一種半導體記憶體元件，包括：基底，包含記憶體單元區及周邊電路區，所述記憶體單元區包含多個閘極溝槽，所述周邊電路區包含多個虛設溝槽； 多個周邊元件，放置於所述周邊電路區中且不與所述多個虛設溝槽交疊；多個閘極圖案，藉由用金屬材料填充所述多個閘極溝槽而形成；以及多個虛設圖案，藉由用所述金屬材料填充所述多個虛設溝槽而形成，其中各自在第一方向上從由所述閘極圖案內的所述金屬材料形成的結構的底部至頂部的長度相同，且所述虛設圖案為浮置的。
  8. 如請求項7所述的半導體記憶體元件，其中由所述虛設圖案佔據的面積大於由所述多個周邊元件佔據的面積。
  9. 如請求項7所述的半導體記憶體元件，更包括：切割道，在其上鋸切所述基底。
  10. 如請求項9所述的半導體記憶體元件，其中所述切割道具有淺溝槽隔離結構。
  11. 如請求項9所述的半導體記憶體元件，其中所述虛設圖案形成於所述切割道中。
  12. 如請求項7所述的半導體記憶體元件，更包括：多個導電通孔，分別連接至所述閘極圖案，其中所述閘極圖案及所述導電通孔分別彼此接觸的接觸點在所述第一方向上的高度相同。
  13. 如請求項12所述的半導體記憶體元件，其中所述閘極圖案及所述導電通孔分別彼此接觸的接觸面積相同。
  14. 一種半導體記憶體元件，包括： 記憶體單元區，包含在第一方向上連續放置的閘極凹槽；周邊電路區，包含虛設圖案區，所述虛設圖案區包含在所述第一方向上連續放置的多個溝槽；多個周邊元件，放置於所述周邊電路區中；閘極絕緣膜，形成於所述閘極凹槽及所述溝槽上；閘極圖案，藉由在所述閘極絕緣膜上形成導電材料及填充所述閘極凹槽而形成；以及虛設圖案，藉由在所述閘極絕緣膜上形成所述導電材料且填充所述多個溝槽而形成，其中所述閘極圖案連接至導電線，所述虛設圖案為浮置的，且所述虛設圖案區在所述第一方向上與所述記憶體單元區分開放置。
  15. 如請求項14所述的半導體記憶體元件，其中所述多個周邊元件及所述虛設圖案區不彼此交疊。
  16. 如請求項14所述的半導體記憶體元件，其中所述多個周邊元件的面積小於由所述虛設圖案區佔據的面積。
  17. 如請求項14所述的半導體記憶體元件，更包括：切割道，分開鋸切所述記憶體單元區。
  18. 如請求項17所述的半導體記憶體元件，其中所述切割道具有淺溝槽隔離結構。
  19. 如請求項17所述的半導體記憶體元件，其中所述虛設圖案形成於所述切割道中。
  20. 如請求項14所述的半導體記憶體元件，更包括： 導電通孔，連接所述導電線及所述閘極圖案，其中所述導電通孔及所述閘極圖案分別彼此接觸的接觸點在與所述第一方向相交的第二方向上的高度相同。
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