KR100611065B1 - 셀 영역과 더미 패턴 영역을 포함한 반도체 메모리 소자및 그 제조 방법 - Google Patents
셀 영역과 더미 패턴 영역을 포함한 반도체 메모리 소자및 그 제조 방법 Download PDFInfo
- Publication number
- KR100611065B1 KR100611065B1 KR1020040099221A KR20040099221A KR100611065B1 KR 100611065 B1 KR100611065 B1 KR 100611065B1 KR 1020040099221 A KR1020040099221 A KR 1020040099221A KR 20040099221 A KR20040099221 A KR 20040099221A KR 100611065 B1 KR100611065 B1 KR 100611065B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- dummy
- pattern
- trenches
- semiconductor memory
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
셀 영역과 더미 패턴 영역을 포함하는 반도체 메모리 소자 및 그 제조 방법에서, 반도체 메모리 소자는, 게이트용 리세스들이 구비되는 셀 영역과, 복수개의 트렌치들이 구비된 더미 패턴 영역과, 상기 게이트 리세스 및 트렌치들 상에 형성된 게이트 절연막과, 상기 게이트 리세스 상에 형성된 게이트 패턴 및 상기 복수개의 트렌치들 상에 형성된 더미 게이트 패턴으로 구성된다. 상기한 반도체 메모리 소자는 더미패턴영역의 트렌치 형성 불량이 최소화됨으로서 신뢰성을 향상시킬 수 있다.
Description
도 1 은 종래기술의 이상적인 패터닝에 의해 형성된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 평면도이다.
도 2 는 로딩 이펙트의 발생된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 평면도이다.
도 3은 종래의 방법에 의해, 셀 영역 및 더미 패턴 영역에 형성된 포토레지스트 패턴을 나타낸다.
도 4 내지 도 6은 도 2의 Ⅰ-Ⅰ'에 대한 종래기술의 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 수직 단면도이다.
도 7은 종래기술의 제 2 방법에 의해 형성된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 평면도이다.
도 8 내지 도 10은 도 7의 Ⅱ-Ⅱ'에 대한 종래기술의 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 수직 단면도이다.
도 11은 본 발명의 제1 실시예에 의해 형성된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 평면도이다.
도 12 내지 도 15는 도 11의 Ⅲ-Ⅲ'에 대한 본 발명의 제1 실시예에 의해 형성된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 수직 단면도이다.
도 16 은 본 발명의 제 2 실시예에 의해 형성된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 평면도이다.
도 17 내지 도 18은 도 16의 Ⅳ-Ⅳ'에 대한 본 발명의 제 2 실시예에 의해 형성된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 수직 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 10, 110 : 셀 영역과 더미패턴 영역의 경계선
120. 게이트용 리세스 124a, 124b, 125a, 125b, 125c : 트렌치
129 : 제1 게이트 전극 130 : 제2 게이트 전극
131 : 게이트 패턴 134, 135 : 더미 게이트 패턴
140 : 제1 포토레지스트 패턴 153 : 제2 포토레지스트 패턴
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 셀 영역과 더미 패턴 영역을 포함한 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 대부분의 반도체 메모리 소자에 있어서, 셀 영역의 가장자리에는 로딩 이펙트(Loading effect)에 의해 발생하는 셀 영역의 최외각 패턴들의 불안정한 패터닝 현상을 방지하기 위해 더미 패턴을 구비한다.
도 1은 종래기술의 이상적인 패터닝에 의해 형성된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 평면도이다.
구체적으로 설명하면, 도 1은 짧은 채널 효과(Short channel effect)에 의한 트랜지스터의 펀치 쓰루우 (Punch-through) 현상을 방지하기 위해 도입된 리세스 와 상기 리세스를 덮는 게이트 패턴(30)을 구비한 반도체 메모리소자의 셀 외각 부분에 대한 평면도이다. 도면에 표시된 것과 같이 셀 영역의 최외각 패턴에 인접하여 더미 패턴인 트렌치(21)와 더미 게이트 패턴(31)을 구비한 더미패턴 영역이 있다. 도 1에서 도면 부호 20은 게이트 패턴이 형성되기 위한 트렌치이다.
그러나 실제로 패터닝을 하게 되면, 도 2와 같이 최외각 패턴인 트렌치(22)은 패턴 로딩 이펙트(Pattern loading effect)에 의해 구현하고자 하는 패턴 사이즈 보다 작게 형성된다. 특히 리세스 된 게이트를 형성하기 위하여 기판에 리세스를 형성할 때, 매우 작은 사이즈의 리세스 채널을 형성하기 위해 포토레지스트 플로우(P.R. Flow)방법을 사용한다. 이러한 경우 대부분의 최외각 더미패턴 형성이 제대로 되지 않는 불량이 발생하게 된다. 도 2에서 도면 부호 32는 더미 게이트 패턴이다.
도 3은 종래의 방법에 의해 셀 영역 및 더미 패턴 영역에 형성된 포토레지스트 패턴(40)을 나타낸다.
도 3을 참조하면, 셀 영역 가장자리와 인접하는 더미 패턴 영역에는 비정상적으로 포토레지스트 패턴(50)이 형성됨을 알 수 있다.
상기 비정상 포토레지스트 패턴(50)은 더미 트렌치 형성 불량을 유발한다. 구체적으로, 도 4에 도시된 것과 같이 가장 자리의 더미 트렌치(22)가 상대적으로 작은 폭을 갖는 불량이 빈번하게 발생된다.
상기 불량 현상이 심화되면, 도 5와 도 6과 같이 더미 트렌치가 아예 형성되지 않기 때문에, 더미 트렌치가 없는 부위에 더미 게이트 패턴이 형성되고, 이러한 더미 게이트에 전압이 인가되는 제품의 경우, 제품의 수율 및 신뢰성에 문제를 유발하게 된다. 도 5에서, 도면 부호 51은 비정상 포토레지스트 패턴을 나타낸다.
도 7은 종래 기술의 다른 방법에 의해 형성된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 평면도이다.
도 8 내지 도 10은 도 7의 Ⅱ-Ⅱ'에 대한 종래기술의 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 수직 단면도이다.
도 7 에서 볼 수 있듯이, 최외각 더미 트렌치(23)의 패터닝 문제점을 해결하기 위해 패턴 사이즈를 기존 대비 2배 정도 크게 형성하고, 그 더미 트렌치를 커버링하는 더미 게이트 패턴도 충분히 크게 형성하는 방법 및 구조를 일부 제품에 사용하고 있다.
또한, 도 8에서, 도면부호 40은 셀 영역에서의 포토레지스트 패턴을 나타내고, 도면 부호 52는 더미 패턴 영역에 형성된 넓은 개구를 갖는 포토레지스트 패턴을 나타낸다.
또한, 도 8에서, 도면부호 40은 셀 영역에서의 포토레지스트 패턴을 나타내고, 도면 부호 52는 더미 패턴 영역에 형성된 넓은 개구를 갖는 포토레지스트 패턴을 나타낸다.
그러나, 더미 트렌치 패턴이 너무 클 경우, 하부 게이트 물질인 다결정 실리콘(29)으로 더미 트렌치를 충분히 매립하지 못하여 상부 게이트 물질로 사용하는 텅스텐(33) 막질이 하부패턴의 굴곡으로 인해 발생하는 스트레스로 쪼개짐 현상이 발생하게 된다. 도 10은 이러한 쪼개짐 현상(60)이 발생하는 것을 표현한 수직 단면도이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 리세스 채널을 구비하는 반도체 메모리 소자에 있어서 더미패턴영역의 트렌치 형성 불량으로 인한 제품의 수율 및 신뢰성 저하를 방지하는 반도체 메모리 소자 및 그 제조 방법을 제공하는 것이다.
상기 본 발명의 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리 소자는, 게이트용 리세스들이 구비되는 셀 영역과, 복수개의 트렌치들이 구비된 더미 패턴 영역과, 상기 게이트 리세스 및 트렌치들 상에 형성된 게이트 절연막과, 상기 게이트 리세스 상에 형성된 게이트 패턴 및 상기 복수개의 트렌치들 상에 형성된 더미 게이트 패턴으로 구성된다.
상기한 반도체 메모리 소자를 제조하기 위하여 우선, 셀 영역의 기판을 부분적으로 식각하여 게이트 리세스들을 형성한다. 더미 패턴 영역의 기판 상에 복수개의 트렌치들을 형성한다. 상기 게이트 리세스 및 트렌치들이 구비된 기판 상에 게이트 절연막 을 형성한다. 상기 게이트 리세스들 상에 게이트 패턴을 형성한다. 다음에, 상기 복수개의 트렌치 상에 더미 게이트 패턴을 형성한다.
상기 반도체 메모리 장치는 복수개의 더미 트렌치를 커버링하는 더미 게이트 패턴을 구비하여 최외각 더미 트렌치 패턴이 패턴 로딩 이펙트(Pattern loading effect)에 의해 패턴 결함이 발생하거나 혹은 아예 패터닝이 되지 않더라도 반도체 메모리 소자의 수율 및 신뢰성이 저하되는 현상을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 11을 참조하면, 게이트용 리세스(120)들이 구비되는 셀 영역이 구비된다. 또한, 복수개의 트렌치들(124a, 124b)이 구비된 더미 패턴 영역이 구비된다. 상기 더미 패턴 영역은 상기 셀 영역의 가장자리에 배치되어 있다.
상기 게이트 리세스(120) 및 트렌치(24a, 24b)들 상에는 게이트 절연막(도시안됨)이 구비된다.
상기 게이트 리세스(120) 상에는 게이트 패턴(131)이 구비된다.
상기 복수개의 트렌치들(124a, 124b) 상에는 더미 게이트 패턴(134)이 구비된다. 상기 더미 게이트 패턴(134)은 적어도 2개 이상의 트렌치(124a, 124b)를 매립하는 단일 패턴를 갖는다. 이 때, 상기 2개 이상의 트렌치(124a, 124b) 중 최외각 트렌치는 로딩 이펙트에 의해 다른 트렌치 비해 상대적으로 작은 폭을 가질 수 있다.
상기 게이트 패턴(131) 및 더미 게이트 패턴(134)은 제1 게이트 전극(도시안됨) 및 제2 게이트 전극(도시안됨)이 적층된 형상을 가질 수 있다. 이 경우, 상기 제1 게이트 전극은 다결정 실리콘이며, 제2 게이트 전극은 텅스텐으로 이루어질 수 있다.
이하에서는, 도 11에 도시된 반도체 메모리 장치의 제조 방법에 대해 간단하게 설명한다.
도 12 내지 도 15는 도 11에 도시된 반도체 메모리 장치의 제조 방법을 설명하기 위한 수직 단면도들이다. 구체적으로, 도 12 내지 도 15는 도 11의 Ⅲ-Ⅲ'에 대한 각 공정 단계별 수직 단면도들이다.
도 12를 참조하면, 반도체 기판(100)의 셀 영역에는 게이트용 리세스를 형성을 위한 제1 포토레지스트 패턴(140)을 형성한다. 이 때, 더미 패턴 영역에는 복수개의 더미 트렌치를 형성하기 위한 제2 포토레지스트 패턴(153)을 형성한다. 상기 제1 및 제2 포토레지스트 패턴(140, 153)은 동일한 사진 공정에 의해 형성될 수 있다.
상기 제1 및 제2 포토레지스트 패턴(140, 153) 형성 시에, 작은 사이즈의 리세스 채널을 형성하기 위해 포토레지스트 플로우 방법을 사용하는데, 이와 같은 포토레지스트 플로우 방법을 사용할 경우 최외각 더미 트렌치(124b)형성부위의 일부 제2 포토레지스트 패턴(153)에는 패턴 불량이 발생한다.
따라서, 리세스 및 더미 트렌치를 형성한 후에는 도 13과 같이 최외각의 더미 트렌치(124b)가 제대로 형성되지 않는 불량이 발생하며, 심한 경우에는 도 15와 같이 최외각 트렌치가 아예 형성되지 않는 불량이 발생할 수 있다.
하지만, 도 11과 같이 본 발명에서는 복수개의 더미 트렌치 패턴을 위한 포토레지스트 패턴을 형성하였기 때문에 최종 트렌치 형성후에는 적어도 1개 이상의 더미 트렌치가 형성됨으로써 종래 기술에서 발생하는 더미 트렌치가 아예 형성되지 않는 불량을 방지 할 수 있다.
상기 공정들을 진행 후, 도 14 및 도 15에 도시된 것과 같이, 상기 셀 영역내의 리세트 채널 영역 및 더미 패턴 영역의 트렌치 상부에 게이트 절연막(도시안함)을 형성하고, 제1 게이트 전극(129)으로 사용할 다결정 실리콘을 증착하여 상기 게이트용 리세스 및 트렌치를 매립한다.
이 때, 상기 다결정 실리콘 증착 후, 드라이 에칭 공정에 의한 에치백(etch_back) 공정 또는 화학적 기계적 연마(Chemical mechanical polishing) 공정등의 평탄화 공정을 더 수행할 수 있다.
상기 제1 게이트 전극(129) 형성 후, 제2 게이트 전극(130)으로 사용할 텅스텐 또는 텅스텐 실리사이드를 증착한 후 패터닝을 진행하면 리세스 트랜지스터가 완성되며, 상기 제 2 게이트 전극(130) 형성 시, 더미 패턴 영역에 더미 게이트 패턴을 동시에 형성한다.
이 때, 상기 더미 패턴 영역에서 적어도 1개 이상의 트렌치는 정상적으로 형성되어 있기 때문에, 도 14 또는 도 15에 도시된 것과 같이 1개 이상의 트렌치들을 매립하는 더미 게이트 패턴(134)을 형성할 수 있다.
도 16 은 본 발명의 제 2 실시예에 의해 형성된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 평면도이다.
도 17 내지 도 18은 도 16의 Ⅳ-Ⅳ'에 대한 본 발명의 제 2 실시예에 의해 형성된 셀 영역 및 더미패턴 영역을 포함하는 반도체 메모리 소자에 대한 수직 단면도이다.
상기 3개의 더미 트렌치중에서 최외각 더미 트렌치(125c)는, 앞서 설명한 것과 같이 패턴 로딩 이펙트(Pattern loading effect)에 의해 포토레지스트 패턴 불량이 발생할 수 있고, 심할 경우에는 최외각 트렌치(125c)가 도 18과 같이 아예 형성되지 않을 수 있다.
그러나, 도 18에서 볼 수 있듯이 본 발명의 제 2 실시예의 경우, 최소한 2개 이상의 더미 트렌치 패턴을 더미 패턴 영역에 형성 할 수 있으므로 종래기술과 같이 더미 게이트 패턴 하부에 더미 트렌치가 아예 형성되지 않아서 발생하는 제품의 수율 및 신뢰성 저하 문제를 해결할 수 있다.
후속 공정인 게이트 절연막 증착 공정 및 제 1, 2 게이트 전극 형성 공정은 본 발명의 제1 실시예와 동일하다.
이상에서 자세히 설명한 바와 같이, 본 발명은 복수개의 더미 트렌치와 이를 커버링하는 더미 게이트 패턴을 구비하여 최외각 더미 트렌치 패턴이 패턴 로딩 이펙트(Pattern loading effect)에 의해 패턴 결함이 발생하거나 혹은 아예 패터닝이 되지 않더라도 반도체 메모리 소자의 수율 및 신뢰성이 저하되는 현상을 방지할 수 있다.
이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다
Claims (6)
- 게이트용 리세스들이 구비되는 셀 영역;복수개의 트렌치들이 구비된 더미 패턴 영역;상기 게이트용 리세스 및 트렌치들 상에 형성된 게이트 절연막;상기 게이트용 리세스를 매립하면서 기판 상에 형성되고, 다결정 실리콘 및 텅스텐이 적층된 구조를 갖는 게이트 패턴; 및상기 복수개의 트렌치들을 매립하면서 기판 상에 형성되고, 다결정 실리콘 및 텅스텐이 적층된 구조를 갖는 더미 게이트 패턴으로 구성된 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 더미 게이트 패턴은 적어도 2개 이상의 트렌치를 매립하면서 상기 매립된 부분을 덮는 단일 패턴으로 이루어진 것을 특징으로 하는 반도체 메모리 소자.
- 제 2항에 있어서, 상기 2개 이상의 트렌치 중 최외각 트렌치는 로딩 이펙트에 의해 다른 트렌치 비해 상대적으로 작은 폭을 갖는 것을 특징으로 하는 반도체 메모리 소자.
- 삭제
- 삭제
- 셀 영역의 기판을 부분적으로 식각하여 게이트용 리세스들을 형성하는 단계;더미 패턴 영역의 기판 상에 복수개의 트렌치들을 형성하는 단계;상기 게이트 리세스 및 트렌치들이 구비된 기판 상에 트렌치 게이트 절연막 을 형성하는 단계;상기 게이트 리세스들을 매립하면서 상기 기판 상에 다결정 실리콘 및 텅스텐이 적층된 구조의 게이트 패턴을 형성하는 단계; 및상기 복수개의 트렌치를 매립하면서 상기 기판 상에 다결정 실리콘 및 텅스텐이 적층된 구조의 더미 게이트 패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040099221A KR100611065B1 (ko) | 2004-11-30 | 2004-11-30 | 셀 영역과 더미 패턴 영역을 포함한 반도체 메모리 소자및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040099221A KR100611065B1 (ko) | 2004-11-30 | 2004-11-30 | 셀 영역과 더미 패턴 영역을 포함한 반도체 메모리 소자및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060060282A KR20060060282A (ko) | 2006-06-05 |
| KR100611065B1 true KR100611065B1 (ko) | 2006-08-09 |
Family
ID=37157150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040099221A KR100611065B1 (ko) | 2004-11-30 | 2004-11-30 | 셀 영역과 더미 패턴 영역을 포함한 반도체 메모리 소자및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100611065B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11670700B2 (en) | 2020-07-29 | 2023-06-06 | Samsung Electronics Co., Ltd. | Semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100876806B1 (ko) | 2006-07-20 | 2009-01-07 | 주식회사 하이닉스반도체 | 이중 패터닝 기술을 이용한 반도체 소자의 트랜지스터 형성방법 |
| KR101382505B1 (ko) | 2007-09-03 | 2014-04-10 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191018A (ja) * | 1996-01-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2004
- 2004-11-30 KR KR1020040099221A patent/KR100611065B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191018A (ja) * | 1996-01-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11670700B2 (en) | 2020-07-29 | 2023-06-06 | Samsung Electronics Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060060282A (ko) | 2006-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100350055B1 (ko) | 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법 | |
| US20050201155A1 (en) | Memory device and fabrication method thereof | |
| KR100441998B1 (ko) | 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법 | |
| US8048739B2 (en) | Method of manufacturing flash memory device | |
| US20050105332A1 (en) | Memory device and fabrication method thereof | |
| KR20130073488A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100611065B1 (ko) | 셀 영역과 더미 패턴 영역을 포함한 반도체 메모리 소자및 그 제조 방법 | |
| KR101194916B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US7041555B2 (en) | Method for manufacturing flash memory device | |
| US7405124B2 (en) | Fabricating method of non-volatile memory | |
| KR100598092B1 (ko) | 플래시 메모리 및 그 형성 방법 | |
| KR100479604B1 (ko) | 반도체 소자의 제조 방법 | |
| US6812096B2 (en) | Method for fabrication a flash memory device having self-aligned contact | |
| TWI813965B (zh) | 半導體裝置及其形成方法 | |
| KR100766211B1 (ko) | 플래시 메모리 소자의 콘택 형성방법 | |
| KR101116287B1 (ko) | 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법 | |
| US7060561B2 (en) | Method for fabricating memory device | |
| KR100971419B1 (ko) | 리세스드 게이트를 구비한 반도체소자의 제조 방법 | |
| WO2023142227A1 (zh) | 半导体结构及其制造方法 | |
| KR100958632B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100732771B1 (ko) | 리세스 게이트를 가지는 반도체 소자의 제조방법 | |
| KR20100079753A (ko) | 반도체 소자의 제조 방법 | |
| KR100939769B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR101204922B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| KR20030093818A (ko) | 반도체 소자의 콘택홀 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100729 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |