KR100732771B1 - 리세스 게이트를 가지는 반도체 소자의 제조방법 - Google Patents

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Abstract

게이트 기울어짐 현상을 방지할 수 있는 리세스 게이트를 가지는 반도체 소자의 제조방법이 제공된다. 본 발명에 따른 리세스 게이트를 가지는 반도체 소자의 제조방법은 (a)액티브영역과 소자분리영역이 형성되어 있는 셀영역과 더미영역으로 구분되는 반도체 기판을 제공하는 단계, (b)반도체 기판을 식각하여 소정의 길이를 가지는 리세스 트렌치를 셀영역과 더미영역까지 연장되도록 형성하는 단계, (c)상기 단계에 의해 형성된 구조물 상에 게이트 산화막을 형성하는 단계, (d)게이트 산화막 상에 폴리실리콘막, 텅스텐실리사이드막, 하드마스크막을 차례로 증착하는 단계, 및 (e)하드마스크, 텅스텐실리사이드막, 및 폴리실리콘막을 차례대로 식각하여 리세스 게이트 패턴을 완성하는 단계를 포함한다.
반도체, 리세스, 더미, 게이트, 기울어짐, leaning

Description

리세스 게이트를 가지는 반도체 소자의 제조방법{Method for preventing gate line leaning}
도 1은 종래의 리세스 게이트를 가지는 반도체 소자를 나타내는 평면도이다.
도 2는 도 1에서 셀영역(100)인 C-D를 따라 절개한 면의 단면도이다.
도 3은 도 1에서 더미영역(110)인 A-B를 따라 절개한 면의 단면도이다.
도 4는 상기 도 1에서 A-B부분에 대한 실제 TEM(Transmission Electron Microscope) 사진을 나타낸다.
도 5는 도 1에서 C-D부분에 대한 실제 TEM(Transmission Electron Microscope) 사진을 나타낸다.
도 6 내지 도 10은 본 발명의 실시예에 따른 리세스 게이트를 가지는 반도체 소자의 제조방법을 설명하기 위한 평면도 또는 단면도이다.
본 발명은 리세스 게이트를 가지는 반도체 소자의 제조방법에 관한 것으로 서, 보다 상세하게는 리세스 게이트를 가지는 반도체 소자에 있어서 리세스가 형성되는 부분을 셀영역 뿐만 아니라 워드라인의 양쪽 끝부분의 콘택 패드하부의 더미영역까지 확장 형성하여 게이트의 기울어짐(leaning) 현상을 방지할 수 있는 리세스 게이트를 가지는 반도체 소자의 제조방법에 관한 것이다.
도 1은 종래의 리세스 게이트를 가지는 반도체 소자를 나타내는 평면도이다.
도 1에 도시된 바와 같이 종래의 리세스 게이트를 가지는 반도체 소자는 액티브영역(112)이 소자분리영역(113)에 의해 절연(isolation)되어 있는 셀영역(100)과 메모리 셀을 구성하지는 않지만 셀영역(100) 주위에서 워드라인 패드부와 같은 것이 존재하는 더미영역(110)으로 나누어 진다.
그리고, 상기와 같은 셀영역(100)과 더미영역(110)으로 구성되는 반도체 기판의 셀영역의 액티브영역(112)과 소자분리영역(113)을 가로질러 소정의 깊이를 가진 리세스 트렌치(recess trench)가 형성된다.
도 2는 도 1에서 셀영역(100)인 C-D를 따라 절개한 면의 단면도이다.
도 2에 도시된 바와 같이 액티브영역(112)과 소자분리영역(113)을 가로지르며, 트렌치(114)가 형성되어 있으며, 상기 트렌치(114) 내부에는 게이트산화막(115)과 상기 게이트산화막(115) 상에는 폴리실리콘(Poly Si; 116), 텅스텐실리사이드(117), 하드마스크로서 실리콘 나이트라이드막(118)으로 구성된 게이트 스택(gate stack)이 형성되어 있다.
도 3은 도 1에서 더미영역(110)인 A-B를 따라 절개한 면의 단면도이다.
도 3에 도시된 바와 같이 종래의 리세스 트렌치(recess trench)를 가지는 반 도체 소자는 더미영역(110)에는 리세스 트렌치가 형성되지 않고, 반도체 기판의 상부에 게이트스택, 즉 폴리실리콘(116), 텅스텐실리사이드(117) 및 하드마스크(118)가 형성되어 있음을 알 수 있다.
최근 DRAM 소자의 집적도, 특히 80nm 이하의 소자에서 워드라인(word line)을 형성함에 있어서 집적도 증가에 따라 워드라인의 선폭이 감소하고 있으며, 또한 미세 워드라인 패턴과 워드라인과 랜딩 플러그 콘택(LPC)과의 분리(isolation)를 위하여 게이트 하드마스크(hard mask; 118)의 두께가 증가하고 있다.
그로 인해 게이트 하드마스크층(118)과 텅스텐 실리사이드(WSix)층(117)과의 스트레스가 증가될 우려가 있으며, 특히 후속 열공정(thermal process)에서 결정화되면서 발생하는 부피변화로 인한 스트레스가 발생하고, 또한 텅스텐 실리사이드 층(117)이 결정화될 때 그 내부에서 잉여 실리콘(excess silicon)의 이동이 이미 발생한 스트레스로 인하여 국부적으로(locally) 진행되어 게이트가 기울어지는 현상(leaning)이 발생할 수 있다.
도 4는 상기 도 1에서 A-B부분에 대한 실제 TEM(Transmission Electron Microscope) 사진을 나타내며, 도 5는 도 1에서 C-D부분에 대한 실제 TEM(Transmission Electron Microscope) 사진을 나타낸다.
상기와 같은 게이트의 기울어짐 현상은 동일 액티브영역 내의 게이트 간의 간격을 좁게하여 후속공정시 열린공간(open area)의 부족으로 인해 랜딩 플러그 콘택이 오픈(open)되지 않거나, 임플란트 도즈량(dose) 분포의 분균일 문제를 유발할 우려가 있다.
또한, 다른 방향의 셀은 게이트간 간격의 증가로 인하여 게이트와 랜딩플러그콘택간 분리(isolation)를위한 층이 랜딩 플러그 콘택 식각공정시 많이 손실(loss)되어 SAC(self align contact) 불량(fail) 현상이 발생하게 될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트의 기울어짐(leaning) 현상을 방지할 수 있는 리세스 게이트를 가지는 반도체 소자의 제조방법을 제공하는데에 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 리세스 게이트를 가지는 반도체 소자의 제조방법은 (a)액티브영역과 소자분리영역이 형성되어 있는 셀영역과 더미영역으로 구분되는 반도체 기판을 제공하는 단계, (b)반도체 기판을 식각하여 소정의 길이를 가지는 리세스 트렌치를 셀영역과 더미영역까지 연장되도록 형성하는 단계, (c)상기 단계에 의해 형성된 구조물 상에 게이트 산화막을 형성하는 단계, (d)게이트 산화막 상에 폴리실리콘막, 텅스텐실리사이드막, 하드마스크막을 차례로 증착하는 단계, 및 (e)하드마스크, 텅스텐실리사이드막, 및 폴리 실리콘막을 차례대로 식각하여 리세스 게이트 패턴을 완성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
또한, 도면에서 층과 막 또는 영역들의 크기 두께는 명세서의 명확성을 위하여 과장되어 기술된 것이며, 어떤 막 또는 층이 다른 막 또는 층의 "상에" 형성된다라고 기재된 경우, 상기 어떤 막 또는 층이 상기 다른 막 또는 층의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막 또는 층이 개재될 수도 있다.
도 6 내지 도 10은 본 발명의 실시예에 따른 리세스 게이트를 가지는 반도체 소자의 제조방법을 설명하기 위한 평면도 또는 단면도이다.
본 발명의 실시예에 따른 리세스 게이트를 가지는 반도체 소자의 제조를 위해서는 먼저, 도 6에 도시된 바와 같이 액티브영역(601)과 소자분리영역(602)이 형성되어 있으며, 셀영역(610)과 더미영역(620)으로 나누어진 반도체 기판을 제공한다.
이때, 반도체 기판에 액티브영역(601)과 소자분리영역(602)를 형성하는 기술은 통상의 반도체 소자 제조공정에서 사용되는 STI(shallow trench isolation) 기술과 동일한 기술이 사용되는데, 다만 특이한 것은 종래에는 반도체 기판 상에 액티브영역(601)이 셀영역(610)에만 존재함에 비해 본 발명에서는 셀영역(610) 뿐만 아니라 더미영역(620)에도 액티브영역(603)이 존재한다. 보다 구체적으로, 이러한 더미영역(620)의 액티브영역(603)은 워드라인의 양쪽 끝부분의 콘택패드 하부에 대응하는 영역에 형성될 수 있다.
또한, 더미영역(620)에 존재하는 액티브영역(603)은 그 깊이는 셀영역에 존재하는 액티브영역(601)보다 면적이 넓게 형성해주는 것이 바람직하다.
다음으로, 도 7에 도시된 바와 같이 액티브영역(601,603)과 소자분리영역(602)이 형성된 반도체 기판을 식각하여 소정의 깊이를 가지는 리세스 트렌치(recess trench; 604)를 형성한다.
리세스 트렌치(604)는 채널의 길이를 연장시켜주기 위해 사용되는 것으로, 포토에칭공정에 의해 형성되며, 본 발명에서도 통상의 리세스 트렌치를 형성하는 방법에 의해 리세스 트렌치(604)를 형성한다.
다만, 본 발명의 리세스 트렌치(604)를 형성함에 있어서 특이한 것은 리세스 트렌치(604)를 셀영역(610) 뿐만 아니라 더미영역(620)까지, 구체적으로는 더미영역(620)의 액티브영역(603)까지 연장되도록 형성해주는 것이다.
리세스 트렌치(604)를 더미영역(620)까지 연장해주는 이유는 후에 리세스 트렌치(604)에 형성될 게이트라인을 더미영역(620)에서 일정한 깊이를 가지고 단단하게 고정시켜 줌으로써 게이트라인이 한쪽으로 기울어지는 것을 방지하고자 위함이다.
또한, 더미영역(620) 중에서도 액티브영역(603) 부근에 리세스 트렌치(604)를 형성해주는데, 그 이유는 소자분리영역(602)는 산화물로서 공정중에 소실될 우려가 있어, 게이트라인을 단단하게 고정시켜 주기에 부적합하기 때문이다.
따라서, 상기와 같이 더미영역(620)에도 별도의 액티브영역(603)을 형성하고, 여기에 리세스 트렌치(604)를 형성함으로써, 게이트라인의 기울어짐 방지역할을 할 수 있게 된다. 이에 대해서는 후에 보다 자세히 설명한다.
도 8과 도 9는 하기 공정을 진행한 후의 도 7의 E-F부분의 절개 단면도이다.
다음으로, 도 8에 도시된 바와 같이 상기 도 7까지의 단계에 의해 형성된 구조물 상에 게이트 산화막(gate oxide; 606)를 콘포말(conformal)하게 형성하고, 계속하여 폴리실리콘(607), 텅스텐실리사이드막(608), 하드마스크막으로서 실리콘나이트라이드막(609)을 차례대로 형성한다.
폴리실리콘(607)은 텅스텐실리사이드막(608)과 게이트산화막(606)과의 접촉성(adhesion)을 개선하고, 스트레스에 대한 버퍼(buffer) 역할을 하는 것으로, 도핑된 폴리실리콘(doped poly Si)으로 형성한다.
텅스텐실리사이드막(608)은 텅스텐과 실리콘의 화합물로서 게이트의 저항을 줄이기 위하여 사용한다.
게이트 하드마스크(609)는 실리콘나이트라이드 주로 형성되며 게이트 폴리 에칭 등 SAC(self align contact)시 게이트 라인을 보호하는 마스크 역할을 한다.
기타, 하드마스크(609) 상에는 반사방지막(ARC)등이 도포될 수도 있다.
다음으로, 도 9에 도시된 바와 같이 하드마스크막(609), 텅스텐실리사이드막 (608), 및 폴리실리콘막(607)을 차례대로 식각하여 게이트패턴을 완성한다.
상기 식각공정은 먼저, 포토마스크를 이용하여 하드마스크막(609)을 식각한 후, 하드마스크(609)를 식각마스크로 그 하부의 텅스텐실리사이드막(608)과 폴리실리콘막(607)을 차례대로 식각하게 된다.
도 10은 하기 공정을 진행한 후의 도 7의 G-H를 따라 절개한 면의 절개단면도이다.
즉, 도 10은 더미영역(620)에 대한 절개 단면도인데, 도 10에 도시된 바와 같이 본 발명에서는 더미영역(620)의 하부에도 리세스 트렌치가 형성되어 있고, 상기 리세스 트렌치 상에 폴리실리콘(607), 텅스텐실리사이드(608), 및 하드마스크막(609)로 된 리세스 게이트가 형성되어 있음을 알 수 있다.
상기와 같이 본 발명은 셀영역(610) 뿐만 아니라 더미영역(620)에까지 리세세 트렌치를 연장하여 형성하고, 이러한 리세스 트렌치 상에 게이트스택을 형성하기 때문에, 게이트스택이 열적 스트레스를 받더라도 한쪽으로 기울어지는 현상을 방지할 수 있게 된다.
이상 첨부된 도면 및 표를 참조하여 본 발명의 실시예를 설명하였으나, 본 발명은 상기 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예에 따른 리세스 게이트를 가지는 반도체 소자의 제조방법에 의하면 게이트스택이 공정중에 한쪽으로 기울어지는 것을 방지할 수 있어, LPC가 오픈되지 않는 현상, SAC fail을 방지할 수 있다.

Claims (4)

  1. (a) 액티브영역과 소자분리영역이 형성되어 있는 셀영역과 더미영역으로 구분되는 반도체 기판을 제공하는 단계;
    (b) 상기 반도체 기판을 식각하여 소정의 길이를 가지는 리세스 트렌치를 상기 셀영역과 상기 더미영역까지 연장되도록 형성하는 단계;
    (c) 상기 단계에 의해 형성된 구조물 상에 게이트 산화막을 형성하는 단계;
    (d) 상기 게이트 산화막 상에 폴리실리콘막, 텅스텐실리사이드막, 하드마스크막을 차례로 증착하는 단계; 및
    (e) 상기 하드마스크, 텅스텐실리사이드막, 및 폴리실리콘막을 차례대로 식각하여 리세스 게이트 패턴을 완성하는 단계를 포함하는 리세스 게이트를 가지는 반도체 소자의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 더미영역에 연장되어 있는 리세스 트렌치는 상기 더미영역의 액티브영역에 형성되는 것을 특징으로 하는 리세스 게이트를 가지는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 더미영역에 형성되는 상기 액티브영역은 워드라인의 양쪽 끝부분의 콘택패드 하부에 형성되는 것을 특징으로 하는 리세스 게이트를 가지는 반도체 소자의 제조방법.
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KR20050081758A (ko) * 2004-02-16 2005-08-19 삼성전자주식회사 활성 리세스 채널 트랜지스터의 셀 블록 패턴

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