KR20060061107A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000002184 metal Substances 0.000 claims abstract description 35
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 49
- 229920005591 polysilicon Polymers 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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Abstract
본 발명은 접합 영역과 금속 플러그가 접촉하는 계면의 단위 면적당 표면적을 증가시켜 접합 영역과 금속 플러그 간의 계면저항을 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자는 실리콘 기판의 활성 영역 위에 형성되어 있는 복수의 게이트와, 게이트를 기준으로 양측에 위치하며, 실리콘 기판 내에 소정 깊이를 가지고 형성되어 있는 접합 영역과, 접합 영역 위에 형성되어 있는 금속 플러그를 포함하고, 접합 영역의 상부 표면은 요철 형상의 프로파일을 가진다.
금속플러그, 접합영역, 계면저항, 표면적, 요철, MPS
Description
도 1은 본 발명의 실시예에 따른 반도체 소자의 구조를 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
- 도면의 주요 부분에 대한 설명 -
100 : 실리콘 기판 120 : 게이트
130 : 접합 영역 140 : 준안정폴리실리콘 돌기 형성막
145 : 준안정폴리실리콘 돌기
150 : 층간절연막 160 : 금속 플러그
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 접합 영역과 금속 플러그 간의 계면 저항을 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 금속 플러그는 반도체 소자의 다층 금속 배선 공정 시, 접합 영역과 금속 배선 또는 하부 금속 배선과 상부 금속 배선을 전기적으로 연결시켜주는 전도선 역할을 한다.
종래의 반도체 소자의 금속 플러그 제조 방법에 따르면, 접합 영역이 형성되어 있는 반도체 기판 위에 소정 두께의 층간 절연막을 형성하고, 이를 선택적 식각하여 접합 영역의 일부분을 드러내는 콘택홀을 형성한 다음, 콘택홀을 금속으로 매립하여 접합 영역과 금속 배선을 전기적으로 연결시켜주는 금속 플러그를 형성하였다.
그런데, 종래 기술에 따른 반도체 소자는 현재 디램 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 트랜지스터의 형성 면적이 점점 줄어들고 있고, 이에 따라 접합 영역의 면적 또한 점점 감소하고 있다.
그러나, 접합 영역의 면적이 감소하면, 접합 영역과 금속 배선을 연결하기 위한 금속 플러그와 접촉 면적이 작아지게 때문에, 금속 플러그와 접합 영역 간의 계면 저항이 높아진다.
또한, 금속 플러그와 접합 영역 간의 계면 저항이 높아지게 되면, 계면 저항으로 인해 금속 플러그와 접합 영역 간에 흐르는 전류가 감소하고, 이는 디램 셀의 기록 마진(write margin) 또한 감소시켜 리프레쉬 특성을 저하시키는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 접합 영역과 금속 플러그 간의 접촉 계면의 단위 면적당 표면적을 증가시켜 접합 영역과 금속 플러그 간의 계면저항을 감소시키도록 하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 실리콘 기판의 활성 영역 위에 형성되어 있는 복수의 게이트와, 상기 게이트를 기준으로 양측에 위치하며, 상기 기판 내에 소정 깊이를 가지고 형성되어 있는 접합 영역과, 상기 접합 영역 위에 형성되어 있는 금속 플러그를 포함하고, 상기 접합 영역의 상부 표면은 요철 형상의 프로파일을 가지는 반도체 소자를 제공한다.
여기서, 상기 요철 형상의 프로파일은 준안정폴리실리콘 돌기를 식각 마스크로 상기 접합 영역의 상부 표면을 소정 깊이만큼 선택 식각하여 이루어지는 것이 바람직하다.
상기한 다른 목적을 달성하기 위해 본 발명은 실리콘 기판 위에 게이트 및 접합 영역을 형성하는 단계와, 상기 게이트 및 접합 영역 위에 준안정폴리실리콘 돌기 형성막을 증착하는 단계와, 상기 준안정폴리실리콘 형성막 표면에 준안정폴리실리콘 돌기를 형성하는 단계와, 상기 준안정폴리실리콘 돌기를 식각 마스크로 상기 접합 영역의 상부 표면을 소정 깊이만큼 선택적 식각하는 단계와, 상기 준안정폴리실리콘 돌기를 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한 다.
여기서, 상기 준안정폴리실리콘 돌기 형성막은 도프드 폴리 실리콘막과 언도프드 폴리 실리콘막 및 도프드 폴리 실리콘막/언도프드 폴리 실리콘막이 순차 적층되어 있는 이중막 중 적어도 어느 하나의 막을 선택하여 사용하는 것이 바람직하다.
또한, 상기 준안정폴리실리콘 돌기 형성막을 증착하는 단계 이전에 버퍼용막을 증착하는 단계를 더 포함하고, 이는 상기 준안정폴리실리콘 돌기를 제거하는 단계 이후에 제거하는 것이 바람직하다.
또한, 상기 준안정폴리실리콘 돌기를 식각 마스크로 상기 접합 영역의 상부 표면을 소정 깊이만큼 선택적 식각하는 단계 이후에 상기 접합 영역의 도핑 이온을 보상하는 공정을 더 포함하는 것이 바람직하다.
즉, 본 발명은 접합 영역과 금속 플러그가 접촉하는 계면의 단위 면적당 표면적을 늘림으로써, 반도체 소자의 기생저항이 감소시키고, 전류 손실을 방지하여 소자의 리프레쉬 특성을 향상시킬 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 접합 영역과 금속 플러그의 계면저항 개선을 위한 반도체 소자 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1을 참고로 하여 본 발명의 실시예에 따른 반도체 소자의 구조를 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 구조를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 실리콘 기판(100)의 활성 영역 위에 복수의 게이트(120)가 형성되어 있다.
상기 복수의 게이트(120)는 게이트 산화막(122)과 게이트 전극(126) 및 하드마스크 질화막(128)이 적층된 구조물을 말한다. 또한, 상기 게이트 전극(126)은 폴리실리콘막과 텅스텐 실리사이드막이 순차 적층되어 있는 이중막 구조로 형성할 수 있다.
또한, 상기 게이트(120)의 양측에 위치하는 기판(100) 내에는 소정 깊이를 가지는 접합 영역(130)이 형성되어 있으며, 그 위에는 금속 플러그(160)가 위치하여 금속 배선 또는 커패시터 등과 같은 상부 구조(도시하지 않음)와 전기적으로 연결하는 도전선 역할을 한다.
특히, 본 발명의 실시예에 따른 접합 영역(130)의 상부 표면 즉, 금속 플러그(140)와 접촉하는 계면은 요철 형상의 프로파일을 가지고 있으며, 이는 준안정폴 리실리콘(MPS) 돌기(도시하지 않음)를 식각 마스크로 상기 접합 영역(130)의 상부 표면을 소정 깊이만큼 선택 식각하여 이루어진다.
미설명 부호 124는 상기 복수의 게이트(120)의 양 측벽에 형성된 게이트 스페이서를 지칭하고, 150은 층간 절연막을 지칭한다.
앞서 설명한 바와 같이, 본 발명에 따른 반도체 소자는 접합 영역과 금속 플러그가 접촉하는 계면을 요철 형상의 프로파일을 가지게 함으로써, 접촉 계면의 단위 면적당 표면적을 증가시킬 수 있다. 따라서, 접합 영역과 금속 플러그가 접촉하는 계면의 저항이 감소시켜 전류의 손실을 방지하고, 소자의 리프레쉬 특성을 향상시키는 것이 가능하다.
그러면, 도 2a 내지 도 2e 및 도 1을 참고로 하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 보다 상세하게 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 금속과 반도체의 계면저항 개선을 위한 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
우선, 도 2a에 도시한 바와 같이, 실리콘 기판(100)의 활성 영역 위에 게이트 산화막(122)과 게이트 전극(126) 및 하드마스크 질화막(128)이 순차 적층된 구조로 복수의 게이트(120)를 형성한다. 여기서, 상기 복수의 게이트(120) 중 게이트 전극(126)은 폴리실리콘막 및 텅스텐 실리사이드막이 순차 적층되어 있는 이중막으로 형성할 수 있다.
그리고, 상기 게이트(120)를 이온 주입 마스크로 실리콘 기판(100) 내에 정 션용 불순물 이온을 주입하여 소오스/드레인 정션인 접합 영역(130)을 형성한다.
이어, 도 2b에 도시한 바와 같이, 상기 복수의 게이트(120)의 양 측벽에 게이트 스페이서(124)를 형성하여 게이트(120)를 보호한다.
그런 다음, 상기 게이트 스페이서(124)가 형성된 결과물 전면에 준안정폴리실리콘 돌기 형성막(140)을 형성한다. 이때, 상기 준안정폴리실리콘 돌기 형성막(140)은 도프드 폴리 실리콘막과 언도프드 폴리 실리콘막 및 도프드 폴리 실리콘막/언도프드 폴리 실리콘막이 순차 적층되어 있는 이중막 중 적어도 어느 하나의 막을 선택하여 사용하는 것이 바람직하다.
한편, 상기 준안정폴리실리콘 돌기 형성막을 증착하는 단계 이전에 폴리실리콘 등으로 이루어진 버퍼용막(도시하지 않음)을 증착하는 단계를 더 포함할 수 있으며, 이는 후술하는 준안정폴리실리콘 돌기 형성 이후 준안정폴리실리콘 돌기 제거 공정 시, 제거하는 것이 바람직하다.
그리고, 상기 준안정폴리실리콘 돌기 형성막을 이용하여 결과물 전면에 도 2c에 도시한 바와 같이, 복수의 준안정폴리실리콘 돌기(145)를 형성한다. 이때, 상기 복수의 준안정폴리실리콘 돌기(145)는 접합 영역(130) 위에서 전체적인 프로파일이 요철 형상을 이룬다.
이어, 도 2d에 도시한 바와 같이, 상기 준안정폴리실리콘 돌기(145)를 식각 마스크로 상기 접합 영역(130)의 상부 표면을 소정 깊이만큼 선택 식각한다. 이때, 상기 접합 영역(130)의 상부 표면은 요철 형상을 가지는 준안정폴리실리콘 돌기(145)를 식각 마스크로 이용하여 형성하였기 때문에 접합 영역(130)의 상부 표 면 또한, "A"와 같이, 요철 형상의 프로파일을 가진다. 이에 따라, 최근 소자가 고집적화됨에 따라 감소하고 있는 접합 영역(130) 상부 표면의 단위면적당 표면적을 증가시킬 수 있다.
그런 다음, 도 2e에 도시한 바와 같이, 상기 준안정폴리실리콘 돌기(145)를 제거한다.
그리고, 상기 상부 표면의 일부분이 식각된 접합 영역(130)에 3족 이온 또는 5족 이온을 추가 도핑하거나, 상기 상부 표면의 일부분이 식각된 접합 영역(130)을 빛 또는 파장을 이용하여 큐어링(curing)하여 식각 공정으로부터 손실된 접합 영역(130)의 도핑 이온을 보상하는 공정을 진행한다. 그러나, 이는 본 발명을 이루기 위해 반드시 필요한 공정은 아니며, 공정 조건 및 공정 특성에 따라 생략 가능하다.
그 후, 상기 결과물 전면에 층간 절연막(150)을 증착하여 게이트(120)를 매립한 다음, 소정의 사진 식각 공정을 진행하여 접합 영역(130)의 일부분을 노출하는 콘택홀(도시하지 않음)을 형성한다.
그리고, 상기 콘택홀을 텅스텐 등의 금속 물질로 매립하여 접합 영역(130)과 접촉하는 금속 플러그(160)를 형성한다.(도 2 참조).
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 접합 영역의 상부 표면을 요철 형상의 프로파일을 가지게 하여 접합 영역과 금속 플러그가 접촉하는 접촉계면의 표면적을 증가시킴으로써, 접합 영역과 금속 플러그 간의 계면 저항을 줄일 수 있어, 전류 손실을 방지할 수 있다.
이와 같이, 전류 손실이 방지되면, 소자의 쓰기(tWR) 시간이 감소하는 바, 트랜지스터의 구동 속도 또한 빠르게 할 수 있어 디램 셀의 리프레쉬 특성을 개선할 수 있다.
Claims (9)
- 실리콘 기판의 활성 영역 위에 형성되어 있는 복수의 게이트와,상기 게이트를 기준으로 양측에 위치하며, 상기 기판 내에 소정 깊이를 가지고 형성되어 있는 접합 영역과,상기 접합 영역 위에 형성되어 있는 금속 플러그를 포함하고,상기 접합 영역의 상부 표면은 요철 형상의 프로파일을 가지는 반도체 소자.
- 제1항에 있어서,상기 요철 형상의 프로파일은 준안정폴리실리콘 돌기를 식각 마스크로 상기 접합 영역의 상부 표면을 소정 깊이만큼 선택 식각하여 이루어진 반도체 소자.
- 실리콘 기판 위에 게이트 및 접합 영역을 형성하는 단계와,상기 게이트 및 접합 영역 위에 준안정폴리실리콘 돌기 형성막을 증착하는 단계와,상기 준안정폴리실리콘 형성막 표면에 준안정폴리실리콘 돌기를 형성하는 단계와,상기 준안정폴리실리콘 돌기를 식각 마스크로 상기 접합 영역의 상부 표면을 소정 깊이만큼 선택적 식각하는 단계와,상기 준안정폴리실리콘 돌기를 제거하는 단계를 포함하는 반도체 소자의 제 조 방법.
- 제3항에 있어서,상기 준안정폴리실리콘 돌기 형성막은 도프드 폴리 실리콘막과 언도프드 폴리 실리콘막 및 도프드 폴리 실리콘막/언도프드 폴리 실리콘막이 순차 적층되어 있는 이중막 중 적어도 어느 하나의 막을 선택하여 사용하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 준안정폴리실리콘 돌기 형성막을 증착하는 단계 이전에 버퍼용막을 증착하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 버퍼용막은 상기 준안정폴리실리콘 돌기를 제거하는 단계 이후에 제거하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 버퍼용막은 폴리실리콘을 이용하여 형성하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 준안정폴리실리콘 돌기를 식각 마스크로 상기 접합 영역의 상부 표면을 소정 깊이만큼 선택적 식각하는 단계 이후에 상기 접합 영역의 도핑 이온을 보상하는 공정을 더 포함하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 접합 영역의 도핑 이온을 보상하는 공정에서 도핑 이온은 As 또는 P 이온을 사용하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040099985A KR20060061107A (ko) | 2004-12-01 | 2004-12-01 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040099985A KR20060061107A (ko) | 2004-12-01 | 2004-12-01 | 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060061107A true KR20060061107A (ko) | 2006-06-07 |
Family
ID=37157696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040099985A KR20060061107A (ko) | 2004-12-01 | 2004-12-01 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060061107A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100909780B1 (ko) * | 2007-10-30 | 2009-07-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100935194B1 (ko) * | 2007-11-14 | 2010-01-06 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
-
2004
- 2004-12-01 KR KR1020040099985A patent/KR20060061107A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100909780B1 (ko) * | 2007-10-30 | 2009-07-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US7736971B2 (en) | 2007-10-30 | 2010-06-15 | Hynix Semiconductor Inc. | Semiconductor device and method of fabricating the same |
| KR100935194B1 (ko) * | 2007-11-14 | 2010-01-06 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
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