JP2006202928A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】窒化膜５のエッチング時に、広ゲートピッチＰ１間において、拡散層４が損傷を受けることがあった。
【解決手段】はじめにシリコン基板１上に隣り合って複数の拡散層４、ゲート２およびサイドウォール３を形成する。次いで拡散層４、ゲート２およびサイドウォール３上に、表面がゲート２の上端よりも高い位置にあり、かつ、狭ゲートピッチＰ間の間隙の全体に充填されるように窒化膜５を積層する。つづいて窒化膜５上の表面を平坦化した後、窒化膜６上に酸化絶縁膜６を積層する。その後、コンタクト孔７を形成し、その内部に接続プラグ８を形成する。
【選択図】図１

Description

本発明は、ゲートピッチ間にコンタクト孔が形成された半導体装置の製造方法に関する。
従来、シリコン基板上に窒化膜を形成し、この窒化膜をエッチングして溝を設け、この溝の底部にゲート用の酸化膜を形成し、溝の部分に金属膜を成膜し、イオン注入によりシリコン基板にソース電極およびドレイン電極を形成するようにした半導体装置の製造方法がある（例えば、特許文献１参照）。
また、図２（ａ）および（ｂ）に示すように、拡散層およびゲート上に窒化膜（ダイレクト窒化膜）を設けた集積回路も知られている。
図２（ａ）に示す集積回路は、以下のようにして製造される。すなわち、シリコン基板１上に拡散層（トランジスタ）４を形成し、その上に窒化膜５を積層する。この窒化膜５の上に酸化絶縁膜６を積層し、コンタクトエッチングによりコンタクト孔７を形成し、このコンタクト孔７に接続プラグ８を形成し、その上部に銅配線９を形成する。窒化膜５は、コンタクトエッチング工程における、拡散層４の直上の酸化絶縁膜６のエッチングストッパ膜としての機能と、引っ張り応力によるＮＭＯＳトランジスタの歪に対するストレスコントロールを行い、性能を向上させる機能とを有している。
特開平１０−２７０６８８号公報
一般に、トランジスタのスケールを縮小していくと、必然的にゲートピッチ（コンタクト孔の中心間の距離）も縮小される。すなわち、図３（ａ）に示すように、スケールを縮小前の、ゲート長９０ｎｍ世代のものでは、ゲートピッチが最も狭い部分である狭ゲートピッチＰは約３８０ｎｍ、サイドウォール３の端から端までが約１４０ｎｍである。これに比べて、図３（ｂ）に示すように、ゲート長６５ｎｍ世代では、狭ゲートピッチＰが３００ｎｍ程度、サイドウォール３の端から端までが８０ｎｍ程度に縮小される。
図２（ａ）に示すような従来の製造方法は、拡散層コンタクト部における窒化膜５の膜厚Ｔ（ＮＭＯＳトランジスタの性能を考慮して５０ｎｍ程度）は、どのゲートピッチ間、すなわち、狭ゲートピッチＰ間およびゲートピッチが広い広ゲートピッチＰ１間でも均一な構造であり、これにより、コンタクト孔７を形成するときの酸化絶縁膜６のエッチングストッパ膜としての機能を充分に果たしている。
ところが、図３（ｂ）に示したような、８０ｎｍ程度の狭ゲートピッチＰ間における拡散層コンタクト部では、窒化膜５の膜厚が４０ｎｍを超えると、図２（ｂ）に示すように、その窒化膜５によりサイドウォール３、３間の間隙が埋まってしまう。この埋まった窒化膜５ａのため、この部分５ａの膜厚が広ゲートピッチＰ１における膜厚Ｔより数倍に大きくなり、窒化膜５のエッチング時間に大きな差が生じることとなる。このため、膜厚の薄い広ゲートピッチＰ１間ではオーバーエッチングにより拡散層４が損傷を受けるおそれが生じる。
これを避けるため、狭ゲートピッチＰの間が埋まらない程度の膜厚で窒化膜５を積層させた場合には、膜厚が小さすぎて、ストレスコントロール膜としてＮＭＯＳトランジスタの性能を所望のスペックまで引き上げることが困難となる。
本発明によれば、
半導体基板の一表面に、拡散層、ゲート電極および側壁絶縁膜からなるＭＯＳＦＥＴを複数、形成する工程と、
前記ＭＯＳＦＥＴのゲートピッチ間の間隙全体を埋め込むこむとともに、その表面が前記ゲート電極の上面よりも高い位置となるように、シリコンおよび窒素を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜の表面を平坦化する工程と、
前記第１絶縁膜上に第２絶縁膜を積層する工程と、
前記第２絶縁膜および前記第１絶縁膜を選択的にエッチングし、前記拡散層に達するコンタクト孔を形成する工程と、
前記コンタクト孔に導電膜を埋設し接続プラグを形成する工程と、
前記第２絶縁膜上に前記接続プラグと接続される配線層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法、
が提供される。
本発明の半導体装置の製造方法においては、窒化膜をゲート高さより高くなるように積層し、ＣＭＰ法などにより平坦化を行い、その上に酸化絶縁膜を積層させた後、コンタクトエッチングをすることにより、窒化膜が拡散層上の全ての部分で均一な膜厚で積層され、これにより、拡散層上のコンタクトエッチングにおいて、窒化膜厚の相違によるオーバーエッチングを回避することができるとともに、ストレスコントロール膜としての機能を果し得る窒化膜厚が得られる。
本発明は、ゲートピッチ間の最小寸法が１００ｎｍ以下であるとき、より効果的である。
本発明によれば、拡散層上の全ての箇所で窒化膜を均一にすることにより、オーバーエッチングを防止し、半導体装置の性能を向上させることができる。
以下、本発明の実施形態について、図面を用いて説明する。
はじめに、図１（ａ）に示すように、半導体基板の一表面に複数のＭＯＳＦＥＴを形成する。すなわち、シリコンからなる半導体基板１上にゲート２およびサイドウォール３を形成した後、イオン注入を行い拡散層４（ソース・ドレイン領域）を形成する。次いでゲート２および拡散層４の表面にシリサイド膜を形成する。
図中各部の概略寸法は以下のとおりである。
ゲート長：６５ｎｍ
狭ゲートピッチＰ：３００ｎｍ
サイドウォール３の端から端までの距離：８０ｎｍ
次に、ＭＯＳＦＥＴのゲートピッチ間の間隙全体を埋め込むとともに、その表面がゲート２の上面よりも高い位置となるように、ダイレクト窒化膜５（窒化シリコン）を形成する。成膜方法は、本実施形態ではＣＶＤ法を採用した。ダイレクト窒化膜５は、厚みが最も小さい部分（ゲート２の上部以外の部分）においても、ゲート２の高さｈ（例えば、約１１０ｎｍ）以上の厚みH（例えば３００ｎｍ）になるように形成される。ダイレクト窒化膜５は、狭ゲートピッチＰ間の間隙の全てに入り込み、ダイレクト窒化膜５の充填部１０が形成されるようにしている。ゲート２の上部においては、ゲート２の上端面から所定の高さが得られるように、他の部分の厚みより大きい突出部５ｂを形成している。
次に、図１（ｃ）に示すように、ＣMＰ法等によりダイレクト窒化膜５の表面を平坦化させる。
次に、図１（ｄ）に示すように、ダイレクト窒化膜５上にシリコン酸化膜６を積層する。その後、シリコン酸化膜６およびダイレクト窒化膜５をこの順で選択的にエッチングし、拡散層４（ソース・ドレイン領域）に達するコンタクト孔７を形成する。
その後、不図示のバリアメタル膜を形成した後、ダマシンプロセスにより、タングステンからなる接続プラグ８を形成する。
最後に、図１(ｅ)に示すように、シリコン酸化膜６上に銅配線層９を積層する。
以下、本実施形態で説明した製造方法の効果について説明する。
図１(ｄ)のコンタクト孔７のエッチング工程において、ダイレクト窒化膜５は、コンタクトエッチングのストッパとして機能する。このダイレクト窒化膜５は、ゲートピッチ間の間隙全体を埋め込むように形成されるため、狭ゲートピッチＰ間においても広ゲートピッチＰ１間においても均一な膜厚となる。このため、本実施形態の製造方法によれば、従来のような窒化膜の膜厚の違いによるオーバーエッチングを回避することができる。
また、本実施形態の製造方法によれば、ダイレクト窒化膜５を均一な膜厚で形成できる。このため、ストレス制御性に優れ、設計通りのＮＭＯＳ性能を引き出すことが可能となる。こうした効果は、ゲートピッチ間の最小寸法が１００ｎｍ以下であるとき、より顕著となる。
本発明の半導体装置の製造方法の一実施形態を示す製造工程図である。 （ａ）および（ｂ）は、寸法の異なる狭ゲートピッチを有する従来の半導体装置の断面図である。 （ａ）および（ｂ）は、寸法の異なる狭ゲートピッチを有するゲート部分の断面図である。
符号の説明
１ 半導体基板
２ ゲート
３ サイドウォール
４ 拡散層
５ 窒化膜
５ａ 埋った窒化膜
５ｂ 突出部
６ 酸化絶縁膜
７ コンタクト孔
８ 接続プラグ
９ 銅配線層
１０ 充填部
Ｐ 狭ゲートピッチ
Ｐ１ 広ゲートピッチ

Claims (2)

  1. 半導体基板の一表面に、拡散層、ゲート電極および側壁絶縁膜からなるＭＯＳＦＥＴを複数、形成する工程と、
    前記ＭＯＳＦＥＴのゲートピッチ間の間隙全体を埋め込むこむとともに、その表面が前記ゲート電極の上面よりも高い位置となるように、シリコンおよび窒素を含む第１絶縁膜を形成する工程と、
    前記第１絶縁膜の表面を平坦化する工程と、
    前記第１絶縁膜上に第２絶縁膜を積層する工程と、
    前記第２絶縁膜および前記第１絶縁膜を選択的にエッチングし、前記拡散層に達するコンタクト孔を形成する工程と、
    前記コンタクト孔に導電膜を埋設し接続プラグを形成する工程と、
    前記第２絶縁膜上に前記接続プラグと接続される配線層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. ゲートピッチ間の最小寸法が１００ｎｍ以下である請求項１に記載の半導体装置の製造方法。
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