JP5563811B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置および半導体装置の製造方法に関する。
特許文献１および２では、集積度の向上のために、バイポーラトランジスタを有する半導体装置の抵抗素子を素子分離領域に形成することを開示している。たとえば、特許文献１によれば、トレンチ形成後に、シリコン酸化膜をトレンチ内部から基板表面の全面に形成し、その後、抵抗素子部となるポリシリコンを形成し、トレンチ部にポリシリコンを残す加工を行うことにより抵抗素子を形成していることが記載されている。
また、特許文献３では、ＭＯＳトランジスタを作成する際には、基板に素子分離領域を設けるという技術が開示されている。同文献によれば、基板に素子分離領域を設ける際には、素子分離形成領域以外に一旦マスクを形成し、素子分離を形成した後、マスクはウェットエッチングにより除去されることが記載されている。
上記文献記載の従来技術において、ＭＯＳトランジスタを形成する場合には、トランジスタ形成部分の半導体基板表面を露出させる必要がある。
しかしながら、上記従来技術においては、トランジスタの形成前に、受動素子の側壁部分の絶縁膜がトレンチ内部から基板表面にかけて全面に形成されている。このため、受動素子を形成した後、基板表面をウェットエッチングで露出させるために、トレンチ内部には側壁絶縁層を残しつつ半導体基板表面の酸化膜のみ除くという選択的な除去が困難であった。すなわち、ウェットエッチングを行うと、基板表面の絶縁膜だけでなく、トレンチ内部の側壁絶縁層も除去されてしまい、その結果、受動素子と基板間にショートが発生することがあった。
しかしながら、上記従来技術においては、トランジスタの形成前に、受動素子の側壁部分の絶縁膜がトレンチ内部から基板表面にかけて全面に形成されている。このため、受動素子を形成した後、基板表面をウェットエッチングで露出させるために、トレンチ内部には側壁絶縁層を残しつつ半導体基板表面の酸化膜のみ除くという選択的な除去が困難であった。すなわち、ウェットエッチングを行うと、基板表面の絶縁膜だけでなく、トレンチ内部の側壁絶縁層も除去されてしまい、その結果、受動素子と基板間にショートが発生することがあった。
本発明によれば、
基板上に研磨ストッパ膜を形成する工程と、
選択的エッチングにより、前記研磨ストッパ膜および前記基板を除去して、前記基板内に第１のトレンチを形成する工程と、
前記第１のトレンチを埋め込むように、前記研磨ストッパ膜と異なる材料から構成された第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を研磨して、前記研磨ストッパ膜を露出させる工程と、
選択的エッチングにより、前記第１の絶縁膜に凹部を形成する工程と、
前記凹部を埋め込むように、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を研磨して、前記研磨ストッパ膜および前記第１の絶縁膜を露出させ、前記第１のトレンチに受動素子層を形成する工程と、
エッチングにより前記研磨ストッパ膜を除去して、前記基板の表面および前記第１の絶縁膜の側壁を露出させる工程と、を含む半導体装置の製造方法が提供される。
基板上に研磨ストッパ膜を形成する工程と、
選択的エッチングにより、前記研磨ストッパ膜および前記基板を除去して、前記基板内に第１のトレンチを形成する工程と、
前記第１のトレンチを埋め込むように、前記研磨ストッパ膜と異なる材料から構成された第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を研磨して、前記研磨ストッパ膜を露出させる工程と、
選択的エッチングにより、前記第１の絶縁膜に凹部を形成する工程と、
前記凹部を埋め込むように、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を研磨して、前記研磨ストッパ膜および前記第１の絶縁膜を露出させ、前記第１のトレンチに受動素子層を形成する工程と、
エッチングにより前記研磨ストッパ膜を除去して、前記基板の表面および前記第１の絶縁膜の側壁を露出させる工程と、を含む半導体装置の製造方法が提供される。
本発明の製造工程において、第１のトレンチ内の側壁上の第１の絶縁膜は、基板の表面上の研磨ストッパ膜と異なる材料から構成されている。異なる材料のエッチングレートの違いを利用して、研磨ストッパ膜のみ選択的に除去できる。このため、第１のトレンチ内において、第１のトレンチと受動素子層との間に第１の絶縁膜を残したまま、基板を露出させることができる。このため、受動素子層と基板との間のショートを抑制することができ、受動素子層の近くにＭＯＳトランジスタを設けることができる。
また、本発明によれば、
基板と、
前記基板に設けられた第１のトレンチと、
前記第１のトレンチに埋め込まれた受動素子層と、
前記第１のトレンチと前記受動素子層との間に設けられた第１の絶縁膜と、を備え、
上面視において、前記第１のトレンチの周縁部分と、前記第１の絶縁膜の周縁部分とが略一致している、半導体装置が提供される。
基板と、
前記基板に設けられた第１のトレンチと、
前記第１のトレンチに埋め込まれた受動素子層と、
前記第１のトレンチと前記受動素子層との間に設けられた第１の絶縁膜と、を備え、
上面視において、前記第１のトレンチの周縁部分と、前記第１の絶縁膜の周縁部分とが略一致している、半導体装置が提供される。
本発明の半導体装置は、受動素子層の側壁と基板との間に、第１の絶縁膜が設けられている。このため、受動素子層と基板との間のショートを抑制することができる。
また、第１の絶縁膜の周縁部分は、第１のトレンチの周縁部分と略一致しているので、第１の絶縁膜の周縁部分が基板に占める占有面積を小さくすることができる。そのため、受動素子層の近くにＭＯＳトランジスタを設けることができる。
また、第１の絶縁膜の周縁部分は、第１のトレンチの周縁部分と略一致しているので、第１の絶縁膜の周縁部分が基板に占める占有面積を小さくすることができる。そのため、受動素子層の近くにＭＯＳトランジスタを設けることができる。
本発明によれば、信頼性および集積性に優れた半導体装置およびその製造方法が提供される。
（第１の実施の形態）
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図２（ｄ）は、本実施の形態の半導体装置の一部を示す。
本実施の形態の半導体装置は、不図示のＭＯＳトランジスタを備えるものである。
本実施の形態の半導体装置は、基板（シリコン基板１）と、シリコン基板１に設けられた第１のトレンチ３と、第１のトレンチ３に埋め込まれた受動素子層１０と、第１のトレンチ３と受動素子層１０との間に設けられた第１の絶縁膜（シリコン窒化膜４）と、を備え、上面視において、第１のトレンチ３形成の周縁部分と第１の絶縁膜（シリコン窒化膜４）の周縁部分とが略一致している。
また、本実施の形態の半導体装置は、シリコン基板１に設けられた第２のトレンチ８と、第２のトレンチ８に埋め込まれた素子分離膜９とを備える。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図２（ｄ）は、本実施の形態の半導体装置の一部を示す。
本実施の形態の半導体装置は、不図示のＭＯＳトランジスタを備えるものである。
本実施の形態の半導体装置は、基板（シリコン基板１）と、シリコン基板１に設けられた第１のトレンチ３と、第１のトレンチ３に埋め込まれた受動素子層１０と、第１のトレンチ３と受動素子層１０との間に設けられた第１の絶縁膜（シリコン窒化膜４）と、を備え、上面視において、第１のトレンチ３形成の周縁部分と第１の絶縁膜（シリコン窒化膜４）の周縁部分とが略一致している。
また、本実施の形態の半導体装置は、シリコン基板１に設けられた第２のトレンチ８と、第２のトレンチ８に埋め込まれた素子分離膜９とを備える。
図２(ｄ)に示すように、シリコン窒化膜４(第１の絶縁膜)は、第１のトレンチ３からはみ出す、はみ出し部分を有しない。すなわち、シリコン窒化膜４(第１の絶縁膜)は、第１のトレンチ３の内側に設けられ、外側には設けられていない（ただし、製造工程のバラツキ等は許容する）。
また、図２（ｄ）に示すように、第１の絶縁膜（シリコン窒化膜４）は、第１のトレンチ３から突出した受動素子層１０の側壁に沿って、第１のトレンチ３から凸設している。また、素子分離膜９は、第２のトレンチ８から突出した形状を有してもよい。
図２（ｄ）に示すように、受動素子層１０およびその側壁に設けられているシリコン窒化膜４の上面は、シリコン基板１の表面を基準面としたとき、この基準面より高く設けられている。
また、受動素子層１０の上面およびシリコン窒化膜４の上面は、略同一平面を構成している（ただし、製造工程のバラツキ等は許容する）。
また、上記基準面からの受動素子層１０およびシリコン窒化膜４の上面の高さは、同一とすることができる。さらに、上記基準面からの受動素子層１０の上面の高さは、特に限定されないが、たとえば受動素子層１０の抵抗値に応じて適宜設定できる。
図２（ｄ）に示すように、受動素子層１０およびその側壁に設けられているシリコン窒化膜４の上面は、シリコン基板１の表面を基準面としたとき、この基準面より高く設けられている。
また、受動素子層１０の上面およびシリコン窒化膜４の上面は、略同一平面を構成している（ただし、製造工程のバラツキ等は許容する）。
また、上記基準面からの受動素子層１０およびシリコン窒化膜４の上面の高さは、同一とすることができる。さらに、上記基準面からの受動素子層１０の上面の高さは、特に限定されないが、たとえば受動素子層１０の抵抗値に応じて適宜設定できる。
受動素子層１０の延設方向に対して直角方向の断面形状は、特に限定されないが、たとえば矩形、正方形、台形、テーパ状等とすることができる。また、受動素子層１０は、たとえば柱状とすることができる。
また、シリコン窒化膜４の延設方向に対して直角方向から見たとき、一体に設けられていてもよく、分離して設けられていてもよい。シリコン窒化膜４の延設方向に対して直角方向の断面形状は、コの字状、ハの字状等でもよい。特に、上記基準面から凸設した部分のシリコン窒化膜４の延設方向に対して直角方向の断面形状は、たとえば矩形、正方形、台形等とすることができるシリコン基板１の平面視において、凸設した部分のシリコン窒化膜４の端部は、受動素子層１０を囲むように形成することができる。
さらに、シリコン窒化膜４の凸設した部分は、受動素子層１０の側壁に形成され、すなわち、第１のトレンチ３の側壁の延長線上に囲まれた、第１のトレンチ３形成領域内に形成されている（ただし、製造工程のバラツキ等は許容する）。
また、シリコン窒化膜４の延設方向に対して直角方向から見たとき、一体に設けられていてもよく、分離して設けられていてもよい。シリコン窒化膜４の延設方向に対して直角方向の断面形状は、コの字状、ハの字状等でもよい。特に、上記基準面から凸設した部分のシリコン窒化膜４の延設方向に対して直角方向の断面形状は、たとえば矩形、正方形、台形等とすることができるシリコン基板１の平面視において、凸設した部分のシリコン窒化膜４の端部は、受動素子層１０を囲むように形成することができる。
さらに、シリコン窒化膜４の凸設した部分は、受動素子層１０の側壁に形成され、すなわち、第１のトレンチ３の側壁の延長線上に囲まれた、第１のトレンチ３形成領域内に形成されている（ただし、製造工程のバラツキ等は許容する）。
また、図２（ｄ）に示すように、素子分離膜９は、第２のトレンチ８の側壁の延長線上に囲まれた、第２のトレンチ８形成領域内に形成されている。素子分離膜９の延設方向に対して直角方向の断面形状は、矩形、正方形、台形、テーパ状等でもよい。
さらに、本実施の形態では、第１の絶縁膜（シリコン窒化膜４）と素子分離膜９とを、略同一のエッチングレートを有する材料で構成することができる。たとえば、第１の絶縁膜（シリコン窒化膜４）と素子分離膜９とを、同じ材料から構成されている。本実施の形態では、材料として、シリコン窒化膜を用いることができる。
上記基準面からの素子分離膜９および受動素子層１０の膜厚（高さ）は、略同一とすることができ、また上記基準面からの素子分離膜９およびシリコン窒化膜４の膜厚（高さ）は、略同一とすることができる（ただし、製造工程のバラツキ等は許容する）。
さらに、本実施の形態では、第１の絶縁膜（シリコン窒化膜４）と素子分離膜９とを、略同一のエッチングレートを有する材料で構成することができる。たとえば、第１の絶縁膜（シリコン窒化膜４）と素子分離膜９とを、同じ材料から構成されている。本実施の形態では、材料として、シリコン窒化膜を用いることができる。
上記基準面からの素子分離膜９および受動素子層１０の膜厚（高さ）は、略同一とすることができ、また上記基準面からの素子分離膜９およびシリコン窒化膜４の膜厚（高さ）は、略同一とすることができる（ただし、製造工程のバラツキ等は許容する）。
次に、本実施の形態の半導体装置の製造方法について説明する。
図１および図２は、本実施の形態の半導体装置の製造手順の工程断面図を示す。
本実施の形態の半導体装置の製造方法は、基板（シリコン基板１）上に研磨ストッパ膜（シリコン酸化膜２）を形成する工程と、選択的エッチングにより、シリコン酸化膜２およびシリコン基板１の一部を除去して、シリコン基板１内に第１のトレンチ３を形成する工程と、第１のトレンチ３を埋め込むように、シリコン酸化膜２と異なる材料から構成された第１の絶縁膜（シリコン窒化膜４）を形成する工程と、シリコン窒化膜４を研磨して、シリコン酸化膜２を露出させる工程と、選択的エッチングにより、シリコン窒化膜４に凹部６を形成する工程と、凹部６を埋め込むように、第２の絶縁膜（シリコン膜７）を形成する工程と、シリコン膜７を研磨して、シリコン酸化膜２およびシリコン窒化膜４を露出させ、第１のトレンチ３に受動素子層１０を形成する工程と、エッチングによりシリコン酸化膜２を除去して、シリコン基板１の表面およびシリコン窒化膜４の側壁を露出させる工程と、を含む。
図１および図２は、本実施の形態の半導体装置の製造手順の工程断面図を示す。
本実施の形態の半導体装置の製造方法は、基板（シリコン基板１）上に研磨ストッパ膜（シリコン酸化膜２）を形成する工程と、選択的エッチングにより、シリコン酸化膜２およびシリコン基板１の一部を除去して、シリコン基板１内に第１のトレンチ３を形成する工程と、第１のトレンチ３を埋め込むように、シリコン酸化膜２と異なる材料から構成された第１の絶縁膜（シリコン窒化膜４）を形成する工程と、シリコン窒化膜４を研磨して、シリコン酸化膜２を露出させる工程と、選択的エッチングにより、シリコン窒化膜４に凹部６を形成する工程と、凹部６を埋め込むように、第２の絶縁膜（シリコン膜７）を形成する工程と、シリコン膜７を研磨して、シリコン酸化膜２およびシリコン窒化膜４を露出させ、第１のトレンチ３に受動素子層１０を形成する工程と、エッチングによりシリコン酸化膜２を除去して、シリコン基板１の表面およびシリコン窒化膜４の側壁を露出させる工程と、を含む。
また、本実施の形態の製造工程において、上記第１のトレンチ３を形成する工程は、シリコン基板１内に第１のトレンチ３とともに、第２のトレンチ８を形成する工程を含む。
さらに、本実施の形態の製造工程は、上記第１の絶縁膜（シリコン窒化膜４）を形成する工程において、第２のトレンチ８を埋め込むように、シリコン窒化膜４を形成し、上記露出させる工程において、第２のトレンチ８上のシリコン窒化膜４を露出させて、素子分離膜９を形成し、上記シリコン基板１の表面およびシリコン窒化膜４の側壁を露出させる工程において、素子分離膜９の側壁を露出させる。
さらに、本実施の形態の製造工程は、上記第１の絶縁膜（シリコン窒化膜４）を形成する工程において、第２のトレンチ８を埋め込むように、シリコン窒化膜４を形成し、上記露出させる工程において、第２のトレンチ８上のシリコン窒化膜４を露出させて、素子分離膜９を形成し、上記シリコン基板１の表面およびシリコン窒化膜４の側壁を露出させる工程において、素子分離膜９の側壁を露出させる。
まず、図１（ａ）に示すように、シリコン基板１上にシリコン酸化膜２（研磨ストッパ膜）を形成する（図１（ａ））。続いて、シリコン基板１内に、第１のトレンチ３および第２のトレンチ８を形成する（図１（ｂ））。このとき、トレンチを形成する方法としては、たとえば、リソグラフィ工程およびドライエッチング工程を採用することができる。具体的には、シリコン酸化膜２上にシリコン窒化膜を成膜し、リソグラフィとドライエッチング工程を経て、所望の領域（第１のトレンチ３の形成予定領域または第２のトレンチ８の形成予定領域）のシリコン窒化膜およびシリコン酸化膜２を除去する。そして、このようにパターン化したシリコン酸化膜２をマスクとして用い、シリコン基板１に、第１のトレンチ３および第２のトレンチ８を形成する（図１（ｂ））。このとき、マスクにおいて、第１のトレンチ３の形成予定領域に相当する開口部は、第２のトレンチ８の形成予定領域に相当する開口部より大きくすることができる。本工程では、その現象を積極的に利用し、第１のトレンチ３と、第２のトレンチ８の断面形状を異なるように形成することができる。たとえば、第１のトレンチ３の断面形状は、矩形に形成して、一方第２のトレンチ８の断面形状は、テーパ状に形成できる。ドライエッチングは、ガス組成を変えることにより側面のテーパ角を変えることができるが、付着量にはサイズ依存性がある。
続いて、第１のトレンチ３および第２のトレンチ８をシリコン窒化膜４で埋め込む。このとき、シリコン基板１上の全面にシリコン窒化膜４を形成することができる（図１（ｃ））。続いて、シリコン窒化膜４の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により平坦化する。ＣＭＰに際して、シリコン基板１上には、シリコン酸化膜２（研磨ストッパ膜）が設けられているので、図１（ｄ）に示す素子分離膜９およびシリコン窒化膜４のシリコン基板１の表面（基準面）からの高さは、シリコン酸化膜２の膜厚で制御することができる。
そして、抵抗素子形成予定領域用のレジストパターン（抵抗素子形成予定領域に相当する開口部を有するマスク５）を形成する（図１（ｄ））。この開口部は、基板平面視において、シリコン窒化膜４の領域内に配置されるように形成される。
そして、抵抗素子形成予定領域用のレジストパターン（抵抗素子形成予定領域に相当する開口部を有するマスク５）を形成する（図１（ｄ））。この開口部は、基板平面視において、シリコン窒化膜４の領域内に配置されるように形成される。
続いて、シリコン窒化膜４内に、抵抗素子用の凹部６を形成する（図２（ａ））。ここで、凹部６を形成する方法としては、たとえば図１（ｂ）の工程において、トレンチを形成する方法と同様の方法を適用することができる。そして、凹部６を埋め込むように、抵抗素子（抵抗体）となるシリコン膜７（第２の絶縁膜）を形成する（図２（ｂ））。このとき、シリコン膜７中に、必要な量のドーパントを導入することができる。ここで、ドーパントの導入はシリコン膜７成膜時でも良いし、図２（ｃ）に示す表面平坦化工程後でも良い。ドーパントとしては、たとえばボロン、リン、砒素等を用いることができる。また、Ｓｉを含む膜（シリコン膜７）としては、単結晶シリコン、多結晶シリコン、アモルファスシリコン、シリサイド等を適用することができるが、本工程では、多結晶シリコン（ポリシリコンと称することもある）を用いた。
続いて、シリコン基板１上を平坦化する（図２（ｃ））。このとき、図１（ｃ）と同様に、ＣＭＰに際して、シリコン基板１上設けられているシリコン酸化膜２は、研磨ストッパ膜として作用するので、図２（ｃ）に示すように、シリコン基板１の表面（基準面）からの素子分離膜９（シリコン窒化膜４）、シリコン窒化膜４および受動素子層１０の各膜厚は、同一とすることができる。このように、上記基準面から凸設した部分の素子分離膜９、シリコン窒化膜４および受動素子層１０の膜厚は、シリコン酸化膜２の膜厚で制御することができる。
続いて、シリコン基板１上のシリコン酸化膜２を除去する（図２（ｄ））。ここで、シリコン酸化膜２を除去する方法としては、たとえばウェットエッチング方法等を用いることができる。このとき、シリコン酸化膜２とシリコン窒化膜４（または受動素子層１０、第２のトレンチ８）とのエッチングレートの違いを利用できるので、シリコン酸化膜２を選択的に除去することができる。本工程では、シリコン酸化膜２を選択的に除去するエッチング溶液としては、たとえば、ＮＨ４Ｆを含む溶液（具体的には、ＮＨ４Ｆ、ＨＦおよびＨ２Ｏを含む溶液）、ＨＦを含む溶液（具体的には、ＨＦおよびＨ２Ｏを含む溶液）等を用いることができる。
このように、シリコン窒化膜４を選択的に除去できるので、シリコン基板１の表面およびシリコン窒化膜４の凸設部分の側壁を露出させることができる（図２（ｄ））。また、本工程にて、同時に素子分離膜９の凸設部分の側壁を露出させることができる。この後、シリコン基板１上に不図示のＭＯＳトランジスタを設けることができる。
以上により、図２（ｄ）に示す本実施の形態の半導体装置を得ることができる。
このように、シリコン窒化膜４を選択的に除去できるので、シリコン基板１の表面およびシリコン窒化膜４の凸設部分の側壁を露出させることができる（図２（ｄ））。また、本工程にて、同時に素子分離膜９の凸設部分の側壁を露出させることができる。この後、シリコン基板１上に不図示のＭＯＳトランジスタを設けることができる。
以上により、図２（ｄ）に示す本実施の形態の半導体装置を得ることができる。
次に、本実施の形態の作用効果について説明する。
本実施の形態の半導体装置は、受動素子層１０の側壁とシリコン基板１との間に、シリコン窒化膜４（第１の絶縁膜）が設けられている。このとき、本製造工程において、第１のトレンチ３内の側壁上のシリコン窒化膜４（第１の絶縁膜）は、シリコン基板１表面上のシリコン酸化膜２（研磨ストッパ膜）と異なる材料から構成されていて、連続していない。異なる材料のエッチングレートの違いを利用して、シリコン酸化膜２のみ除去できる。すなわち、第１のトレンチ３内の側壁上のシリコン窒化膜４を残したまま、シリコン酸化膜２を選択的に除去できる。そのため、受動素子層１０とシリコン基板１との間のショートを抑制することができる。このように、本実施の形態の半導体装置の信頼性を向上させることができる。
また、シリコン窒化膜４の周縁部分は、第１のトレンチの周縁部分に略一致するように設けられている。このため、シリコン窒化膜４の周縁部分が、シリコン基板１に占める占有面積を小さくすることができる。このとき、本製造工程においては、受動素子層１０の側壁上の第１の絶縁膜（シリコン窒化膜４）と受動素子層１０付近のシリコン基板１表面上のシリコン酸化膜２（研磨ストッパ膜）とのエッチングレートの違いを利用して、シリコン酸化膜２のみ除去できる。すなわち、このため、受動素子層１０付近のシリコン基板１表面上において、シリコン酸化膜２を除去してシリコン基板１を露出させることができる。そのため、受動素子層１０の近くにＭＯＳトランジスタを併設することができる。このように、本実施の形態の半導体装置の集積性を向上させることができる。
さらに、第１の絶縁膜（シリコン窒化膜４）は、第１のトレンチ３から突出した受動素子層１０の側壁に沿って、第１のトレンチ３領域の直上のみに凸設されている。このため、突出した受動素子層１０の側壁についても、シリコン窒化膜４で保護されているので、受動素子層１０とシリコン基板１との間のショートを抑制することができる。このように、受動素子層１０の形状に依らず、本実施の形態の半導体装置の信頼性を向上させることができる。
本実施の形態の半導体装置は、受動素子層１０の側壁とシリコン基板１との間に、シリコン窒化膜４（第１の絶縁膜）が設けられている。このとき、本製造工程において、第１のトレンチ３内の側壁上のシリコン窒化膜４（第１の絶縁膜）は、シリコン基板１表面上のシリコン酸化膜２（研磨ストッパ膜）と異なる材料から構成されていて、連続していない。異なる材料のエッチングレートの違いを利用して、シリコン酸化膜２のみ除去できる。すなわち、第１のトレンチ３内の側壁上のシリコン窒化膜４を残したまま、シリコン酸化膜２を選択的に除去できる。そのため、受動素子層１０とシリコン基板１との間のショートを抑制することができる。このように、本実施の形態の半導体装置の信頼性を向上させることができる。
また、シリコン窒化膜４の周縁部分は、第１のトレンチの周縁部分に略一致するように設けられている。このため、シリコン窒化膜４の周縁部分が、シリコン基板１に占める占有面積を小さくすることができる。このとき、本製造工程においては、受動素子層１０の側壁上の第１の絶縁膜（シリコン窒化膜４）と受動素子層１０付近のシリコン基板１表面上のシリコン酸化膜２（研磨ストッパ膜）とのエッチングレートの違いを利用して、シリコン酸化膜２のみ除去できる。すなわち、このため、受動素子層１０付近のシリコン基板１表面上において、シリコン酸化膜２を除去してシリコン基板１を露出させることができる。そのため、受動素子層１０の近くにＭＯＳトランジスタを併設することができる。このように、本実施の形態の半導体装置の集積性を向上させることができる。
さらに、第１の絶縁膜（シリコン窒化膜４）は、第１のトレンチ３から突出した受動素子層１０の側壁に沿って、第１のトレンチ３領域の直上のみに凸設されている。このため、突出した受動素子層１０の側壁についても、シリコン窒化膜４で保護されているので、受動素子層１０とシリコン基板１との間のショートを抑制することができる。このように、受動素子層１０の形状に依らず、本実施の形態の半導体装置の信頼性を向上させることができる。
本実施の形態の半導体装置は、受動素子層１０と離間して、シリコン基板１に素子分離膜９を設けることができる。本実施の形態では、素子分離膜９とシリコン窒化膜４とを同じ材料（またはエッチングレートが同じ材料）で構成することができる。そのため、上述のとおり、素子分離膜９とシリコン酸化膜２とのエッチングレートの違いを利用して、素子分離膜９を残したまま、シリコン酸化膜２のみを除去することができる。そのため、素子分離膜９の第２のトレンチ８から突出した部分の側壁は、除去されずに選択的に残るので、設計通りの素子分離膜９を形成することができる。このため、トランジスタ特性が変動を抑制することができる。そして、本実施の形態の半導体装置の信頼性を向上させることができる。
また、シリコン基板１の表面を基準面としたとき、抵抗体（受動素子層１０）およびその側壁に設けられているシリコン窒化膜４の上記基準面からの高さは、シリコン酸化膜２の膜厚で制御することができる。これは、シリコン酸化膜２が、研磨ストッパ膜として作用するためである。たとえば、抵抗体（受動素子層１０）の抵抗値を上げたい場合には、シリコン酸化膜２の膜厚を厚くすればよい。
ここで、シリコン酸化膜２はＣＭＰのストッパ膜として作用する。このため、受動素子層１０の膜厚は、ＣＭＰによってほとんど変化させないようにすることが可能になる。すなわち、本実施の形態では、受動素子層１０の膜厚を設計通りの膜厚に精度良く制御できる。そのため、抵抗体（受動素子層１０）の膜厚のバラツキを抑制し、抵抗値のバラツキを抑制することができる。このように、本実施の形態では、所望の特性を有する受動素子（抵抗体）の形成とともに、ＭＯＳトランジスタの形成が両立できる。
また、シリコン基板１の表面を基準面としたとき、抵抗体（受動素子層１０）およびその側壁に設けられているシリコン窒化膜４の上記基準面からの高さは、シリコン酸化膜２の膜厚で制御することができる。これは、シリコン酸化膜２が、研磨ストッパ膜として作用するためである。たとえば、抵抗体（受動素子層１０）の抵抗値を上げたい場合には、シリコン酸化膜２の膜厚を厚くすればよい。
ここで、シリコン酸化膜２はＣＭＰのストッパ膜として作用する。このため、受動素子層１０の膜厚は、ＣＭＰによってほとんど変化させないようにすることが可能になる。すなわち、本実施の形態では、受動素子層１０の膜厚を設計通りの膜厚に精度良く制御できる。そのため、抵抗体（受動素子層１０）の膜厚のバラツキを抑制し、抵抗値のバラツキを抑制することができる。このように、本実施の形態では、所望の特性を有する受動素子（抵抗体）の形成とともに、ＭＯＳトランジスタの形成が両立できる。
また、側壁にシリコン窒化膜４が設けられていた受動素子層１０と素子分離膜９とを同一の工程で形成することができるので、製造工程が簡略化できる。さらに、シリコン酸化膜２を選択的に除去して、設計通りの素子分離膜９およびシリコン窒化膜４を形成できるので、製造マージンが向上する。
なお、本工程において、ウェットエッチングでなくてドライエッチングで行うことも考えられる。ドライエッチングは、通常確実なシリコン酸化膜２除去のためにオーバーエッチングを行い、一方、ウェットエッチングは、シリコン酸化膜２の選択的除去を行うことができる。これらの事情を考慮すると、より信頼性が向上する観点から、ウェットエッチングの方が好ましい。
次に、従来技術と比較しつつ、本実施の形態の効果についてさらに説明する。
上記特許文献に記載の従来技術は、それほど微細化が進んでいない時代の技術である。くわえて、バイポーラ素子という表面の凹凸形状がＭＯＳトランジスタに較べると大きな影響を及ぼさない素子を対象としている。ＭＯＳトランジスタの場合、素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）部の表面の凹凸やＳｉとＳＴＩ界面の状態がトランジスタ特性に大きな影響を与えるので、ＳＴＩ形成時に表面の酸化膜をどのくらい除去するかは慎重に制御されている。
このような従来技術において、ＭＯＳトランジスタを形成する場合には、トランジスタ形成部分の半導体基板表面を露出させる必要がある。しかしながら、ＭＯＳトランジスタの形成において、素子分離領域と受動素子部を同一トレンチプロセスで形成する場合に従来例で示される方法では以下の問題がある。
従来例に示される方法ではトランジスタの形成前に、受動素子の側壁部分の酸化膜がトレンチ内部から基板表面にかけて全面に形成されている。このため、素子分離領域と受動素子を形成した後、基板表面をウェットエッチングで露出させる際に、トレンチ内部には側壁絶縁層を残し、半導体基板表面の酸化膜のみ除くという選択的な除去ができない。その結果、上記の公知例を単純にメタルゲートのＭＯＳトランジスタに適用しようとしても、ＳＴＩ／Ｓｉ境界のシリコン酸化膜が過剰に除去され、ＭＯＳトランジスタの特性を悪化させるなどの問題が生じてしまうことになる。
上記特許文献に記載の従来技術は、それほど微細化が進んでいない時代の技術である。くわえて、バイポーラ素子という表面の凹凸形状がＭＯＳトランジスタに較べると大きな影響を及ぼさない素子を対象としている。ＭＯＳトランジスタの場合、素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）部の表面の凹凸やＳｉとＳＴＩ界面の状態がトランジスタ特性に大きな影響を与えるので、ＳＴＩ形成時に表面の酸化膜をどのくらい除去するかは慎重に制御されている。
このような従来技術において、ＭＯＳトランジスタを形成する場合には、トランジスタ形成部分の半導体基板表面を露出させる必要がある。しかしながら、ＭＯＳトランジスタの形成において、素子分離領域と受動素子部を同一トレンチプロセスで形成する場合に従来例で示される方法では以下の問題がある。
従来例に示される方法ではトランジスタの形成前に、受動素子の側壁部分の酸化膜がトレンチ内部から基板表面にかけて全面に形成されている。このため、素子分離領域と受動素子を形成した後、基板表面をウェットエッチングで露出させる際に、トレンチ内部には側壁絶縁層を残し、半導体基板表面の酸化膜のみ除くという選択的な除去ができない。その結果、上記の公知例を単純にメタルゲートのＭＯＳトランジスタに適用しようとしても、ＳＴＩ／Ｓｉ境界のシリコン酸化膜が過剰に除去され、ＭＯＳトランジスタの特性を悪化させるなどの問題が生じてしまうことになる。
これに対して、本実施の形態では、第１のトレンチ３内の側壁上のシリコン窒化膜４（第１の絶縁膜）および素子分離膜９は、シリコン基板１表面上のシリコン酸化膜２（研磨ストッパ膜）と異なる材料から構成されている。そのため、素子分離領域と受動素子部を同一トレンチプロセスで形成する場合に、これらの異なる材料のエッチングレートの違いを利用して、シリコン基板１の表面上のシリコン酸化膜２のみを選択的に除去することができる。そのため、ＳＴＩ／Ｓｉ境界が過剰に除去され、ＭＯＳトランジスタの特性を悪化させるなどの従来技術の問題を防止することができる。
また、シリコン基板１内部およびシリコン基板１から突出した部分の受動素子層１０の側壁と、シリコン基板１との間に、シリコン窒化膜４（第１の絶縁膜）が設けることができる。そして、受動素子層１０とシリコン基板１との間のショートを抑制することができる。
さらに、シリコン酸化膜２を除去してシリコン基板１を露出させることができるので、受動素子層１０の近くにＭＯＳトランジスタを併設することができる。
このように、本実施の形態では、半導体装置の信頼性を向上させつつ、集積性を向上させることができる。
また、シリコン基板１内部およびシリコン基板１から突出した部分の受動素子層１０の側壁と、シリコン基板１との間に、シリコン窒化膜４（第１の絶縁膜）が設けることができる。そして、受動素子層１０とシリコン基板１との間のショートを抑制することができる。
さらに、シリコン酸化膜２を除去してシリコン基板１を露出させることができるので、受動素子層１０の近くにＭＯＳトランジスタを併設することができる。
このように、本実施の形態では、半導体装置の信頼性を向上させつつ、集積性を向上させることができる。
（第２の実施の形態）
第２の実施の形態の半導体装置は、第２のトレンチ８の内部において、基板（シリコン基板１）と第１の絶縁膜（シリコン窒化膜４）との間に、第３の絶縁膜（シリコン酸化膜７１）が設けられている（図４（ｄ））。第２の実施の形態は、この点が異なる以外は、第１の実施の形態と同様である。
第２の実施の形態の半導体装置は、第２のトレンチ８の内部において、基板（シリコン基板１）と第１の絶縁膜（シリコン窒化膜４）との間に、第３の絶縁膜（シリコン酸化膜７１）が設けられている（図４（ｄ））。第２の実施の形態は、この点が異なる以外は、第１の実施の形態と同様である。
次に、本実施の形態の半導体装置の製造方法について説明する。
図３から図５は、本実施の形態の半導体装置の製造手順の工程断面図を示す。
また、図６は、半導体装置の製造手順の一部の変形例を示す。
本実施の形態の製造工程は、上記第１の絶縁膜（シリコン窒化膜４）を形成する工程において、第１のトレンチ３の内部に第３の絶縁膜（シリコン酸化膜７１）を形成する工程と、第１のトレンチ３を埋め込むように、シリコン酸化膜７１上にシリコン窒化膜４を形成する工程と、を含む。
図３から図５は、本実施の形態の半導体装置の製造手順の工程断面図を示す。
また、図６は、半導体装置の製造手順の一部の変形例を示す。
本実施の形態の製造工程は、上記第１の絶縁膜（シリコン窒化膜４）を形成する工程において、第１のトレンチ３の内部に第３の絶縁膜（シリコン酸化膜７１）を形成する工程と、第１のトレンチ３を埋め込むように、シリコン酸化膜７１上にシリコン窒化膜４を形成する工程と、を含む。
まず、シリコン基板１１上にシリコン酸化膜１２、ポリシリコン膜１３およびシリコン窒化膜１４をこの順番で形成する。そして、リソグラフィ工程を用いてレジスト１５にパターンを形成する（図３（ａ））。続いて、シリコン基板１１に、第１のトレンチ１６および第２のトレンチ７０を離間して形成する。このとき、たとえば、レジスト１５をマスクとして、ドライエッチングを用いて第１のトレンチ１６および第２のトレンチ７０を形成できる（図３（ｂ））。また、シリコン窒化膜１４上に更に膜を形成し、ハードマスク構造を用いて、これらのトレンチを形成することも可能である。
続いて、第１のトレンチ１６および第２のトレンチ７０を埋め込むように、シリコン酸化膜１７を形成する（図３（ｃ））。続いて、ＣＭＰを用いて、シリコン酸化膜１７を平坦化する（図３（ｄ））。さらに、埋め込んだシリコン酸化膜１７をエッチングし、シリコン酸化膜７１の表面をシリコン基板１１の表面（基準面）よりも下方に形成する（図４（ａ））。この後、凹部７３または凹部７４の側壁にシリコン酸化膜を薄く形成してもよい。
続いて、凹部７３および凹部７４を埋め込むように、シリコン窒化膜１８を形成する（図４（ｂ））。そして、ポリシリコン膜１３をストッパ膜として利用して、ＣＭＰを用いてシリコン窒化膜１８を平坦化する（図４（ｃ））。このようにして、２層構造を有するＳＴＩ（シリコン酸化膜７２およびシリコン窒化膜７６）を形成する。その後、シリコン窒化膜７５上にレジスト１９を形成し、リソグラフィ技術を用いて、所望の場所（受動素子膜２２形成予定領域）のレジスト１９を開口する。そして、シリコン窒化膜７５を除去して、凹部２０を形成する（図４（ｄ））。このとき、２層構造のＳＴＩ（シリコン窒化膜７５およびシリコン酸化膜７１）のうち、下層のシリコン酸化膜７１をストッパ膜として利用して、ドライエッチング技術を用いてシリコン窒化膜７５を除去する。続いて、凹部２０を埋め込むように、ポリシリコン膜２１を形成する（図５（ａ））。
ここで、図４（ｄ）に示す凹部２０を形成する工程において、第１の絶縁膜（シリコン窒化膜４）を貫通し第３の絶縁膜（シリコン酸化膜７１）に達する、凹部２０を形成してもよい。すなわち、エッチングの制御性が高く、常に一定の深さに凹部２０を形成することが可能である場合には、シリコン窒化膜７５のエッチング途中で止めて、その後、ポリシリコン膜２１を埋込んでも良い（図６）。
ここで、図４（ｄ）に示す凹部２０を形成する工程において、第１の絶縁膜（シリコン窒化膜４）を貫通し第３の絶縁膜（シリコン酸化膜７１）に達する、凹部２０を形成してもよい。すなわち、エッチングの制御性が高く、常に一定の深さに凹部２０を形成することが可能である場合には、シリコン窒化膜７５のエッチング途中で止めて、その後、ポリシリコン膜２１を埋込んでも良い（図６）。
続いて、シリコン酸化膜１２をストッパとして利用してＣＭＰにより、ポリシリコン膜２１およびポリシリコン膜１３を研磨する。そして、ＳＴＩに埋め込まれたポリシリコン抵抗素子（受動素子膜２２）を形成する（図５（ｂ））。このとき、凹部２０の深さのバラツキに応じてＣＭＰのオーバー研磨量を調整し、常に同じポリシリコン抵抗素子の膜厚に調整する。これにより、抵抗値のバラツキを低減することができる。
続いて、第１の実施の形態と同様にして、シリコン基板１１の表面上に残存しているシリコン酸化膜１２を選択的に除去する（図５（ｃ））。続いて、露出したシリコン基板１１上に、ゲート絶縁膜２３を形成する（図５（ｄ））。ゲート絶縁膜２３としては、シリコン酸化膜やＳｉＯＮ膜に加えて、Ｈｆシリコン酸化膜、ＨｆＳｉＯＮ、ＨｆＯ２膜等の高誘電率膜を用いることができる。
従来技術では、ＳＴＩの溝がシリコン酸化膜（シリコン基板表面上のシリコン酸化膜と同じ）で埋め込まれているため、同時にＳＴＩが後退しディボットが大きくなる。
これに対して、本実施の形態では、シリコン窒化膜７５またはシリコン窒化膜７６（シリコン基板１１表面上のシリコン酸化膜１２と異なる）で埋め込まれているため、ＳＴＩの後退が無く、又、ディボットも発生しない。
この後、何度も酸化膜を除去する工程が繰り返されるが、従来技術ではその度にＳＴＩが後退しディボットが大きくなる。その為、従来技術では、接合漏洩電流を抑制するために、あらかじめＳＴＩの後退量を最小限に留める策として、あえてＳＴＩを埋め込んだ酸化膜の上端面をＳｉ基板の上端面よりも高くすることで後退を抑制している。
これに対して、本実施の形態では、ＳＴＩの後退が無く、又、ディボットも発生しない。このように、ＳＴＩの後退が小さいため、ＳＴＩを埋め込んだシリコン窒化膜７５の上端面をシリコン基板１１の上端面とほぼ同じ高さにすることもできる。
また、第２の実施の形態は、第１の実施の形態と同様の効果が得られる。
これに対して、本実施の形態では、シリコン窒化膜７５またはシリコン窒化膜７６（シリコン基板１１表面上のシリコン酸化膜１２と異なる）で埋め込まれているため、ＳＴＩの後退が無く、又、ディボットも発生しない。
この後、何度も酸化膜を除去する工程が繰り返されるが、従来技術ではその度にＳＴＩが後退しディボットが大きくなる。その為、従来技術では、接合漏洩電流を抑制するために、あらかじめＳＴＩの後退量を最小限に留める策として、あえてＳＴＩを埋め込んだ酸化膜の上端面をＳｉ基板の上端面よりも高くすることで後退を抑制している。
これに対して、本実施の形態では、ＳＴＩの後退が無く、又、ディボットも発生しない。このように、ＳＴＩの後退が小さいため、ＳＴＩを埋め込んだシリコン窒化膜７５の上端面をシリコン基板１１の上端面とほぼ同じ高さにすることもできる。
また、第２の実施の形態は、第１の実施の形態と同様の効果が得られる。
（第３の実施の形態）
第３の実施の形態の半導体装置は、受動素子膜２２とＳＴＩ（シリコン窒化膜７６およびシリコン酸化膜７２）との間に、ゲート電極膜（第２の金属膜３９、第３の金属膜４０）が設けられている（図９（ｄ））。第３の実施の形態は、この点が異なる以外は、第１の実施の形態と同様である。
第３の実施の形態の半導体装置は、受動素子膜２２とＳＴＩ（シリコン窒化膜７６およびシリコン酸化膜７２）との間に、ゲート電極膜（第２の金属膜３９、第３の金属膜４０）が設けられている（図９（ｄ））。第３の実施の形態は、この点が異なる以外は、第１の実施の形態と同様である。
次に、本実施の形態の半導体装置の製造方法について説明する。
図７から図９は、本実施の形態の半導体装置の製造手順の工程断面図を示す。
本実施の形態の製造工程は、受動素子膜２２と素子分離膜（シリコン窒化膜７６およびシリコン酸化膜７２）との間のシリコン基板１上に、ゲート電極膜を形成する工程をさらに含む。
ここで、本実施の形態では、置換型メタルゲートプロセスへの適用フローを示す。
図７から図９は、本実施の形態の半導体装置の製造手順の工程断面図を示す。
本実施の形態の製造工程は、受動素子膜２２と素子分離膜（シリコン窒化膜７６およびシリコン酸化膜７２）との間のシリコン基板１上に、ゲート電極膜を形成する工程をさらに含む。
ここで、本実施の形態では、置換型メタルゲートプロセスへの適用フローを示す。
まず、第２の実施の形態と同様に図４（ｄ）に示す構造を形成する。そして、ゲート絶縁膜２３上に、ポリシリコン膜３０を成膜した後、レジスト３２を塗布する（図７（ａ））。このとき、ポリシリコン膜３０の上に精度良くリソグラフィ工程を行うための複数のレジスト膜などによる積層構造にしても良い。続いて、リソグラフィ技術を用いて、ゲート絶縁膜２３上に、第１のダミーゲート電極３１と第２のダミーゲート電極３３とを離間して形成する（図７（ｂ））。このとき、ＳＴＩ（シリコン窒化膜７６およびシリコン酸化膜７２）上にもダミーゲート電極を形成する。ここで、続いて、イオン注入技術とアニール技術を併用し、第１のダミーゲート電極３１および第２のダミーゲート電極３３の側壁にサイドウォール３４を形成する。また、シリコン基板１１表面付近に、拡散層８０を形成する。このようにして、半導体素子の接合部分を形成する（図７（ｃ））。
次に、リソグラフィ技術を用いてポリシリコン抵抗素子及び、拡散層抵抗素子やｅ−Ｆｕｓｅ素子等のシリサイドを形成させない部分の上部を酸化膜等のカバー膜３５で覆い、所望の場所を除いてシリサイド３６の形成を行う（図７（ｄ））。このとき、従来技術では、ＳＴＩ端のディボットが大きいため、シリサイドが潜り込み接合漏洩電流を劣化させる。一方、本実施の形態ではディボットの落ち込みが無い為、シリサイドの潜り込みが抑制でき、接合漏洩電流の劣化が無い。
続いて、シリコン酸化膜等の第１の層間絶縁膜３７を形成する（図８（ａ））。そして、ＣＭＰを用いて、第１のダミーゲート電極３１および第２のダミーゲート電極３３の上端面が露出するまで研磨する（図８（ｂ））。このとき、従来技術ではポリシリコン抵抗素子のコンタクト接続部のシリサイド形成部まで研磨してしまう為、接触抵抗の増大を招き特性を劣化させる。この問題を従来技術の中で回避するには、ＣＭＰを非常に高い精度で制御する（但し、現実的ではない）か、あるいはＳＴＩの上面を高くしておく（但し、接合漏洩電流が劣化する）などが必要になるが、それぞれデメリットを有する。これに対して、本実施の形態によれば、ポリシリ抵抗層はＳＴＩ部に埋めこめられているため、弊害無く容易に実現できる。
続いて、レジスト３２をパターニングして、第１のダミーゲート電極３１上に開口部を形成しておく。そして、第１のメタルゲートを形成するために、ＰＭＯＳ形成予定領域の第１のダミーゲート電極３１のポリシリコンを除去する。そして、第３の凹部８１内に第１の金属膜３８を成膜する（図８（ｃ））。続いて、ＣＭＰを用いて不要な第１の金属膜を除去する（図８（ｄ））。このとき、従来技術ではポリシリ抵抗層が更に削られることがある。
続いて、第２のメタルゲートを形成するために、ＮＭＯＳ形成予定領域の第２のダミーゲート電極３３のポリシリコンを除去する。そして、第４の凹部８２内に第２の金属膜３９を成膜する（図９（ａ））。そして、ゲート電極内部（第３の凹部８１および第４の凹部８２）を完全に埋め込むように、第３の金属膜４０を成膜する（図９（ｂ））。続いて、余分な第２の金属膜３９と第３の金属膜４０を除去するように、ＣＭＰを用いて研磨する（図９（ｃ））。このとき、従来技術ではポリシリ抵抗層が再三削られることになり、膜厚の制御性が劣化し、結果として抵抗値のバラツキを発生させる。
この後、通常のコンタクト形成技術及び配線形成技術を用いて、第２の層間絶縁膜４１、コンタクトプラグ４２、配線層４３などを形成する。
以上により、本実施の形態の半導体装置が得られる（図９（ｄ））。
続いて、第２のメタルゲートを形成するために、ＮＭＯＳ形成予定領域の第２のダミーゲート電極３３のポリシリコンを除去する。そして、第４の凹部８２内に第２の金属膜３９を成膜する（図９（ａ））。そして、ゲート電極内部（第３の凹部８１および第４の凹部８２）を完全に埋め込むように、第３の金属膜４０を成膜する（図９（ｂ））。続いて、余分な第２の金属膜３９と第３の金属膜４０を除去するように、ＣＭＰを用いて研磨する（図９（ｃ））。このとき、従来技術ではポリシリ抵抗層が再三削られることになり、膜厚の制御性が劣化し、結果として抵抗値のバラツキを発生させる。
この後、通常のコンタクト形成技術及び配線形成技術を用いて、第２の層間絶縁膜４１、コンタクトプラグ４２、配線層４３などを形成する。
以上により、本実施の形態の半導体装置が得られる（図９（ｄ））。
以上示したように、メタルゲートを更に形成する場合、受動素子部が予めＳＴＩ部にストッパを用いて膜厚精度良く形成されている。このため、このようなフローを整合性良く形成できる。
また、第３の実施の形態は、第１の実施の形態および第２の実施の形態と同様の効果が得られる。
なお、本実施の形態では、ＮＭＯＳ形成予定領域に第１のダミーゲート電極３１を設け、ＰＭＯＳ形成予定領域に第２のダミーゲート電極３３を設けてもよい。
また、第３の実施の形態は、第１の実施の形態および第２の実施の形態と同様の効果が得られる。
なお、本実施の形態では、ＮＭＯＳ形成予定領域に第１のダミーゲート電極３１を設け、ＰＭＯＳ形成予定領域に第２のダミーゲート電極３３を設けてもよい。
（第４の実施の形態）
第４の実施の形態の半導体装置は、受動素子膜２２とＳＴＩ（シリコン窒化膜７６およびシリコン酸化膜７２）との間に、ゲート電極膜（第２の金属膜３９、第３の金属膜４０）が設けられている（図１１（ｄ））。第４の実施の形態は、この点が異なる以外は、第１の実施の形態と同様である。
第４の実施の形態の半導体装置は、受動素子膜２２とＳＴＩ（シリコン窒化膜７６およびシリコン酸化膜７２）との間に、ゲート電極膜（第２の金属膜３９、第３の金属膜４０）が設けられている（図１１（ｄ））。第４の実施の形態は、この点が異なる以外は、第１の実施の形態と同様である。
次に、本実施の形態の半導体装置の製造方法について説明する。
図１０および図１１は、本実施の形態の半導体装置の製造手順の工程断面図を示す。
本実施の形態の製造工程は、受動素子膜２２と素子分離膜（シリコン窒化膜７６およびシリコン酸化膜７２）との間のシリコン基板１上に、ゲート電極膜（第２のポリシリコンゲート電極５３）を形成する工程をさらに含む。
ここで、本実施の形態では、ＦＵＳＩ（フルシリサイド）ゲートプロセスへの適用フローを示す。
図１０および図１１は、本実施の形態の半導体装置の製造手順の工程断面図を示す。
本実施の形態の製造工程は、受動素子膜２２と素子分離膜（シリコン窒化膜７６およびシリコン酸化膜７２）との間のシリコン基板１上に、ゲート電極膜（第２のポリシリコンゲート電極５３）を形成する工程をさらに含む。
ここで、本実施の形態では、ＦＵＳＩ（フルシリサイド）ゲートプロセスへの適用フローを示す。
まず、第２の実施の形態と同様に図４（ｄ）に示す構造を形成する。ゲート絶縁膜２３上に、ポリシリコン膜５０、シリコン窒化膜５１（絶縁膜）を、この順番で形成する。そして、シリコン窒化膜５１上に、レジスト６０を塗布する（図１０（ａ））。このとき、精度良くリソグラフィ工程を行う観点から、シリコン窒化膜５１の上に複数のレジスト膜等の積層構造を形成しても良い。続いて、リソグラフィ技術を用いて、第１のポリシリコンゲート電極５２と第２のポリシリコンゲート電極５３とを離間して形成する（図１０（ｂ））。このとき、受動素子膜２２と素子分離膜（シリコン窒化膜７６およびシリコン酸化膜７２）との間のシリコン基板１上に、第２のポリシリコンゲート電極５３を形成する。次いで、イオン注入技術とアニール技術を併用し、第１のポリシリコンゲート電極５２および第２のポリシリコンゲート電極５３の側壁にサイドウォール５４を形成する。また、シリコン基板１１表面付近に、拡散層８０を形成する。このようにして、半導体素子の接合部分を形成する（図１０（ｃ））。
続いて、リソグラフィ技術を用いてポリシリコン抵抗素子及び、拡散層抵抗素子やｅ−Ｆｕｓｅ素子等のシリサイドを形成させない部分の上部を酸化膜等のカバー膜５５で覆い、所望の場所を除いてシリサイド５６の形成を行う（図１０（ｄ））。このとき、従来技術では、ＳＴＩ端のディボットが大きいため、シリサイドが潜り込み接合漏洩電流を劣化させる。一方、本実施の形態ではディボットの落ち込みが無い為、シリサイドの潜り込みが抑制でき、接合漏洩電流の劣化が無い。
続いて、シリコン酸化膜等の第１の層間絶縁膜５７を形成する（図１１（ａ））。そして、ＣＭＰを用いて、第１のポリシリコンゲート電極５２および第２のポリシリコンゲート電極５３の上端面、またはこれらの上部のシリコン窒化膜５１の上端面が露出するまで研磨する（図１１（ｂ））。このとき、従来技術ではポリシリコン抵抗素子のコンタクト接続部のシリサイド形成部まで研磨してしまう為、接触抵抗の増大を招き特性を劣化させる。この問題を従来技術の中で回避するには、ＣＭＰを非常に高い精度で制御する（但し、現実的ではない）か、あるいはＳＴＩの上面を高くしておく（但し、接合漏洩電流が劣化する）などが必要になるが、それぞれデメリットを有する。これに対して、本実施の形態によれば、ポリシリ抵抗層はＳＴＩ部に埋めこめられているため、弊害無く容易に実現できる。
続いて、ＦＵＳＩゲートを形成するために、組成制御技術または不純物制御技術等を用いる。そして、ＰＭＯＳ領域の第１のポリシリコンゲート電極５２のポリシリコンおよびＮＭＯＳ領域の第２のポリシリコンゲート電極５３のポリシリコンをフルシリサイド化する。そして、異なる電動型のトランジスタ用に、第１のＦＵＳＩゲート電極５８と第２のＦＵＳＩゲート電極５９を形成する（図１１（ｃ））。このとき、従来技術ではポリシリ抵抗層がフルシリサイド化されないように、事前に覆い隠しておく事が必要となる。
この後は、通常のコンタクト形成技術及び配線形成技術を用いて、第２の層間絶縁膜６１、コンタクトプラグ６２、配線層６３等を形成する。
これにより、本実施の形態の半導体装置が得られる（図１１（ｄ））。
この後は、通常のコンタクト形成技術及び配線形成技術を用いて、第２の層間絶縁膜６１、コンタクトプラグ６２、配線層６３等を形成する。
これにより、本実施の形態の半導体装置が得られる（図１１（ｄ））。
以上示したように、ＦＵＳＩゲートを更に形成する場合、受動素子部が予めＳＴＩ部にストッパを用いて膜厚精度良く形成されている。このため、このようなフローを整合性良く形成できる。
本実施の形態では、受動素子膜２２と素子分離膜（シリコン窒化膜７６およびシリコン酸化膜７２）との間のシリコン基板１上に、第２のＦＵＳＩゲート電極５９を形成している。このため、さらに半導体装置の集積性を向上させることができる。
また、第４の実施の形態は、第１の実施の形態および第２の実施の形態と同様の効果が得られる。
なお、本実施の形態では、ＮＭＯＳ領域に第１のＦＵＳＩゲート電極５８を設け、ＰＭＯＳ領域に第２のＦＵＳＩゲート電極５９を設けてもよい。
本実施の形態では、受動素子膜２２と素子分離膜（シリコン窒化膜７６およびシリコン酸化膜７２）との間のシリコン基板１上に、第２のＦＵＳＩゲート電極５９を形成している。このため、さらに半導体装置の集積性を向上させることができる。
また、第４の実施の形態は、第１の実施の形態および第２の実施の形態と同様の効果が得られる。
なお、本実施の形態では、ＮＭＯＳ領域に第１のＦＵＳＩゲート電極５８を設け、ＰＭＯＳ領域に第２のＦＵＳＩゲート電極５９を設けてもよい。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、本実施の形態の半導体装置において、抵抗素子（抵抗体）に代えて、ヒューズを設けることができる。このとき、受動素子層（ヒューズ）を形成する方法として、Ｓｉを含む膜に代えて、たとえば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ｍｏ、Ｃｒ、Ｎｉ、Ａｌ、Ｃｕからなる群から選ばれる一種以上を含有する膜を用いることができる。
たとえば、本実施の形態の半導体装置において、抵抗素子（抵抗体）に代えて、ヒューズを設けることができる。このとき、受動素子層（ヒューズ）を形成する方法として、Ｓｉを含む膜に代えて、たとえば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ｍｏ、Ｃｒ、Ｎｉ、Ａｌ、Ｃｕからなる群から選ばれる一種以上を含有する膜を用いることができる。
１ シリコン基板
２ シリコン酸化膜
３ 第１のトレンチ
４ シリコン窒化膜
５ マスク
６ 凹部
７ シリコン膜
８ 第２のトレンチ
９ 素子分離膜
１０ 受動素子層
１１ シリコン基板
１２ シリコン酸化膜
１３ ポリシリコン膜
１４ シリコン窒化膜
１５ レジスト
１６ 第１のトレンチ
１７ シリコン酸化膜
１８ シリコン窒化膜
１９ レジスト
２０ 凹部
２１ ポリシリコン膜
２２ 受動素子膜
２３ ゲート絶縁膜
３０ ポリシリコン膜
３１ 第１のダミーゲート電極
３２ レジスト
３３ 第２のダミーゲート電極
３４ サイドウォール
３５ カバー膜
３６ シリサイド
３７ 第１の層間絶縁膜
３８ 第１の金属膜
３９ 第２の金属膜
４０ 第３の金属膜
４１ 第２の層間絶縁膜
４２ コンタクトプラグ
４３ 配線層
５０ ポリシリコン膜
５１ シリコン窒化膜
５２ ポリシリコンゲート電極
５３ ポリシリコンゲート電極
５４ サイドウォール
５５ カバー膜
５６ シリサイド
５７ 第１の層間絶縁膜
５８ 第１のＦＵＳＩゲート電極
５９ 第２のＦＵＳＩゲート電極
６０ レジスト
６１ 第２の層間絶縁膜
６２ コンタクトプラグ
６３ 配線層
７０ 第２のトレンチ
７１ シリコン酸化膜
７２ シリコン酸化膜
７３ 凹部
７４ 凹部
７５ シリコン窒化膜
７６ シリコン窒化膜
８０ 拡散層
８１ 第３の凹部
８２ 第４の凹部
２ シリコン酸化膜
３ 第１のトレンチ
４ シリコン窒化膜
５ マスク
６ 凹部
７ シリコン膜
８ 第２のトレンチ
９ 素子分離膜
１０ 受動素子層
１１ シリコン基板
１２ シリコン酸化膜
１３ ポリシリコン膜
１４ シリコン窒化膜
１５ レジスト
１６ 第１のトレンチ
１７ シリコン酸化膜
１８ シリコン窒化膜
１９ レジスト
２０ 凹部
２１ ポリシリコン膜
２２ 受動素子膜
２３ ゲート絶縁膜
３０ ポリシリコン膜
３１ 第１のダミーゲート電極
３２ レジスト
３３ 第２のダミーゲート電極
３４ サイドウォール
３５ カバー膜
３６ シリサイド
３７ 第１の層間絶縁膜
３８ 第１の金属膜
３９ 第２の金属膜
４０ 第３の金属膜
４１ 第２の層間絶縁膜
４２ コンタクトプラグ
４３ 配線層
５０ ポリシリコン膜
５１ シリコン窒化膜
５２ ポリシリコンゲート電極
５３ ポリシリコンゲート電極
５４ サイドウォール
５５ カバー膜
５６ シリサイド
５７ 第１の層間絶縁膜
５８ 第１のＦＵＳＩゲート電極
５９ 第２のＦＵＳＩゲート電極
６０ レジスト
６１ 第２の層間絶縁膜
６２ コンタクトプラグ
６３ 配線層
７０ 第２のトレンチ
７１ シリコン酸化膜
７２ シリコン酸化膜
７３ 凹部
７４ 凹部
７５ シリコン窒化膜
７６ シリコン窒化膜
８０ 拡散層
８１ 第３の凹部
８２ 第４の凹部
Claims (18)
- 基板上に研磨ストッパ膜を形成する工程と、
選択的エッチングにより、前記研磨ストッパ膜および前記基板を除去して、前記基板内に第１のトレンチを形成する工程と、
前記第１のトレンチを埋め込むように、前記研磨ストッパ膜と異なる材料から構成された第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を研磨して、前記研磨ストッパ膜を露出させる工程と、
選択的エッチングにより、前記第１の絶縁膜に凹部を形成する工程と、
前記凹部を埋め込むように、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を研磨して、前記研磨ストッパ膜および前記第１の絶縁膜を露出させ、前記第１のトレンチに受動素子層を形成する工程と、
エッチングにより前記研磨ストッパ膜を除去して、前記基板の表面および前記第１の絶縁膜の側壁を露出させる工程と、を含む半導体装置の製造方法。 - 前記第１のトレンチを形成する工程は、前記基板内に前記第１のトレンチとともに、第２のトレンチを形成する工程を含む、請求項１に記載の半導体装置の製造方法。
- 前記第１の絶縁膜を形成する工程において、前記第２のトレンチを埋め込むように、前記第１の絶縁膜を形成し、
前記露出させる工程において、前記第２のトレンチ上の前記第１の絶縁膜を露出させて、素子分離膜を形成し、
前記基板の表面および前記第１の絶縁膜の側壁を露出させる工程において、前記素子分離膜の側壁を露出させる、請求項２に記載の半導体装置の製造方法。 - 前記受動素子層と前記素子分離膜との間の前記基板上に、ゲート電極膜を形成する工程をさらに含む、請求項３に記載の半導体装置の製造方法。
- 前記第１の絶縁膜を形成する工程において、前記第１のトレンチの内部に第３の絶縁膜を形成する工程と、
前記第１のトレンチを埋め込むように、前記第３の絶縁膜上に前記第１の絶縁膜を形成する工程と、を含む、請求項１から４のいずれかに記載の半導体装置の製造方法。 - 前記第３の絶縁膜が、シリコン酸化膜である、請求項５に記載の半導体装置の製造方法。
- 前記凹部を形成する工程において、前記第１の絶縁膜を貫通し前記第３の絶縁膜に達する、前記凹部を形成する、請求項５または６に記載の半導体装置の製造方法。
- 前記研磨ストッパ膜が、シリコン酸化膜である、請求項１から７のいずれかに記載の半導体装置の製造方法。
- 前記第１の絶縁膜が、シリコン窒化膜である、請求項１から８のいずれかに記載の半導体装置の製造方法。
- 前記第２の絶縁膜が、Ｓｉを含む膜である、請求項１から９のいずれかに記載の半導体装置の製造方法。
- 基板と、
前記基板に設けられた第１のトレンチと、
前記第１のトレンチに埋め込まれた受動素子層と、
前記第１のトレンチと前記受動素子層との間に設けられた第１の絶縁膜と、
前記基板に設けられた第２のトレンチと、
前記第２のトレンチに埋め込まれた素子分離膜と、を備え、
上面視において、前記第１のトレンチの周縁部分と、前記第１の絶縁膜の周縁部分とが略一致しており、
前記第１の絶縁膜と前記素子分離膜とが、同じ材料から構成されており、
前記素子分離膜は、前記第２のトレンチから突出した形状を有する半導体装置。 - 前記第１の絶縁膜は、前記第１のトレンチから突出した前記受動素子層の側壁に沿って、前記第１のトレンチから凸設している、請求項１１に記載の半導体装置。
- 前記基板の表面からの、前記第１の絶縁膜の膜厚と前記素子分離膜の膜厚とが略同一である、請求項１２に記載の半導体装置。
- 基板と、
前記基板に設けられた第１のトレンチと、
前記第１のトレンチに埋め込まれた受動素子層と、
前記第１のトレンチと前記受動素子層との間に設けられた第１の絶縁膜と、
前記基板に設けられた第２のトレンチと、
前記第２のトレンチに埋め込まれた素子分離膜と、を備え、
上面視において、前記第１のトレンチの周縁部分と、前記第１の絶縁膜の周縁部分とが略一致しており、
前記第１の絶縁膜と前記素子分離膜とが、同じ材料から構成されており、
前記第１のトレンチの内部において、前記基板と前記第１の絶縁膜との間に、第３の絶縁膜が設けられている半導体装置。 - 前記受動素子層が、前記第１の絶縁膜を貫通して前記第３の絶縁膜に接触している、請求項１４に記載の半導体装置。
- 基板と、
前記基板に設けられた第１のトレンチと、
前記第１のトレンチに埋め込まれた受動素子層と、
前記第１のトレンチと前記受動素子層との間に設けられた第１の絶縁膜と、
前記基板に設けられた第２のトレンチと、
前記第２のトレンチに埋め込まれた素子分離膜と、を備え、
上面視において、前記第１のトレンチの周縁部分と、前記第１の絶縁膜の周縁部分とが略一致しており、
前記第１の絶縁膜と前記素子分離膜とが、同じ材料から構成されており、
前記受動素子層と前記素子分離膜との間の前記基板上に、ゲート電極膜が設けられている半導体装置。 - 前記ゲート電極膜の構成材料が、シリサイドを含む、請求項１６に記載の半導体装置。
- 基板と、
前記基板に設けられた第１のトレンチと、
前記第１のトレンチに埋め込まれた受動素子層と、
前記第１のトレンチと前記受動素子層との間に設けられた第１の絶縁膜と、
前記基板に設けられた第２のトレンチと、
前記第２のトレンチに埋め込まれた素子分離膜と、を備え、
上面視において、前記第１のトレンチの周縁部分と、前記第１の絶縁膜の周縁部分とが略一致しており、
前記第１の絶縁膜と前記素子分離膜とが、同じ材料から構成されており、
前記受動素子層が、抵抗素子またはヒューズである半導体装置。
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