CN115346982A - 动态随机存取存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种动态随机存取存储器及其制造法方法。动态随机存取存储器，包括：衬底；隔离结构位于衬底中，隔离结构定义出多个有源区域；埋入式字线结构，位于衬底的字线沟渠中，字线沟渠穿过多个有源区域和隔离结构，埋入式字线结构包括：栅极导体层，位于字线沟渠中；第一栅介电层，位于字线沟渠的侧壁与底面；以及第二栅介电层，位于第一栅介电层与栅极导体层之间，且第二栅介电层的顶面低于栅极导体层的顶面。
Description
技术领域
本发明涉及一种动态随机存取存储器及其制造方法。
背景技术
动态随机存取存储器的容量直接影响到存储器的访问速度及效能，例如写入恢复时间(write recovery time,tWR)以及刷新效能(refresh performance)。然而随着动态随机存取存储器设计的尺寸不断缩小，半导体装置不断往高积集度发展，动态随机存取存储器的效能该如何提升已成为本领域亟待解决的问题。
发明内容
本发明是针对一种效能提升的态随机存取存储器。
根据本发明的实施例，一种动态随机存取存储器，包括：衬底；隔离结构位于衬底中，隔离结构定义出多个有源区域；埋入式字线结构，位于衬底的字线沟渠中，字线沟渠穿过多个有源区域和隔离结构，埋入式字线结构包括：栅极导体层，位于字线沟渠中；第一栅介电层，位于字线沟渠的侧壁与底面；以及第二栅介电层，位于第一栅介电层与栅极导体层之间，且第二栅介电层的顶面低于栅极导体层的顶面。
根据本发明的实施例，一种动态随机存取存储器的制造方法，包括：提供衬底；于衬底中形成隔离结构，隔离结构定义出多个有源区域；在衬底以及隔离结构中形成字线沟渠，字线沟渠穿过多个有源区域和隔离结构；以及在字线沟渠中形成埋入式字线结构。在字线沟渠中形成埋入式字线结构包括：于衬底上方以及字线沟渠中形成第一栅介电层、第二栅介电层与栅极导体层，其中第二栅介电层的介电常数大于第一栅介电层的介电常数；移除字线沟渠以外以及字线沟渠之中的部分的栅极导体层；移除字线沟渠以外以及字线沟渠之中的部分的第二栅介电层，以使得所留下的第二栅介电层的顶面低于所留下的栅极导体层的顶面；以及于字线沟渠中形成顶盖，覆盖所留下的栅极导体层的顶面。
基于上述，在本发明的实施例的动态随机存取存储器具有多层栅介电层，且具有空气间隙(Air Gap)，不仅可以提升栅介电层的可靠度，提升导通电流，还可以降低各种漏电流。
此外，本发明的实施例的动态随机存取存储器的制造方法可以依据所需组件的电性或特性弹性调整第一栅介电层、第二栅介电层的材料与厚度以及空气间隙的深度。在本发明的制造过程中，不需要增加额外的光掩模来图案化第一栅介电层或/和第二栅介电层，因此，不会过度增加制造成本。
附图说明
图1A至图1G示出依照本发明实施例的DRAM的制造方法各个阶段的上视图，
图2A至图2G示出图1A至图1G的线A-A’的剖面图，
图3A至图3G示出图1A至图1G的线B-B’的剖面图，
图4示出依照本发明另一实施例的DRAM的剖面图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1A至图1G示出DRAM的制造方法各个阶段的上视图。图2A至图2G示出图1A至图1G的线A-A’的剖面图。图3A至图3G示出图1A至图1G的线B-B’的剖面图。
请参照图1A、图2A与图3A，提供衬底10。衬底10可以是半导体衬底，例如是硅衬底。在衬底10中形成隔离结构12，以定义多个有源区域AA。在一些实施例中，隔离结构12的材料包括氧化硅、氮化硅、高密度等离子(HDP)氧化物、旋涂式氧化硅、低介电常数(low-k)介电材料或其组合。隔离结构12可以是浅沟渠隔离(STI)结构、深沟渠隔离(DTI)结构或其组合。
隔离结构12在衬底10中定义出多个有源区域AA。有源区域AA呈带状。各有源区域AA具有长边L1与短边L2。在一些实施例中，长边L1沿着W方向延伸；短边L2沿着Y方向延伸，但本发明并不限于此。W方向与X方向夹角度θ。角度θ可以是15°～50°。在一些实施例中，在W方向上，多个有源区域AA排成一行；在Y方向上，多个有源区域AA彼此交错设置。
在衬底10上形成硬掩模层14。硬掩模层14可以是单层或是多层材料。硬掩模层14的形成方法例如是在衬底10上先形成毯覆式的硬掩模层。然后，通过光刻与刻蚀工艺将硬掩模层图案化。硬掩模层14的材料例如是氧化硅、氮化硅或氮氧化硅。
请参照图1B、图2B以及图3B，以硬掩模层14为掩模，对衬底10进行刻蚀工艺，以形成多个埋入式字线沟渠20。每一埋入式字线沟渠20沿Y方向延伸，且穿过有源区域AA的衬底10与隔离结构12。多个埋入式字线沟渠20沿X方向排列。由于刻蚀速率的不同，在隔离结构12中的多个埋入式字线沟渠20的深度较深，而在衬底10中的多个埋入式字线沟渠20的深度较浅。
请参照图1C、图2C以及图3C，于硬掩模层14上以及多个埋入式字线沟渠20之中形成栅介电结构22与栅极导体层34。栅介电结构22包括第一栅介电层24与第二栅介电层26。第一栅介电层24例如是共形层，共形地覆盖硬掩模层14以及多个埋入式字线沟渠20的侧壁与底面所裸露的硬掩模层14、隔离结构12以及衬底10。第二栅介电层26例如是共形层，共形地覆盖第一栅介电层24。第一栅介电层24与第二栅介电层26为具有不同介电常数的介电材料。第二栅介电层26的介电常数高于第一栅介电层24的介电常数。第一栅介电层24例如是是氧化硅。第二栅介电层26例如是氮化硅或是高介电常数材料。高介电常数材料可以是介电常数大于7的介电材料。高介电常数材料例如是HfAlO、HfO2、ZrO2、Ta2O5、Al2O3、Si3N4或其组合。在一实施列中，第一栅介电层24是以原位蒸气氧化技术形成且隔离结构12为氧化物，由于隔离结构12的氧化物无法被氧化，因此，埋入式字线沟渠20表面所裸露的隔离结构12不会形成第一栅介电层24，如图4所示。
栅极导体层34覆盖在第二栅介电层26上。栅极导体层34的材料包括金属或是金属合金，例如是掺杂多晶硅、钨、硅化钨等。在一些实施例中，还可以包括位于第二栅介电层26与栅极导体层34之间的阻障层32。阻障层32又可称为黏着材料层。阻障层32可以是单层或是多层，其材料包括金属或是金属氮化物，例如是钛、氮化钛、钽、氮化钽或其组合。
请参照图1D、图2D以及图3D，进行刻蚀工艺或是结合化学机械抛光工艺，以移除硬掩模层14上方以及多个埋入式字线沟渠20之中的部分的阻障层32以及部分的栅极导体层34，以在多个埋入式字线沟渠20之中形成栅极导体层34a以及阻障层32a。栅极导体层34a以及阻障层32a的顶面低于硬掩模层14的底面，且第二栅介电层26被裸露出来。
请参照图1E、图2E以及图3E，进行回刻蚀工艺，以移除硬掩模层14上方以及多个埋入式字线沟渠20之中的部分的第二栅介电层26，以形成第二栅介电层26a。第二栅介电层26a的顶面低于栅极导体层34a以及阻障层32a的顶面。第一栅介电层24与阻障层32a之间以及第二栅介电层26a上方具有间隙G。在一些第二栅介电层26为氮化硅的实施例中，可以使用磷酸来进行湿式刻蚀工艺。在一些实施例中，第二栅介电层26a的顶面的高度高于后续形成的源极与漏极区50的底面的高度，以避免造成导通电流的下降(Ion Drop)。
请参照图1F、图2F以及图3F，在多个埋入式字线沟渠20之中填入盖层40。盖层40覆盖栅极导体层34a、阻障层32a的顶面。盖层40并未填入间隙G之中或并未将间隙G填满，因而在第一栅介电层24与阻障层32a之间以及第二栅介电层26a上方形成气隙(Air Gap)AG。盖层40的材料例如是氮化硅。盖层40形成的方法例如是以化学气相沉积法形成覆盖在第一栅介电层24上并且填入多个埋入式字线沟渠20之中的盖材料层，然后经由回刻蚀或是化学机械抛光工艺移除覆盖在第一栅介电层24上的盖材料层。
第一栅介电层24、第二栅介电层26a、阻障层32a、栅极导体层34a形成具有空气间隙AG的埋入式字线结构WL。
请参照图1G、图2G以及图3G，在埋入式字线结构WL两侧的有源区域AA的衬底10之中形成源极区与漏极区50。
进行后续工艺。后续工艺包括在衬底10上形成介电层60、位线接触窗CA、位线BL、电容器接触窗CC以及电容器C等工艺。介电层60可以是多层或是分阶段形成。
在一些实施例中，源极与漏极区50的接面BS低于第二栅介电层26a的顶面TS，使得源极与漏极区50与第二栅介电层26a在横向上重迭，由于第二栅介电层26a采用具有介电常数较高的介电材料，因此可以在操作时增加耦合效应，增加耗尽层的宽度，进而增加导通电流Ion。
在一些实施例中，第一栅介电层24的介电常数为3.9，厚度为3nm；第二栅介电层26a的介电常数为25，厚度为4nm，导通电流Ion可以提升为原来的265％。在另一些实施例中，第一栅介电层24的介电常数为3.9，厚度为2nm；第二栅介电层26a的介电常数为25，厚度为5nm，导通电流Ion可以提升为原来的331％。在又一些实施例中，第一栅介电层24的介电常数为3.9，厚度为1.5nm；第二栅介电层26a的介电常数为25，厚度为5.5nm，导通电流Ion可以提升为原来的364％。
在本发明实施例中，由于第二栅介电层26a使用具有介电常数较高的介电材料，因此可以制作得较厚。故可改善并避免为了增加耦合效应而降低栅介电层厚度而造成的栅极漏电流(GIDL)的问题。在一些实施例中，第一栅介电层24的介电常数为3.9，厚度为3nm；空气间隙AG的介电常数为1，厚度为4nm，GIDL可以降低50％。在另一些实施例中，第一栅介电层24的介电常数为3.9，厚度为2nm；空气间隙AG的介电常数为1，厚度为4nm，GIDL可以降低62％。在又一些实施例中，第一栅介电层24的介电常数为3.9，厚度为1.5nm；空气间隙AG的介电常数为1，厚度为5.5nm，GIDL可以降低68％。
在本发明实施例中，源极与漏极区50与栅极导体层34a之间以空气间隙AG横向分隔，由于空气间隙AG的介电常数仅有1，因此可以降低电场，进而降低栅极引发汲极漏电流(GIDL)，并且可以减少通过隔离结构12的栅极导体层32a在源极与漏极区50附近的衬底10产生耗尽层所造成的漏电流。
在本发明实施例中，在埋入式字线沟渠20之中先形成第一栅介电层24，再形成第二栅介电层26。相较于第二栅介电层26，第一栅介电层24具有较佳的表面平整度，因此可以避免直接在埋入式字线沟渠20之中形成第二栅介电层26因为表面平整性不佳而导致电性上的问题，因此，本发明实施例可以增加组件的可靠度。
此外，在本发明的实施例中，第二栅介电层26的末端被移除，而形成空气间隙AG，因此可以减少因为栅介电层的末端太薄而容易漏电的问题，因此可以增加栅介电层的可靠度。
另外，在本发明实施例中，第一栅介电层24、第二栅介电层26的材料与厚度以及空气间隙AG的深度均可以依据所需的组件的电性或特性弹性调整。
在本发明的制造过程中，不需要增加额外的光掩模来图案化第一栅介电层24或/和第二栅介电层26，因此，不会过度增加制造成本。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种动态随机存取存储器，其特征在于，包括：
衬底；
隔离结构，位于所述衬底中，所述隔离结构定义出多个有源区域；
埋入式字线结构，位于所述衬底的字线沟渠中，所述字线沟渠穿过所述多个有源区域和所述隔离结构，所述埋入式字线结构包括：
栅极导体层，位于所述字线沟渠中；
第一栅介电层，位于所述字线沟渠的侧壁与底面；以及
第二栅介电层，位于所述第一栅介电层与所述栅极导体层之间，且所述第二栅介电层的顶面低于所述栅极导体层的顶面。
2.根据权利要求1所述的动态随机存取存储器，其中在所述栅极导体层与所述第一栅介电层之间以及所述第二栅介电层上方具有空气间隙。
3.根据权利要求1所述的动态随机存取存储器，其中所述第一栅介电层与所述第二栅介电层为具有不同介电常数的介电材料。
4.根据权利要求1所述的动态随机存取存储器，其中所述第二栅介电层的介电常数大于所述第一栅介电层的介电常数。
5.根据权利要求1所述的动态随机存取存储器，还包括多个源极与漏极区，位于所述埋入式字线结构两侧的所述有源区域中，且所述源极与漏极区的接面深度低于所述第二栅介电层的所述顶面。
6.根据权利要求1所述的动态随机存取存储器，其中所述埋入式字线结构还包括盖层，位于所述字线沟渠中，覆盖所述栅极导体层上。
7.根据权利要求1所述的动态随机存取存储器，其中所述埋入式字线结构还包括阻障层，位于所述字线沟渠中，位于所述栅极导体层与所述第二栅介电层之间。
8.一种动态随机存取存储器的制造方法，其特征在于，包括：
提供衬底；
于所述衬底中形成隔离结构，所述隔离结构定义出多个有源区域；
在所述衬底以及所述隔离结构中形成字线沟渠，所述字线沟渠穿过所述多个有源区域和所述隔离结构；以及
在所述字线沟渠中形成埋入式字线结构，包括：
于所述衬底上方以及所述字线沟渠中形成第一栅介电层、第二栅介电层与栅极导体层，其中所述第二栅介电层的介电常数大于所述第一栅介电层的介电常数；
移除所述字线沟渠以外以及所述字线沟渠之中的部分的所述栅极导体层；
移除所述字线沟渠以外以及所述字线沟渠之中的部分的所述第二栅介电层，以使得所留下的所述第二栅介电层的顶面低于所留下的栅极导体层的顶面；以及
于所述字线沟渠中形成顶盖，覆盖所述所留下的栅极导体层的所述顶面。
9.根据权利要求8所述的动态随机存取存储器的制造方法，其中在所述栅极导体层与所述第一栅介电层之间以及所述第二栅介电层上方形成空气间隙。
10.根据权利要求8所述的动态随机存取存储器的制造方法，还包括于所述埋入式字线结构两侧的所述有源区域中形成多个源极与漏极区，且所述源极与漏极区的接面深度低于所述第二栅介电层的所述顶面。
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|---|---|
| CN (1) | CN115346982A (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281539B1 (en) * | 2000-03-31 | 2001-08-28 | International Business Machines Corporation | Structure and process for 6F2 DT cell having vertical MOSFET and large storage capacitance |
| CN104103638A (zh) * | 2013-04-01 | 2014-10-15 | 三星电子株式会社 | 半导体装置及半导体模块 |
| US20150221742A1 (en) * | 2014-02-04 | 2015-08-06 | Samsung Electronics Co., Ltd. | Semiconductor device and fabricating method thereof |
| CN109192728A (zh) * | 2017-06-22 | 2019-01-11 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造方法 |
| CN109216357A (zh) * | 2017-06-30 | 2019-01-15 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
| CN109427798A (zh) * | 2017-08-28 | 2019-03-05 | 中芯国际集成电路制造(上海)有限公司 | 闪存器件及其制造方法 |
| WO2021022812A1 (zh) * | 2019-08-16 | 2021-02-11 | 福建省晋华集成电路有限公司 | 晶体管、存储器及其形成方法 |
| CN112447521A (zh) * | 2019-09-02 | 2021-03-05 | 爱思开海力士有限公司 | 具有掩埋栅结构的半导体器件及其制造方法 |
-
2021
- 2021-05-13 CN CN202110522769.XA patent/CN115346982A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281539B1 (en) * | 2000-03-31 | 2001-08-28 | International Business Machines Corporation | Structure and process for 6F2 DT cell having vertical MOSFET and large storage capacitance |
| CN104103638A (zh) * | 2013-04-01 | 2014-10-15 | 三星电子株式会社 | 半导体装置及半导体模块 |
| US20150221742A1 (en) * | 2014-02-04 | 2015-08-06 | Samsung Electronics Co., Ltd. | Semiconductor device and fabricating method thereof |
| CN109192728A (zh) * | 2017-06-22 | 2019-01-11 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造方法 |
| CN109216357A (zh) * | 2017-06-30 | 2019-01-15 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
| CN109427798A (zh) * | 2017-08-28 | 2019-03-05 | 中芯国际集成电路制造(上海)有限公司 | 闪存器件及其制造方法 |
| WO2021022812A1 (zh) * | 2019-08-16 | 2021-02-11 | 福建省晋华集成电路有限公司 | 晶体管、存储器及其形成方法 |
| CN112447521A (zh) * | 2019-09-02 | 2021-03-05 | 爱思开海力士有限公司 | 具有掩埋栅结构的半导体器件及其制造方法 |
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