CN104103638A - 半导体装置及半导体模块 - Google Patents

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Abstract

提供了一种半导体装置及半导体模块。所述半导体装置包括：第一源区域/漏区域和第二源区域/漏区域，设置在半导体基板的活性区域中；以及栅极结构，与活性区域交叉并且设置在第一源区域/漏区域和第二源区域/漏区域之间，所述栅极结构包括：栅电极，具有第一部分和位于第一部分上的第二部分，栅电极位于比活性区域的上表面低的水平面处；绝缘覆盖图案，位于栅电极上；栅极电介质，位于栅电极和活性区域之间；以及空空间，位于活性区域和栅电极的第二部分之间。

Description

半导体装置及半导体模块
技术领域
实施例涉及一种半导体装置和一种制造该半导体装置的方法。实施例还涉及一种采用所述半导体装置和方法的半导体模块和电子系统。
背景技术
随着半导体装置的集成度的增加，三维晶体管中的栅致漏极泄漏（GIDL）电流特性对半导体装置的性能具有显著影响。
发明内容
实施例提供了一种晶体管漏电流得以减小的半导体装置的结构。
其它实施例提供了一种改善了DRAM的刷新特性的半导体装置的结构。
其它实施例提供了制造半导体装置的方法。
其它实施例提供了包括该半导体装置的电子设备及电子系统。
根据实施例，一种半导体装置包括：第一源区域/漏区域和第二源区域/漏区域，设置在半导体基板的活性区域中；以及栅极结构，与活性区域交叉并且设置在第一源区域/漏区域和第二源区域/漏区域之间。所述栅极结构包括：栅电极，具有第一部分和位于第一部分上的第二部分，栅电极位于比活性区域的上表面低的水平面处；绝缘覆盖图案，位于栅电极上；栅极电介质，位于栅电极和活性区域之间；以及空空间，位于活性区域和栅电极的第二部分之间。
在一些实施例中，空空间可以设置在栅极电介质和栅电极的第二部分之间。
在其它实施例中，空空间可以面对第一源区域/漏区域和第二源区域/漏区域。
在其它实施例中，空空间的宽度可以小于栅极电介质的宽度。
在其它实施例中，活性区域与栅电极的第二部分之间的距离可以大于活性区域与栅电极的第一部分之间的距离。
在其它实施例中，栅电极的第二部分的宽度可以小于栅电极的第一部分的宽度。
在其它实施例中，栅电极可以包括下栅极导电图案和上栅极导电图案。下栅极导电图案可以位于比上栅极导电图案的上表面低的水平面处并且可以布置在上栅极导电图案和栅极电介质之间。
在其它实施例中，空空间可以布置在下栅极导电图案和绝缘覆盖图案之间，并且布置在上栅极导电图案和栅极电介质之间。
在其它实施例中，下栅极导电图案的厚度可以与栅极电介质的厚度基本相同。
在其它实施例中，所述半导体装置还可以包括设置在下栅极导电图案和上栅极导电图案之间的中间栅极导电图案。
根据其它实施例，一种半导体装置包括：栅极沟槽，在半导体基板中与活性区域交叉；栅电极，设置在栅极沟槽中；绝缘覆盖图案，设置在栅电极上；栅极电介质，设置在栅电极和活性区域之间且设置在绝缘覆盖图案和活性区域之间；以及空空间，被栅电极、绝缘覆盖图案和栅极电介质围绕。
在一些实施例中，栅电极可以包括下栅极导电图案和上栅极导电图案。下栅极导电图案可以位于比上栅极导电图案的上表面低的水平面处，并且布置在上栅极导电图案和栅极电介质之间。
在其它实施例中，空空间可以被下栅极导电图案、上栅极导电图案、绝缘覆盖图案和栅极电介质围绕。
在其它实施例中，空空间可以包括布置在栅极电介质和栅电极之间的第一部分以及布置在栅极电介质和绝缘覆盖图案之间的第二部分。
在其它实施例中，栅电极可以包括第一部分和设置在第一部分上的第二部分，空空间的第一部分布置在栅电极的第二部分和栅极电介质之间。
根据其它实施例，一种半导体装置包括：沟槽隔离层，形成半导体基板中并且限定活性区域；第一栅极沟槽，设置在活性区域中；第二栅极沟槽，设置在沟槽隔离层中；第一源区域/漏区域和第二源区域/漏区域，形成在设置于第一栅极沟槽的两侧处的活性区域中；第一栅极结构，设置在第一栅极沟槽中；以及第二栅极结构，设置在第二栅极沟槽中。第一栅极结构包括：第一栅电极；第一绝缘覆盖图案，设置在第一栅电极上；栅极电介质，设置在第一栅电极和活性区域之间，且设置在第一绝缘覆盖图案和活性区域之间；以及第一空空间，设置在第一源区域/漏区域和第一栅电极之间。第二栅极结构包括第二栅电极、第二绝缘覆盖图案和第二空空间。
在一些实施例中，第二绝缘覆盖图案可以设置在第二栅电极上，第二空空间可以设置在第二栅电极的上侧表面和沟槽隔离层之间。
在其它实施例中，第一栅电极可以包括第一下栅极导电图案和第一上栅极导电图案，第二栅电极可以包括第二下栅极导电图案和第二上栅极导电图案。第一下栅极导电图案可以位于比第一上栅极导电图案的上表面低的水平面处并且设置在第一上栅极导电图案和栅极电介质之间。第二下栅极导电图案可以位于比第二上栅极导电图案的上表面低的水平面处并且设置在第二上栅极导电图案和沟槽隔离层之间。
在其它实施例中，第一空空间可以布置在第一下栅极导电图案和第一绝缘覆盖图案之间，且布置在第一上栅极导电图案和栅极电介质之间。
在其它实施例中，第二空空间可以布置在第二下栅极导电图案和第二绝缘覆盖图案之间，且布置在第二上栅极导电图案和沟槽隔离层之间。
在其它实施例中，第一源区域/漏区域可以设置在第一栅极结构和第二栅极结构之间，且设置在第一绝缘覆盖图案和第二绝缘覆盖图案之间。
在其它实施例中，第一空空间可以设置在第一栅电极和第一源区域/漏区域之间，第二空空间可以设置在第二栅电极和第一源区域/漏区域之间。
在其它实施例中，所述半导体装置还可以包括：信息存储元件，电连接到第一源区域/漏区域；以及位线结构，电连接到第二源区域/漏区域。
根据其它实施例，一种半导体模块包括：模块基板；以及半导体装置，设置在模块基板上。所述半导体装置包括：沟槽隔离层，形成在半导体基板中并且限定活性区域；第一源区域/漏区域和第二源区域/漏区域，形成在活性区域中；第一栅极结构，设置在第一源区域/漏区域和第二源区域/漏区域之间的活性区域中；第二栅极结构，设置在沟槽隔离层中；信息存储元件，电连接到第一源区域/漏区域；以及位线结构，电连接到第二源区域/漏区域。第一栅极结构包括：第一栅电极；第一绝缘覆盖图案，设置在第一栅电极上；栅极电介质，设置在第一栅电极和活性区域之间；以及第一空空间，设置在第一栅电极和栅极电介质之间。第二栅极结构包括：第二栅电极；第二绝缘覆盖图案，设置在第二栅电极上；以及第二空空间，布置在第二栅电极和沟槽隔离层之间。
在一些实施例中，第一源区域/漏区域可以设置在第一空空间和第二空空间之间。
根据其它实施例，一种半导体装置包括：第一源区域/漏区域和第二源区域/漏区域，设置在半导体基板的活性区域中；以及栅极结构，与活性区域交叉并且设置在第一源区域/漏区域和第二源区域/漏区域之间，所述栅极结构包括：栅电极，具有下栅极导电图案和位于下栅极导电图案上的上栅极导电图案，栅电极位于比活性区域的上表面低的水平面处；绝缘覆盖图案，位于栅电极上；栅极电介质，位于栅电极和活性区域之间；以及空空间，被栅电极的下栅极导电图案、栅电极的上栅极导电图案、绝缘覆盖图案和栅极电介质包围。
栅电极的下栅极导电图案可以沿栅极沟槽的侧壁部分地延伸，栅电极的上栅极导电图案位于栅极沟槽内侧的栅电极的下栅极导电图案上并在栅电极的下栅极导电图案的最上表面上方延伸，空空间可以位于栅极沟槽的侧壁和栅电极的在栅电极的下栅极导电图案上方延伸的上栅极导电图案的一部分之间。
栅极电介质的一部分可以直接位于栅极沟槽的侧壁和空空间之间。
栅电极的下栅极导电图案可以与栅电极的上栅极导电图案的下部共形地叠置，空空间在栅电极的下栅极导电图案上并沿栅电极的上栅极导电图案的上部限定。
栅电极的下栅极导电图案的宽度可以等于空空间的宽度，空空间直接位于栅电极的下栅极导电图案上方。
附图说明
通过如在附图中所示出的优选实施例的更具体的描述，上述和其它特征将是明显的，在附图中，相同的标号始终指示相同的元件。附图不一定按比例绘制。在附图中：
图1示出了根据实施例的半导体装置的平面图；
图2A示出了根据实施例的半导体装置的剖视图；
图2B示出了根据实施例的半导体装置的修改示例的剖视图；
图3示出了图2A中的“A1”区域的放大视图；
图4A和图4B示出了根据实施例的半导体装置的另一修改示例的剖视图；
图5示出了根据实施例的半导体装置的又一修改示例的剖视图；
图6A和图6B示出了根据实施例的半导体装置的又一修改示例的示图；
图7示出了根据实施例的半导体装置的又一修改示例的示图；
图8示出了根据实施例的用于描述制造半导体装置的方法的工艺流程图；
图9A到图9G示出了根据实施例的在制造半导体装置的方法中的步骤的剖视图；
图10A到图10C示出了根据另一实施例的在制造半导体装置的方法中的步骤的剖视图；
图11A到图11E示出了根据又一实施例的在制造半导体装置的方法中的步骤的剖视图；
图12A到图12C示出了根据又一实施例的在制造半导体装置的方法中的步骤的剖视图；
图13示出的图示出了根据实施例的半导体装置的示例；
图14和图15示出的示图示意性地示出了根据实施例的包括半导体装置的半导体模块；
图16示出的框图概念性地示出了根据实施例的包括半导体装置的电子系统；
图17示出的框图示意性地示出了根据实施例的包括半导体装置的另一电子系统；
图18示出的示图示意性地示出了根据实施例的包括半导体装置的移动无线电话。
具体实施方式
现在，将参照附图更充分地描述各实施例，在附图中示出了一些实施例。然而，这些实施例可以以不同的形式来实施，且不应该解释为局限于在这里所提出的实施例。相反，提供这些实施例使得本公开将是彻底和完全的，并将示例性实施方案充分地传达给本领域技术人员。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺寸。
将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件或可以直接连接或结合到另一元件，或者可以存在中间元件。相反，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。应当以类似的方式解释用于描述元件之间的关系的其它词语（例如“在…之间”和“直接在…之间”、“与…相邻”和“与…直接相邻”等）。
将理解的是，尽管在这里可使用术语第一、第二、A、B等来指示实施例中的元件，但是这些元件不应该受这些术语的限制。例如，在不脱离实施例的范围的情况下，第一元件可以被叫做第二元件，而第二元件可以被叫做第一元件。这里，术语“和/或”包括一个或多个指示物的任意组合和所有组合。另外，术语“空空间（empty space，或曰“空的空间”）”可以指被由固体材料组成的组件所包围而未被固体材料所填充的空间。例如，空空间可以填充有气体或空气而不是固体材料。例如，空空间可以是“空气间隙”或“空气空间”。
为了便于描述，在这里可使用空间相对术语，如“在…之下”、“在…下方”、“下”、“在…上方”、“上”等，用来描述如在图中所示的一个元件或特征与其它元件或特征的关系。将理解的是，空间相对术语意在包含除了在附图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因而，术语“在…下方”可包括“在…上方”和“在…下方”两种方位。所述装置可被另外定位（旋转90度或者在其它方位），并对在这里使用的空间相对描述符做出相应的解释。这里用于描述实施例所使用的术语不意图限制实施例的范围。冠词“一个”、“一种”和“所述（该）”术语是是单数形式，因为它们具有单个指示物，然而，在本文中单数形式的使用不应该排除多于一个指示物的存在。换言之，除非上下文另外明确指出，否则以单数形式指示的元件可以计入一个或更多个。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、项、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、项、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想实施例（和中间结构）的示意图的剖面图来描述实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，实施例不应该被解释为局限于在此示出的区域的具体形状，而将包括例如由制造导致的形状偏差。
除非另有定义，否则这里使用的所有术语（包括技术术语和科学术语）应被解释为与本领域的通常意思一致。还将理解的是，除非这里明确定义，否则常用的术语应该被解释为与相关技术中的通常意思一致，而将不以理想的或者过于正式的含义来解释它们。
首先，将参照图1、图2A和图3来描述根据实施例的半导体装置。图1示出了根据实施例的半导体装置的平面图，图2A示出了沿图1的I-I'线截取的剖视图。图3示出了图2A中的“A1”区域的放大视图。
参照图1、图2A和图3，可以设置半导体基板3。可以在半导体基板3中设置限定多个活性区域10的沟槽隔离层9。沟槽隔离层9可以包括在半导体基板3中填充场沟槽6的绝缘材料层。
源区域/漏区域12可以设置在活性区域10中。源区域/漏区域12可以包括不对称地构造的第一源区域/漏区域12a和第二源区域/漏区域12b。例如，与第二源区域/漏区域12b相比，第一源区域/漏区域12a可以具有浅结结构（shallow junction structure）。然而，实施例不限于此。例如，如图2B中所示，源区域/漏区域12可以包括对称地构造的第一源区域/漏区域12a和第二源区域/漏区域12b'。
可以设置与活性区域10交叉并且延伸到沟槽隔离层9中的栅极沟槽18。栅极结构69可以设置在栅极沟槽18中。栅极结构69可以设置在源区域/漏区域12之间的活性区域10中，并可以延伸到沟槽隔离层9中。在栅极结构69中，设置在沟槽隔离层9中的第二栅极沟槽18s的底表面可以位于比设置在活性区域10中的第一栅极沟槽18a的底表面低的水平面处。
每个栅极结构69可以包括栅极电介质21、栅电极42、绝缘覆盖图案62和空空间48。栅电极42可以设置在栅极沟槽18中，并且位于比活性区域10的上表面低的水平面处。绝缘覆盖图案62可以设置在栅电极42上。栅极电介质21可以设置在活性区域10和栅电极42之间，且设置在活性区域10和绝缘覆盖图案62之间。空空间48可以设置在栅电极42的上侧表面上。空空间48可以设置在栅电极42的上侧表面和栅极沟槽18的侧壁之间。
在一些实施例中，“空空间48”指的是被由固体材料组成的组件包围而未被固体材料填充的空间。例如，空空间48可以填充有气体或空气，而非固体材料。例如，空空间48可以填充有在用于形成绝缘覆盖图案62的沉积工艺中使用的气体。
栅极结构69可以包括彼此平行的第一栅极结构69a和第二栅极结构69s。第一栅极结构69a可以与活性区域10中的活性区域10a交叉，第二栅极结构69s可以设置在与活性区域10a相邻的沟槽隔离层9中。
第一栅极结构69a可以设置在与活性区域10a交叉的第一栅极沟槽18a中。第一栅极结构69a可以包括栅极电介质21、第一栅电极42a、第一绝缘覆盖图案62a和第一空空间48a。第二栅极结构69s可以设置在沟槽隔离层9中的第二栅极沟槽18s中。第二栅极结构69s可以包括第二栅电极42s、第二绝缘覆盖图案62s和第二空空间48s。
第一栅电极42a可以包括第一部分42a_1和设置在第一部分42a_1上的第二部分42a_2。第一栅电极42a的第二部分42a_2的宽度可以小于第一栅电极42a的第一部分42a_1的宽度。第二栅电极42s可以包括第一部分42s_1和设置在第一部分42s_1上的第二部分42s_2。第二栅电极42s的第二部分42s_2的宽度可以小于第二栅电极42s的第一部分42s_1的宽度。
第一栅电极42a可以包括第一下栅极导电图案26a和第一上栅极导电图案38a。第一下栅极导电图案26a可以围绕第一上栅极导电图案38a的底表面以及侧表面的一部分，并可以设置在比第一上栅极导电图案38a的上表面低的水平面处。第一下栅极导电图案26a可以设置在第一栅电极42a的第一部分42a_1处。第二栅电极42s可以包括第二下栅极导电图案26s和第二上栅极导电图案38s。第二下栅极导电图案26s可以围绕第二上栅极导电图案38s的底表面以及侧表面的一部分，并且可以设置在比第二上栅极导电图案38s的上表面低的水平面处。第一栅电极42a的第一下栅极导电图案26a可以沿第一栅极沟槽18a的侧壁部分地延伸，第一栅电极42a的第一上栅极导电图案38a位于第一栅极沟槽18a内部的第一栅电极42a的第一下栅极导电图案26a上并且在第一栅电极42a的第一下栅极导电图案26a的最上表面上方延伸。第一栅电极42a的第一下栅极导电图案26a可以与第一栅电极42a的第一上栅极导电图案38a的下部分共形地叠置。
第一栅电极42a和第二栅电极42s可以由相同的材料形成。第一上栅极导电图案38a和第二上栅极导电图案38s可以包括电阻率小于第一下栅极导电图案26a和第二下栅极导电图案26s的电阻率的导电材料。例如，第一下栅极导电图案26a和第二下栅极导电图案26s可以包括金属氮化物，例如TiN、WN、TiSiN和TaN，第一上栅极导电图案38a和第二上栅极导电图案38s可以包括金属材料，例如W。
第一绝缘覆盖图案62a可以设置在第一栅电极42a上，第二绝缘覆盖图案62s可以设置在第二栅电极42s上。第一绝缘覆盖图案62a和第二绝缘覆盖图案62s可以由相同的绝缘材料（例如，氮化硅、氮氧化硅（SiON）和氧化硅）形成。
栅极电介质21可以设置在第一栅电极42a和活性区域10a之间，并且设置在第一绝缘覆盖图案62a和活性区域10a之间。栅极电介质21的一部分可以直接位于栅极沟槽18的侧壁和空空间48之间。栅极电介质21可以通过热氧化工艺形成。例如，栅极电介质21可以包括通过热氧化工艺形成的氧化硅。然而，实施例不限于此。例如，根据实施例，栅极电介质21可以包括通过例如原子层沉积（ALD）工艺的工艺形成的氧化物以及通过对活性区域10a进行热氧化而形成的氧化物。
空空间48可以包括第一空空间48a和第二空空间48s。
第一空空间48a可以布置在第一栅电极42a的第二部分42a_2和栅极电介质21之间，并且布置在第一栅电极42a的第一下栅极导电图案26a和第一绝缘覆盖图案62a之间。第一空空间48a可以布置在第一上栅极导电图案38a和栅极电介质21之间。第一空空间48a可以由栅极电介质21、第一绝缘覆盖图案62a、第一下栅极导电图案26a和第一上栅极导电图案38a限定。第一空空间48a可以位于第一栅极沟槽18a的侧壁和第一栅电极42a的在第一栅电极42a的第一下栅极导电图案26a上方延伸的第一上栅极导电图案38a的一部分之间。第一空空间48a可以直接在第一栅电极42a的第一下栅极导电图案26a上方。
参照图3，第一空空间48a的厚度或宽度T2可以小于栅极电介质21的厚度T1。第一空空间48a的厚度T2可以与第一下栅极导电图案26a的厚度基本相同。换言之，第一栅电极42a的第一下栅极导电图案26a的厚度T2可以等于第一空空间48a的宽度T2。或者，第一下栅极导电图案26a的厚度T2可以等于栅极电介质21的厚度T1。
在一些实施例中，“厚度”可以指在与栅极沟槽18的侧壁18w垂直的方向上的尺寸。例如，栅极电介质21的厚度T1可以是在与栅极沟槽18的侧壁18w垂直的方向上的尺寸。
第二空空间48s可以布置在第二栅电极42s的第二部分42s_2和沟槽隔离层9之间，并且布置在第二栅电极42s的第二下栅极导电图案26s和第二绝缘覆盖图案62s之间。第二空空间48s可以布置在第二上栅极导电图案38s和沟槽隔离层9之间。第二空空间48s可以由沟槽隔离层9、第二绝缘覆盖图案62s、第二下栅极导电图案26s和第二上栅极导电图案38s限定。
活性区域10的位于源区域/漏区域12下方并且与栅极结构69相邻的部分可以被限定为晶体管的沟道区域13。因此，源区域/漏区域12、栅极结构69和沟道区域13可以构成晶体管TR。晶体管TR可以是存储器装置（例如，DRAM）的单元晶体管。源区域/漏区域12中的第一源区域/漏区域12a可以设置在第一栅极结构69a和第二栅极结构69s之间。
下绝缘层82可以设置在具有栅极结构69的基板上。
电连接到第二源区域/漏区域12b的位线结构84可以设置在下绝缘层82上。位线结构84可以包括穿过下绝缘层82并且电连接到第二源区域/漏区域12b的位线插头（plug）84p以及形成在下绝缘层82上并且与位线插头84p叠置的位线84b。位线84b的方向可以与栅极结构69相交。
上绝缘层86可以设置在具有位线结构84的基板上。可以形成穿过上绝缘层86并电连接到第一源区域/漏区域12a的接触结构88。接触结构88可以由导电材料（例如，掺杂多晶硅、金属和金属氮化物）形成。
电连接到接触结构88的信息存储元件96可以形成在上绝缘层86上。信息存储元件96可以是存储器装置（例如DRAM）的电容器。例如，信息存储元件96可以包括电连接到接触结构88的第一电极90、设置在第一电极90上的存储介质92以及设置在存储电介质92上的第二电极94。第一电极90可以通过接触结构88电连接到第一源区域/漏区域12a。
第一源区域/漏区域12a和第二源区域/漏区域12b以及第一栅极结构69a可以构成晶体管TR。晶体管的第一源区域/漏区域12a可以电连接到信息存储元件96，第二源区域/漏区域12b可以电连接到位线结构84。
厚度为T1的栅极电介质21可以布置在第一栅电极42a和沟道区域13之间。厚度为T1的栅极电介质21和厚度为T2的第一空空间48a可以布置在第一栅电极42a和第一源区域/漏区域12a之间。即，参照图3，第一栅电极42a和沟道区域13之间的距离t1可以小于第一栅电极42a和第一源区域/漏区域12a之间的距离t3。注意到的是，距离t1对应于（例如，等于）栅极电介质21的厚度T1，距离t3对应于（例如，等于）厚度T1和T2的总和。
第一空空间48a可以填充有气体（例如空气），栅极电介质21可以由例如氧化硅的材料层形成。因此，由于第一空空间48a的介电常数小于栅极电介质21的介电常数，因此在第一栅电极42a和第一源区域/漏区域12a彼此面对的区域处的有效氧化物厚度（EOT）可以大于在同一区域处的物理氧化物厚度。换言之，尽管第一栅电极42a和第一源区域/漏区域12a之间的物理氧化物厚度等于厚度T1和T2的总和（即，距离t3），但位于栅极电介质21和第一栅电极42a之间的第一空空间48a使第一栅电极42a和第一源区域/漏区域12a之间的有效氧化物厚度大于距离t3。
因此，由于在第一栅电极42a和第一源区域/漏区域12a之间利用栅极电介质21布置了第一空空间48a，因此可以抑制在第一源区域/漏区域12a处由第一栅电极42a产生的漏电流。第一空空间48a可以抑制第一源区域/漏区域12a处的栅致漏极泄漏（GIDL）电流。
栅极结构69可以抑制晶体管TR的GIDL电流。通过提供采用栅极结构69的DRAM装置的单元晶体管，可以改善DRAM装置的刷新特性。
根据实施例的栅极结构69的结构可以不限于图2A和图3中描述的形式。在下文中，将参照图4A和图4B、图5、图6A和图6B、图7A和图7B以及图8来描述包括栅极结构69的修改示例的半导体装置。半导体装置可以包括活性区域10、沟槽隔离层9、源区域/漏区域12、沟道区域13、栅极沟槽18、位线结构84以及信息存储元件96，如参照图2A所描述的。在下文中，将省略关于活性区域10、沟槽隔离层9、源区域/漏区域12、沟道区域13、栅极沟槽18、位线结构84以及信息存储元件96的详细描述。
首先，将参照图4A和图4B描述包括栅极结构（在图2A中参考标号为69）的修改示例的半导体装置。图4A示出了沿图1的I-I'线截取的区域的剖视图，图4B示出的局部放大视图示出了图4A的“A2”区域。
参照图4A和图4B，栅极结构169可以设置在栅极沟槽18中。栅极结构169可以包括栅极电介质21、栅电极42、绝缘覆盖图案162和空空间148。绝缘覆盖图案162可以设置在栅电极42上。栅极电介质21可以设置在栅电极42和活性区域10之间，并且设置在绝缘覆盖图案162和活性区域10之间。空空间148可以设置在栅电极42的上侧表面上。
如参照图2A所描述的，栅极沟槽18可以包括位于活性区域10a中的第一栅极沟槽18a和位于沟槽隔离层9中的第二栅极沟槽18s。栅极结构169可以包括位于第一栅极沟槽18a中的第一栅极结构169a以及位于第二栅极沟槽18s中的第二栅极结构169s。
第一栅极结构169a可以包括栅极电介质21、第一栅电极42a、第一绝缘覆盖图案162a和第一空空间148a。第二栅极结构169s可以包括第二栅电极42s、第二绝缘覆盖图案162s和第二空空间148s。
如参照图2A所描述的，第一栅电极42a可以包括第一上栅极导电图案38a和围绕第一上栅极导电图案38a的底表面以及侧表面的一部分的第一下栅极导电图案26a。如参照图2A所描述的，第二栅电极42s可以包括第二上栅极导电图案38s和围绕第二上栅极导电图案38s的底表面以及侧表面的一部分的第二下栅极导电图案26s。
第一绝缘覆盖图案162a可以设置在第一栅电极42a上，第二绝缘覆盖图案162s可以设置在第二栅电极42s上。栅极电介质21可以设置在第一栅电极42a和活性区域10a之间，并且设置在第一绝缘覆盖图案162a和活性区域10a之间。
第一空空间148a可以通过被第一栅电极42a、栅极电介质21和第一绝缘覆盖图案162a围绕（例如，包围）而被限定。第二空空间148s可以通过被沟槽隔离层9、第二绝缘覆盖图案162s、第二下栅极导电图案26s以及第二上栅极导电图案38s围绕（例如，包围）而被限定。
第一空空间148a可以包括设置在第一栅电极42a和活性区域10a之间的第一部分148a_1以及设置在第一绝缘覆盖图案162a和活性区域10a之间的第二部分148a_2。第一空空间148a可以面对活性区域10a的源区域/漏区域12。第一空空间148a的第一部分148a_1可以布置在第一栅电极42a和栅极电介质21之间，第一空空间148a的第二部分148a_2可以布置在第一绝缘覆盖图案162a和栅极电介质21之间。第二空空间148s可以包括置于第二栅电极42s和沟槽隔离层9之间的第一部分以及布置在第二绝缘覆盖图案126s和沟槽隔离层9之间的第二部分。
第一空空间148a可以抑制第一源区域/漏区域12a中由第一栅电极42a产生的漏电流。另外，第二空空间148s可以抑制第一源区域/漏区域12a中由第二栅电极42s产生的漏电流。
参照图5，将描述包括栅极结构（在图2A中参考标号为69）的另一修改示例的半导体装置。图5示出了沿图1的I-I'线截取的区域的剖视图。
参照图1和图5，栅极结构269可以设置在栅极沟槽18中。栅极结构269可以包括栅极电介质21、栅电极242、绝缘覆盖图案262和空空间248。绝缘覆盖图案262可以设置在栅电极242上。栅极电介质21可以设置在栅电极242和活性区域10之间，并设置在绝缘覆盖图案262和活性区域10之间。空空间248可以设置在栅电极242的上侧表面上。
如参照图2A所描述的，栅极沟槽18可以包括位于活性区域10a中的第一栅极沟槽18a和位于沟槽隔离层9中的第二栅极沟槽18s。栅极结构269可以包括位于第一栅极沟槽18a中的第一栅极结构269s以及位于第二栅极沟槽18s中的第二栅极结构269s。
第一栅极结构269a可以包括栅极电介质21、第一栅电极242a、第一绝缘覆盖图案262a和第一空空间248a。第二栅极结构269s可以包括第二栅电极242s、第二绝缘覆盖图案262s和第二空空间248s。
第一栅电极242a可以包括第一部分242a_1和设置在第一部分242a_1上的第二部分242a_2。第一栅电极242a的第二部分242a_2的宽度可以小于第一栅电极242a的第一部分242a_1的宽度。第一栅电极242a可以包括第一下栅极导电图案226a和第一上栅极导电图案238a。第一下栅极导电图案226a可以围绕第一上栅极导电图案238a的底表面以及侧表面的一部分，并且可以设置在比第一上栅极导电图案238a的上表面低的水平面处。
第二栅电极242s可以包括第二下栅极导电图案226s和第二上栅极导电图案238s。第二下栅极导电图案226s可以围绕第二上栅极导电图案238s的底表面以及侧表面的一部分，并且可以设置在比第二上栅极导电图案238s的上表面低的水平面处。
第一绝缘覆盖图案262a可以设置在第一栅电极242a上，第二绝缘覆盖图案262s可以设置在第二栅电极242s上。栅极电介质21可以设置在第一栅电极242a和活性区域10a之间，并且设置在第一绝缘覆盖图案262a和活性区域10a之间。
第一空空间248a可以设置在第一上栅极导电图案238a和栅极电介质21之间，并且设置在第一下栅极导电图案226a和第一绝缘覆盖图案262a之间。第二空空间248s可以设置在第二上栅极导电图案238s和沟槽隔离层9之间，并且设置在第二下栅极导电图案226s和第二绝缘覆盖图案262s之间。
第一空空间248a的厚度可以大于第一下栅极导电图案226a的厚度，第二空空间248s的厚度可以大于第二下栅极导电图案226s的厚度。这里，“厚度”指的是沿与栅极沟槽18的内壁垂直的方向的厚度，即，沿着与栅极沟槽18的内壁垂直的方向的距离。
参照图6A和图6B，将描述包括栅极结构（在图2A中参考标号为69）的另一修改示例的半导体装置。图6A示出了沿图1的I-I'线的剖视图，图6B示出了图6A的“A3”区域的局部放大视图。
参照图1、图6A和图6B，栅极结构369可以设置在栅极沟槽18中。栅极结构369可以包括栅极电介质21、栅电极342、绝缘覆盖图案362和空空间348。绝缘覆盖图案362可以设置在栅电极342上。栅极电介质21可以设置在栅电极342和活性区域10之间，并设置在绝缘覆盖图案362和活性区域10之间。空空间348可以设置在栅电极342的上侧表面上。
如参照图2A所描述的，栅极沟槽18可以包括位于活性区域10a中的第一栅极沟槽18a和位于沟槽隔离层9中的第二栅极沟槽18s。栅极结构369可以包括位于第一栅极沟槽18a中的第一栅极结构369a以及位于第二栅极沟槽18s中的第二栅极结构169s。
第一栅极结构369a可以包括栅极电介质21、第一栅电极342a、第一绝缘覆盖图案362a和第一空空间348a。第二栅极结构369s可以包括第二栅电极342s、第二绝缘覆盖图案362s和第二空空间348s。
第一栅电极342a可以包括第一下栅极导电图案326a、第一中间栅极导电图案332a和第一上栅极导电图案338a。第二栅电极342s可以包括第二下栅极导电图案326s、第二中间栅极导电图案332s和第二上栅极导电图案338s。
第一下栅极导电图案326a可以围绕第一上栅极导电图案338a的底表面以及侧表面的一部分。第一中间栅极导电图案332a可以围绕第一上栅极导电图案338a的底表面和侧表面，并且可以布置在第一下栅极导电图案326a和第一上栅极导电图案338a之间。
第二下栅极导电图案326s可以围绕第二上栅极导电图案338s的底表面以及侧表面的一部分。第二中间栅极导电图案332s可以围绕第二上栅极导电图案338s的底表面和侧表面，并且可以布置在第二下栅极导电图案326s和第二上栅极导电图案338s之间。
第一绝缘覆盖图案362a可以设置在第一栅电极342a上，第二绝缘覆盖图案362s可以设置在第二栅电极342s上。栅极电介质21可以设置在第一栅电极342a和活性区域10a之间，并设置在第一绝缘覆盖图案362a和活性区域10a之间。
第一空空间348a可以被第一栅电极342a、栅极电介质21和第一绝缘覆盖图案362a围绕。第一空空间348a可以设置在第一中间栅极导电图案332a和栅极电介质21之间，并设置在第一下栅极导电图案326a和第一绝缘覆盖图案362a之间。
第二空空间348s可以被第二栅电极342s、第二栅极沟槽18s的侧壁和第二绝缘覆盖图案362s围绕。第二空空间348s可以设置在第二中间栅极导电图案332s和沟槽隔离层9之间，并设置在第二下栅极导电图案326s和第二绝缘覆盖图案362s之间。
第一空空间348a的厚度T2'可以小于栅极电介质21的厚度T1。第一空空间348a的厚度T2'可以小于第一中间栅极导电图案332a的厚度T3。这里，“厚度”指的是在与栅极沟槽18的侧壁18w垂直的方向上的厚度。
将参照图7描述包括栅极结构（在图2A中参考标号为69）的又一修改示例的半导体装置。图7示出了沿图1的I-I'线截取的区域的剖视图。
参照图1和图7，栅极结构369可以设置在栅极沟槽18中。栅极结构369可以包括栅极电介质21、栅电极442、绝缘覆盖图案462和空空间448。绝缘覆盖图案462可以设置在栅电极442上。栅极电介质21可以设置在栅电极442和活性区域10之间，并设置在绝缘覆盖图案462和活性区域10之间。空空间448可以设置在栅电极442的上侧表面上。
如参照图2A所描述的，栅极沟槽18可以包括位于活性区域10a中的第一栅极沟槽18a和位于沟槽隔离层9中的第二栅极沟槽18s。栅极结构469可以包括位于第一栅极沟槽18a中的第一栅极结构469a以及位于第二栅极沟槽18s中的第二栅极结构469s。
第一栅极结构469a可以包括栅极电介质21、第一栅电极442a、第一绝缘覆盖图案462a和第一空空间448a。第二栅极结构469s可以包括第二栅电极442s、第二绝缘覆盖图案462s和第二空空间448s。
第一栅电极442a可以包括第一下栅极导电图案426a、第一中间栅极导电图案432a和第一上栅极导电图案438a。第二栅电极442s可以包括第二下栅极导电图案46s、第二中间栅极导电图案432s和第二上栅极导电图案438s。
第一下栅极导电图案426a可以围绕第一上栅极导电图案438a的底表面以及侧表面的一部分。第一中间栅极导电图案432a可以布置在第一上栅极导电图案438a和第一下栅极导电图案426a之间。第二下栅极导电图案426s可以围绕第二上栅极导电图案438s的底表面以及侧表面的一部分。第二中间栅极导电图案432s可以布置在第二上栅极导电图案338s和第二下栅极导电图案426s之间。
第一绝缘覆盖图案462a可以设置在第一栅电极442a上，第二绝缘覆盖图案462s可以设置在第二栅电极442s上。栅极电介质21可以设置在第一栅电极442a和活性区域10a之间，并设置在第一绝缘覆盖图案462a和活性区域10a之间。
第一空空间448a可以被第一栅电极442a、栅极电介质21和第一绝缘覆盖图案462a围绕。第一空空间448a可以设置在第一上栅极导电图案438a和栅极电介质21之间，并且设置在第一下栅极导电图案426a和第一中间栅极导电图案432a与第一绝缘覆盖图案462a之间。
第二空空间448s可以被第二栅电极442s、第二栅极沟槽18s的侧壁和第二绝缘覆盖图案462s围绕。第二空空间448s可以设置在第二上栅极导电图案338s和沟槽隔离层9之间，并设置在第二下栅极导电图案426s和第二中间栅极导电图案432s与第二绝缘覆盖图案462s之间。
第一空空间448a的厚度可以大于第一下栅极导电图案426a的厚度T1。第一空空间448a的厚度可以大于第一中间栅极导电图案432a的厚度。这里，“厚度”指的是在与栅极沟槽18的内壁垂直的方向上的厚度。
接下来，将参照图8到图9G来描述根据实施例的制造半导体装置的方法。图8示出了根据实施例的制造半导体装置的方法的工艺流程图。图9A到图9G示出了根据实施例的在制造半导体装置的方法中的步骤的剖视图。图9A到图9G示出了沿图1的I-I'线的剖视图。
参照图8和图9A，可以准备半导体基板3。半导体基板3可以是由半导体材料（例如，硅）形成的基板。可以在半导体基板3中形成限定活性区域10的沟槽隔离层9（S10）。形成沟槽隔离层9的步骤可以包括在半导体基板3中形成限定活性区域10的场沟槽6以及形成填充场沟槽6的绝缘材料层。绝缘材料层可以包括例如氧化硅、氮氧化硅或氮化硅的绝缘材料。
参照图8和图9B，可以通过执行离子注入工艺在活性区域10中形成杂质区域。活性区域10可以是第一导电类型，杂质区域可以是第二导电类型。例如，活性区域10可以具有p型导电性，而杂质区域可以具有n型导电性。
可以形成与活性区域10交叉的栅极沟槽18（S20）。栅极沟槽18可以与活性区域10交叉并且延伸到沟槽隔离层9中。在栅极沟槽18中，设置在活性区域10中的第二栅极沟槽18s的底表面可以位于比设置在沟槽隔离层9中的第一栅极沟槽18a的底表面低的水平面处。
形成栅极沟槽18的步骤可以包括形成与活性区域10交叉并且延伸到沟槽隔离层9中的栅极掩模15以及使用栅极掩模15作为蚀刻掩模来蚀刻活性区域10和沟槽隔离层9。
栅极沟槽18可以包括彼此平行的第一栅极沟槽18a和第二栅极沟槽18s。第一栅极沟槽18a可以与活性区域10中的活性区域10a交叉，第二栅极沟槽18s可以形成在与活性区域10a相邻的沟槽隔离层9中。
杂质区域可以通过栅极沟槽18分隔开，以形成彼此分隔开的源区域/漏区域12。源区域/漏区域12可以包括形成在活性区域10a中的第一源区域/漏区域12a和第二源区域/漏区域12b。沟道区域13可以形成在源区域/漏区域12下方的活性区域10a中。
源区域/漏区域12可以包括具有不同结深度（即，不对称结构）的第一源区域/漏区域12a和第二源区域/漏区域12b。然而，实施例不限于此，并且可以形成对称结构的源区域/漏区域12。
参照图8和图9C，可以在栅极沟槽18上形成栅极电介质21（S30）。可以利用热氧化工艺在被栅极沟槽18暴露的活性区域10上形成栅极电介质21。可以利用热氧化工艺而由氧化硅形成栅极电介质21。在一些实施例中，可以通过例如ALD工艺的沉积方法形成栅极电介质21。
可以在具有栅极电介质21的基板上形成下栅极导电层24（S40）。可以在具有栅极电介质21的基板上共形地形成下栅极导电层24。
可以在下栅极导电层24上形成填充栅极沟槽18的上栅极导电层36（S50）。上栅极导电层36可以由相对于下栅极导电层24而具有蚀刻选择性的材料形成。例如，下栅极导电层24可以由硅或金属氮化物（例如，TiN、WN、TiSiN或TaN）形成，上栅极导电层36可以由金属材料（例如，W）形成。
参照图8和图9D，可以蚀刻上栅极导电层（在图9C中参考标号为36）和下栅极导电层（在图9C中参考标号为24），以形成部分地填充栅极沟槽18的上栅极导电图案38和预备下栅极导电图案25（S60）。通过部分地蚀刻上栅极导电层（在图9C中参考标号为36）和下栅极导电层（在图9C中参考标号为24），栅极沟槽18的上部分18U可以被打开。
参照图8和图9E，可以部分地蚀刻预备下栅极导电图案（图9D中参考标号为25），以形成凹进部分40r和下栅极导电图案26（S70）。凹进部分40r可以暴露上栅极导电图案38的上侧表面。可以利用湿蚀刻工艺部分地蚀刻预备下栅极导电图案（图9D中参考标号为25）。
参照图8、图9F和图9G，可以在栅极沟槽18中形成绝缘覆盖图案62，可以在凹进部分（在图9E中参考标号为40r）中形成空空间48（S80）。
形成绝缘覆盖图案62的步骤可以包括在具有凹进部分40r的基板上形成绝缘覆盖层60以及将绝缘覆盖层60平坦化。绝缘覆盖层60可以利用化学气相沉积（CVD）工艺由例如氮化硅的绝缘材料形成。可以在将绝缘覆盖层60平坦化的过程中或者在将绝缘覆盖层60平坦化之后，去除栅极掩模15。
绝缘覆盖层60可以由绝缘材料形成，绝缘覆盖层60不填充凹进部分40r，但填充栅极沟槽18的上部分18U。例如，绝缘覆盖层60可以利用沉积法由氮化硅形成，使氮化硅材料不进入到凹进部分40r中，例如，由于凹进部分40r的宽度小或者由于其长宽比大，所以在沉积工艺期间，氮化硅材料仅沉积在凹进部分40r上方。因此，以凹进部分40r的顶部被绝缘覆盖层60覆盖的方式形成（例如，限定）空空间48。在一些实施例中，如参照图4B所描述的，可以通过形成绝缘覆盖层以暴露位于比栅电极42高的水平面处的栅极电介质21的一部分来形成空空间148。
栅极电介质21、栅电极42、绝缘覆盖图案62和空空间48可以构成栅极结构69。因此，可以形成如参照图2A所描述的栅极结构69。
现在，参照图2A，可以在具有栅极结构69的基板上形成下绝缘层82，可以在下绝缘层82上形成电连接到第二源区域/漏区域12b的位线结构84。位线结构84可以包括穿过下绝缘层82并且物理地连接到第二源区域/漏区域12b的位线插头84p以及形成在下绝缘层82上并且与位线插头84p叠置的位线84b。可以在具有位线结构84的基板上形成上绝缘层86。可以形成穿过上绝缘层86并且电连接到第二源区域/漏区域12b的接触结构88。
可以在上绝缘层86上形成电连接到接触结构88的信息存储元件96。例如，当信息存储元件96是存储器装置（例如，DRAM）的电容器时，信息存储元件96的形成步骤可以包括形成电连接到接触结构88的第一电极90、在第一电极90上形成存储介质92以及在存储介质92上形成第二电极94。
接下来，将参照图10A到图10C来描述根据另一实施例的制造半导体装置的方法。图10A到图10C示出了沿图1的I-I'线的剖视图。
参照图10A，可以使用与图9A到图9D中描述的方法相同的方法来形成具有上栅极导电图案（在图9D中参考标号为38）和预备下栅极导电图案（在图9D中参考标号为25）的基板。
预备下栅极导电图案（在图9D中参考标号为25）可以被部分地蚀刻并凹入，以形成下栅极导电图案226。另外，为了增加通过部分地蚀刻预备下栅极导电图案（在图9D中参考标号为25）形成的凹进部分的宽度，可以使用各向同性蚀刻工艺部分地蚀刻上栅极导电图案（在图9D中参考标号为38），以形成上部宽度减小的上栅极导电图案238。因此，可以通过部分地蚀刻预备下栅极导电图案（在图9D中参考标号为25）和上栅极导电图案（在图9D中参考标号为38）来形成凹进部分240r。凹进部分240r的宽度可以大于下栅极导电图案226的宽度。
参照图10B和图10C，可以在栅极沟槽18中形成绝缘覆盖图案262，并可以在凹进部分（在图10A中参考标号为240r）中形成空空间248。
绝缘覆盖图案262的形成步骤可以包括在具有凹进部分（在图10A中参考标号为240r）的基板上形成绝缘覆盖层260以及将绝缘覆盖层260平坦化。可以在将绝缘覆盖层260平坦化的过程中或者将绝缘覆盖层260平坦化之后，去除栅极掩模15。
绝缘覆盖层260可以由绝缘材料（例如，SiN）形成，绝缘覆盖层260不填充凹进部分240r，但填充栅极沟槽18的上部分。可以以凹进部分（在图10A中参考标号为240r）的顶部被绝缘覆盖层260覆盖的方式形成空空间248。
栅极电介质21、栅电极242、绝缘覆盖图案262和空空间248可以构成栅极结构269。因此，可以形成如参照图5描述的栅极结构269。
接下来，将参照图11A到图11E来描述根据又一实施例的制造半导体装置的方法。图11A到图11E示出了沿I-I'线的剖视图。
参照图11A，可以使用与图9A和图9B中所描述的方法相同的方法形成具有栅极沟槽18的基板。可以在具有栅极沟槽18的基板上形成如参照图9C所描述的栅极电介质21。
可以在具有栅极电介质21的基板上形成下栅极导电层324、中间栅极导电层330和上栅极导电层336。下栅极导电层324和中间栅极导电层330可以共形地形成。上栅极导电层336可以形成为在中间栅极导电层330上填充栅极沟槽18。
下栅极导电层324可以由相对于中间栅极导电层330和上栅极导电层336具有蚀刻选择性的材料形成。例如，下栅极导电层324可以由硅形成，中间栅极导电层330和上栅极导电层336可以由金属材料形成。下栅极导电层324可以由掺杂的多晶硅形成，中间栅极导电层330可以由金属氮化物（例如，TiN、WN、TiSiN或TaN）形成，上栅极导电层336可以由金属材料（例如，W）形成。下栅极导电层324可以是掺杂有V族元素（例如，磷）的多晶硅。
参照图11B，可以部分地蚀刻上栅极导电层336、中间栅极导电层330和下栅极导电层324，以形成部分地填充栅极沟槽18的上栅极导电图案338、中间栅极导电图案332和预备下栅极导电图案325。栅极沟槽18的上部分18U可以被打开。
参照图11C，可以选择性地部分地蚀刻预备下栅极导电图案325，以形成凹进部分340r和下栅极导电图案326。下栅极导电图案326可以位于比上栅极导电图案338和中间栅极导电图案332的上表面低的水平面处。
参照图11D和图11E，可以在栅极沟槽18中形成绝缘覆盖图案362，并可以在凹进部分（在图11C中参考标号为340r）中形成空空间348。
绝缘覆盖图案362的形成步骤可以包括在具有凹进部分（在图11C中参考标号为340r）的基板上形成绝缘覆盖层360以及将绝缘覆盖层360平坦化。可以在将绝缘覆盖层360平坦化的过程中或者将绝缘覆盖层360平坦化之后，去除栅极掩模15。
绝缘覆盖层360可以由绝缘材料（例如，SiN）形成，绝缘覆盖层360不填充凹进部分（在图11C中参考标号为340r），但填充栅极沟槽18的上部分。可以以凹进部分（在图11C中参考标号为340r）的顶部被绝缘覆盖层360覆盖的方式形成空空间348。
栅极电介质21、栅电极342、绝缘覆盖图案362和空空间348可以构成栅极结构369。因此，可以形成如参照图6A描述的栅极结构369。
接下来，将参照图12A到图12C来描述根据又一实施例的制造半导体装置的方法。图12A到图12C示出了沿I-I'线的剖视图。
参照图12A，可以使用与参照图11A所描述的方法相同的方法形成下栅极导电层（在图11A中参考标号为324）、中间栅极导电层（在图11A中参考标号为330）和上栅极导电层（在图11A中参考标号为336）。可以部分地蚀刻上栅极导电层（在图11A中参考标号为336）、中间栅极导电层（在图11A中参考标号为330）和下栅极导电层（在图11A中参考标号为324），以形成部分地填充栅极沟槽18的上栅极导电图案438、预备中间栅极导电图案和预备下栅极导电图案。可以部分地蚀刻预备中间栅极导电图案和预备下栅极导电图案，以形成凹进部分440r、中间栅极导电图案432和下栅极导电图案424。可以暴露凹进部分440r的上栅极导电图案438的上侧表面。
参照图12B和图12C，可以在栅极沟槽18中形成绝缘覆盖图案462，可以在凹进部分（在图12A中参考标号为440r）中形成空空间448。
绝缘覆盖图案462的形成步骤可以包括在具有凹进部分（在图12A中参考标号为440r）的基板上形成绝缘覆盖层460以及将绝缘覆盖层460平坦化。可以在将绝缘覆盖层460平坦化的过程中或者将绝缘覆盖层460平坦化之后，去除栅极掩模15。
绝缘覆盖层460可以由绝缘材料（例如，SiN）形成，绝缘覆盖层460不填充凹进部分（在图12A中参考标号为440r），但填充栅极沟槽18的上部分。可以以凹进部分（在图12A中参考标号为440r）的顶部被绝缘覆盖层460覆盖的方式形成空空间448。
栅极电介质21、栅电极442、绝缘覆盖图案462和空空间448可以构成栅极结构469。因此，可以形成如参照图7描述的栅极结构469。
<示例>
当如实施例中所示形成空空间时，将参照下面的表1以及图3和图13描述根据空空间的厚度变化的晶体管的栅极电介质的物理厚度和有效厚度，
表1
样品1、样品2和样品3具有与参照图3所描述的结构相同的结构。即，样品1、样品2和样品3包括布置在活性区域10和栅电极42之间的栅极电介质21和空空间48。栅极电介质21可以与活性区域10接触，空空间48可以介于栅极电介质21和栅电极42之间。样品1、样品2和样品3是通过在保持栅极电介质21的厚度T1不变的同时改变空空间48的厚度T2而形成的样品。
在图13中，由“TES”表示的X轴指的是空空间48的厚度，由“TGox”表示的Y轴指的是物理厚度（Tphy）和有效厚度（Teff）。这里，物理厚度（Tphy）指的是物理氧化物厚度，有效厚度（Teff）指的是有效氧化物厚度。
样品1、样品2和样品3是图3中的栅极电介质21由厚度为的氧化硅形成的样品。另外，样品1是图3中的空空间48被形成为具有大约的厚度T2的样品，样品2是图3中的空空间48被形成为具有大约的厚度T2的样品，样品3是图3中的空空间48被形成为具有大约的厚度T2的样品。
因此，样品1具有大约的物理厚度（Tphy）（即，（栅电极21的厚度）和（空空间的厚度）的总和）以及大约的有效厚度（Teff）。样品2具有大约的物理厚度（Tphy）和大约的有效厚度（Teff）。样品3具有大约的物理厚度（Tphy）和大约的有效厚度（Teff）
虽然样品1的栅电极42和活性区域10之间的物理距离（即，物理厚度）为大约但是由于空空间48的存在，使得在栅电极42和活性区域10之间，氧化硅的等效厚度（即，有效氧化硅厚度）是大约
另外，通过样品1、样品2和样品3可以看出的是，当空空间48的厚度T2增加大约时，有效厚度（Teff）增加大约
具有第一厚度T1的栅极电介质21可以布置在栅电极42和活性区域10的沟道区域13之间，具有第一厚度T1的栅极电介质21和具有第二厚度T2的空空间48可以布置在栅电极42和活性区域10的源区域/漏区域12之间。另外，因为有效厚度（Teff）因第一空空间48的存在而大于栅电极42和源区域/漏区域12之间的物理厚度（Tphy），所以可以减小晶体管的GIDL电流。此外，由于GIDL电流因第一空空间48而减小，所以可以使栅极电介质21的厚度最小化。因此，由于布置在栅电极42和活性区域10中的沟道区域13之间的栅极电介质21的厚度被最小化，所以可以改善晶体管TR的操作特性。另外，当晶体管TR是DRAM装置的单元晶体管时，可以改善DRAM装置的刷新特性。
图14示出了根据实施例的包括半导体装置的半导体模块500的示意图。
参照图14，半导体模块500可以是包括存储器装置的存储器模块。半导体模块500可以包括模块基板510以及设置在模块基板510上的多个半导体装置520和端子530。端子530可以包括导电金属。端子530可以电连接到半导体装置520。
模块基板510可以是存储器模块基板。模块基板510可以包括印刷电路板（PCB）或晶片（wafer）。
半导体装置520可以是存储器装置。半导体装置520可以是DRAM装置。半导体装置520可以是根据参照图1到图12C所描述的实施例的半导体装置中的一种或者包括半导体装置的半导体封装件。例如，半导体装置520可以是包括如图2A和图3所描述的信息存储元件96的半导体装置。
半导体装置520可以包括形成在半导体基板（在图2A中参考标号为3）中并且限定活性区域（在图2A中参考标号为10）的沟槽隔离层（在图2A中参考标号为9）、设置在活性区域10中的第一源区域/漏区域（在图2A中参考标号为12a）和第二源区域/漏区域（在图2A中参考标号为12b）、设置在第一源区域/漏区域和第二源区域/漏区域之间的活性区域（在图2A中参考标号为10a）中的第一栅极结构（在图2A中参考标号为69a）、设置在沟槽隔离层（在图2A中参考标号为9）中的第二栅极结构（在图2A中参考标号为69s）、电连接到第一源区域/漏区域（在图2A中参考标号为12a）的信息存储元件（在图2A中参考标号为96）以及电连接到第二源区域/漏区域（在图2A中参考标号为12b）的位线结构（在图2A中参考标号为84）。
如参照图2A所描述的，第一栅极结构69s可以包括第一电极42a、设置在第一栅电极42a上的第一绝缘覆盖图案62a、设置在第一栅电极42a和活性区域10a之间的栅极电介质21以及布置在第一栅电极42a和栅极电介质21之间的第一空空间48a。如参照图2A所描述的，第二栅极结构69s可以包括第二栅电极42s、设置在第二栅电极42s上的第二绝缘覆盖图案62s以及布置在第二栅电极42s和沟槽隔离层9之间的第二空空间48s。第一源区域/漏区域12a可以设置在第一空空间48s和第二空空间48s之间。
半导体装置520可以包括图2A中描述的栅极结构69或者图4A到图7中描述的栅极结构169、269、369和469中的一种。
根据实施例，可以提供包括抑制晶体管的GIDL电流的产生的栅极结构的半导体装置。通过采用这种栅极结构作为DRAM装置的单元晶体管，可以改善DRAM装置的刷新特性。
图15示出的示图示意性地示出了根据实施例的包括半导体装置的半导体模块600。
参照图15，半导体模块600可以包括形成在模块基板610上的半导体装置630。半导体装置630可以是根据参照图1到图12C所描述的实施例中的一个实施例的半导体装置或者包括该半导体装置的半导体封装件。
半导体模块600还可以包括安装在模块基板610上的微处理器620。输入/输出端子640可以设置在模块基板610的至少一侧上。
微处理器620可以包括具有根据参照图1到图12C描述的实施例中的一个实施例的栅极结构中的一种栅极结构的晶体管。
图16示出的框图示意性地示出了根据实施例的包括半导体装置的电子系统700。
参照图16，电子系统700可以包括主体710、微处理器单元720、供电器730、功能单元740和/或显示控制器单元750。主体710可以是系统板或包括印刷电路板（PCB）的母板等。
微处理器单元720可以包括具有根据参照图1到图12C描述的实施例中的一个实施例的栅极结构中的一种栅极结构的晶体管。
微处理器单元720、供电器730、功能单元740和显示控制器单元750可以安装或安置在主体710上。显示单元760可以布置在主体710的上表面上或外部。例如，显示单元760可以布置在主体710的表面上并且显示由显示控制器单元750处理的图像。供电器730可以接收来自外部电池等的恒定电压，将电压分为各种电平，并将这些电压供应到微处理器单元720、功能单元740、显示控制器单元750等。微处理器单元720可以接收来自供电器730的电压，以控制函数功能单元740和显示单元760。
功能单元740可以执行电子系统700的各种功能。例如，当电子系统700是移动电子设备（诸如移动电话）时，功能单元740可以具有通过与外部设备770拨号或通信来执行移动电话的功能（诸如向显示单元760输出图像或向扬声器输出声音）的各种组件。如果安装相机，则功能单元740可以用作相机图片处理器。
在实施例中，当电子系统700连接到存储器卡等以扩展容量时，功能单元740可以是存储卡控制器。功能单元740可以通过有线或无线通信单元780与外部设备770交换信号。
另外，当电子系统700需要通用串行总线（USB）等来扩展功能时，功能单元740可以起到接口控制器的作用。
图17示出的框图示意性地示出了根据实施例的包括半导体装置的另一电子系统800。
参照图17，电子系统800可以包括根据实施例的半导体装置。电子系统800可以用于制造移动设备或计算机。例如，电子系统800可以包括存储器系统812、微处理器814、随机存取存储器（RAM）816和使用总线820执行数据通信的用户接口818。微处理器814、RAM816和/或其它组件可以装配成单个封装件。微处理器814、存储器系统812和/或RAM816可以包括有包括根据实施例的栅极结构的晶体管或半导体装置。
用户接口818可以用于向电子系统800输入数据或输出来自电子系统800的数据。存储器系统812可以存储用于运行微处理器814的代码、由微处理器814处理的数据或外部输入数据。存储器系统812可以包括控制器和存储器。
图18示出的示图示意性地示出了根据实施例的包括半导体装置的移动无线电话900。移动无线电话900可以包括有包括根据实施例的栅极结构的晶体管或半导体装置。移动无线电话900可以理解为平板PC。此外，根据实施例的半导体装置可以用在诸如膝上型计算机的便携式计算机、MPEG-1音频3层（MP3）播放器、MP4播放器、导航设备、固态硬盘（SSD）、台式电脑、汽车或家用电器以及平板PC中。
通过总结和回顾方式，根据实施例，可以通过在栅电极与源区域/漏区域叠置的区域处形成空气间隙来增加隧道氧化层的有效氧化物厚度以及物理氧化物厚度。因此，可以减小在电连接到存储器装置（例如，DRAM装置）的存储节点的源区域/漏区域处的漏电流（例如，GIDL电流）。此外，可以改善存储器装置的刷新特性。
在此已经公开了示例实施例，虽然采用了特定的术语，但是这些术语仅是以一般的且描述性的意思来使用和解释，而不是为了限制的目的。在某些情况下，如本领域普通技术人员将清楚的，自提交本申请之时起，除非另外特别地指出，否则结合具体实施例描述的特征、特性和/或元件可以单独地使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离由权利要求中所阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (30)

1.一种半导体装置，所述半导体装置包括：
第一源区域/漏区域和第二源区域/漏区域，设置在半导体基板的活性区域中；以及
栅极结构，与活性区域交叉并且设置在第一源区域/漏区域和第二源区域/漏区域之间，所述栅极结构包括：
栅电极，具有第一部分和位于第一部分上的第二部分，栅电极位于比活性区域的上表面低的水平面处；
绝缘覆盖图案，位于栅电极上；
栅极电介质，位于栅电极和活性区域之间；以及
空空间，位于活性区域和栅电极的第二部分之间。
2.如权利要求1中所述的半导体装置，其中，空空间位于栅极电介质和栅电极的第二部分之间。
3.如权利要求1所述的半导体装置，其中，空空间面对第一源区域/漏区域和第二源区域/漏区域。
4.如权利要求1所述的半导体装置，其中，空空间的宽度小于栅极电介质的宽度。
5.如权利要求1所述的半导体装置，其中，活性区域与栅电极的第二部分之间的距离大于活性区域与栅电极的第一部分之间的距离。
6.如权利要求1所述的半导体装置，其中，栅电极的第二部分的宽度小于栅电极的第一部分的宽度。
7.如权利要求1所述的半导体装置，其中，栅电极包括下栅极导电图案和上栅极导电图案，下栅极导电图案位于比上栅极导电图案的上表面低的水平面处，下栅极导电图案位于上栅极导电图案和栅极电介质之间。
8.如权利要求7所述的半导体装置，其中，空空间布置在下栅极导电图案和绝缘覆盖图案之间，空空间还位于上栅极导电图案和栅极电介质之间。
9.如权利要求7所述的半导体装置，其中，下栅极导电图案的厚度与栅极电介质的厚度基本相同。
10.如权利要求7所述的半导体装置，所述半导体装置还包括中间栅极导电图案，中间栅极导电图案位于下栅极导电图案和上栅极导电图案之间。
11.一种半导体装置，所述半导体装置包括：
栅极沟槽，在半导体基板中与活性区域交叉；
栅电极，设置在栅极沟槽中；
绝缘覆盖图案，设置在栅电极上；
栅极电介质，设置在栅电极和活性区域之间且设置在绝缘覆盖图案和活性区域之间；以及
空空间，被栅电极、绝缘覆盖图案和栅极电介质围绕。
12.如权利要求11所述的半导体装置，其中，栅电极包括下栅极导电图案和上栅极导电图案，下栅极导电图案位于比上栅极导电图案的上表面低的水平面处，下栅极导电图案还位于上栅极导电图案和栅极电介质之间。
13.如权利要求12所述的半导体装置，其中，空空间被下栅极导电图案、上栅极导电图案、绝缘覆盖图案和栅极电介质围绕。
14.如权利要求11所述的半导体装置，其中，空空间包括布置在栅极电介质和栅电极之间的第一部分以及布置在栅极电介质和绝缘覆盖图案之间的第二部分。
15.如权利要求14所述的半导体装置，其中，栅电极包括第一部分和位于第一部分上的第二部分，空空间的第一部分位于栅电极的第二部分和栅极电介质之间。
16.一种半导体装置，所述半导体装置包括：
沟槽隔离层，位于半导体基板中并且限定活性区域；
第一栅极沟槽，设置在活性区域中；
第二栅极沟槽，设置在沟槽隔离层中；
第一源区域/漏区域和第二源区域/漏区域，位于活性区域中，第一源区域/漏区域和第二源区域/漏区域位于第一栅极沟槽的相应侧处；
第一栅极结构，设置在第一栅极沟槽中；以及
第二栅极结构，设置在第二栅极沟槽中，
其中，第一栅极结构包括：
第一栅电极，
第一绝缘覆盖图案，设置在第一栅电极上；
栅极电介质，设置在第一栅电极和活性区域之间，且设置在第一绝缘覆盖图案和活性区域之间；以及
第一空空间，设置在第一源区域/漏区域和第一栅电极之间，
其中，第二栅极结构包括第二栅电极、第二绝缘覆盖图案和第二空空间。
17.如权利要求16所述的半导体装置，其中，第二绝缘覆盖图案设置在第二栅电极上，第二空空间设置在第二栅电极的上侧表面和沟槽隔离层之间。
18.如权利要求16所述的半导体装置，其中：
第一栅电极包括第一下栅极导电图案和第一上栅极导电图案，第二栅电极包括第二下栅极导电图案和第二上栅极导电图案，
第一下栅极导电图案位于比第一上栅极导电图案的上表面低的水平面处并且设置在第一上栅极导电图案和栅极电介质之间，
第二下栅极导电图案位于比第二上栅极导电图案的上表面低的水平面处并且设置在第二上栅极导电图案和沟槽隔离层之间。
19.如权利要求18所述的半导体装置，其中，第一空空间布布置在第一下栅极导电图案和第一绝缘覆盖图案之间，且布置在第一上栅极导电图案和栅极电介质之间。
20.如权利要求18所述的半导体装置，其中，第二空空间布置在第二下栅极导电图案和第二绝缘覆盖图案之间，且布置在第二上栅极导电图案和沟槽隔离层之间。
21.如权利要求16所述的半导体装置，其中，第一源区域/漏区域设置在第一栅极结构和第二栅极结构之间，且设置在第一绝缘覆盖图案和第二绝缘覆盖图案之间。
22.如权利要求21所述的半导体装置，其中，第一空空间设置在第一栅电极和第一源区域/漏区域之间，第二空空间设置在第二栅电极和第一源区域/漏区域之间。
23.如权利要求22所述的半导体装置，所述半导体装置还包括：
信息存储元件，电连接到第一源区域/漏区域；
位线结构，电连接到第二源区域/漏区域。
24.一种半导体模块，所述半导体模块包括：
模块基板；以及
半导体装置，设置在模块基板上，所述半导体装置包括：
沟槽隔离层，位于半导体基板中并且限定活性区域；
第一源区域/漏区域和第二源区域/漏区域，位于活性区域中；
第一栅极结构，设置在第一源区域/漏区域和第二源区域/漏区域之间的活性区域中；
第二栅极结构，设置在沟槽隔离层中；
信息存储元件，电连接到第一源区域/漏区域；以及
位线结构，电连接到第二源区域/漏区域，
其中，第一栅极结构包括：
第一栅电极；
第一绝缘覆盖图案，设置在第一栅电极上；
栅极电介质，设置在第一栅电极和活性区域之间；以及
第一空空间，设置在第一栅电极和栅极电介质之间，
其中，第二栅极结构包括：
第二栅电极；
第二绝缘覆盖图案，设置在第二栅电极上；以及
第二空空间，布置在第二栅电极和沟槽隔离层之间。
25.如权利要求24所述的半导体模块，其中，第一源区域/漏区域设置在第一空空间和第二空空间之间。
26.一种半导体装置，所述半导体装置包括：
第一源区域/漏区域和第二源区域/漏区域，设置在半导体基板的活性区域中；
栅极结构，与活性区域交叉并且设置在第一源区域/漏区域和第二源区域/漏区域之间，所述栅极结构包括：
栅电极，具有下栅极导电图案和位于下栅极导电图案上的上栅极导电图案，栅电极位于比活性区域的上表面低的水平面处；
绝缘覆盖图案，位于栅电极上；
栅极电介质，位于栅电极和活性区域之间；以及
空空间，被栅电极的下栅极导电图案、栅电极的上栅极导电图案、绝缘覆盖图案和栅极电介质包围。
27.如权利要求26所述的半导体装置，其中：
栅电极的下栅极导电图案沿栅极沟槽的侧壁部分地延伸，栅电极的上栅极导电图案位于栅极沟槽内侧的栅电极的下栅极导电图案上并在栅电极的下栅极导电图案的最上表面上方延伸，
空空间位于栅极沟槽的侧壁和栅电极的在栅电极的下栅极导电图案上方延伸的上栅极导电图案的一部分之间。
28.如权利要求27所述的半导体装置，其中，栅极电介质的一部分直接位于栅极沟槽的侧壁和空空间之间。
29.如权利要求28所述的半导体装置，其中，栅电极的下栅极导电图案与栅电极的上栅极导电图案的下部共形地叠置，空空间在栅电极的下栅极导电图案上并沿栅电极的上栅极导电图案的上部限定。
30.如权利要求26所述的半导体装置，其中，栅电极的下栅极导电图案的宽度等于空空间的宽度，空空间直接位于栅电极的下栅极导电图案上方。
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