TW201712863A - 具有第一及第二閘極電極的半導體元件 - Google Patents

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Abstract

本發明提供一種具有第一及第二閘極電極的半導體元件。半導體元件包含基板、在基板上在第一方向上延伸的主動區域、與主動區域交叉且在第二方向上延伸的第一閘極電極，以及在第一閘極電極上在第二方向上延伸的第二閘極電極，其中第一閘極電極具有在第一方向上的第一寬度，且其中第二閘極電極具有在第一方向上的第二寬度，第二寬度小於第一寬度。

Description

具有第一及第二閘極電極的半導體元件
本發明概念的實例實施例關於包含第一及第二閘極電極的半導體元件及其製造方法。
最近，具有多個閘極電極的半導體元件已變得高度整合。因此，已研究且開發了具有三維結構的鰭式場效電晶體（fin field effect transistor；FinFET）以便減小短通道效應。
根據本發明概念的實例實施例，一種半導體元件包含基板、在基板上在第一方向上延伸的主動區域、在基板上的第一閘極電極，以及在第一閘極電極上的第二閘極電極。第一閘極電極與主動區域交叉且在第二方向延伸上延伸。第二閘極電極在第二方向上延伸。第一閘極電極具有在第一方向上的第一寬度。第二閘極電極具有在第一方向上的第二寬度。第二寬度小於第一寬度。
在實例實施例中，第一閘極電極可包含與第二閘極電極的材料不同的材料。
在實例實施例中，第二閘極電極可包含具有小於第一閘極電極的電阻率的電阻率的材料。
在實例實施例中，半導體元件可更包含在第一閘極電極上的第一間隙壁。第一間隙壁可位於第二閘極電極的兩側。
在實例實施例中，半導體元件可更包含位於第一閘極電極的兩側的第二間隙壁。第二間隙壁可沿著第一間隙壁的側壁延伸。
在實例實施例中，第二間隙壁的內側壁可不彎曲地自主動區域的上表面向上延伸。
在實例實施例中，第一間隙壁可具有小於第二間隙壁的介電常數的介電常數。
在實例實施例中，半導體元件可更包含覆蓋第一閘極電極的兩側的閘極介電層。第一閘極電極的底部可在閘極介電層上。
在實例實施例中，閘極介電層的最上部表面可在第二閘極電極下方。
在實例實施例中，半導體元件可更包含在第一閘極電極的上表面上的第一間隙壁及在基板上的第二間隙壁。第一間隙壁可在第二間隙壁與第二閘極電極之間位於第二閘極電極的兩側。閘極介電層的一部分可在第二間隙壁與第一閘極電極之間。閘極介電層的最上部表面可接觸第一間隙壁的底部。
在實例實施例中，第一閘極電極可包含第一導電層及第二導電層。第一導電層可包含第一部分及第二部分。第一部分可平行於基板的上表面延伸。第二部分可在垂直方向上自基板的上表面延伸。
在實例實施例中，第一及第二導電層中的至少一個可具有在一方向上延伸的線形狀。
在實例實施例中，第二閘極電極可包含與第一及第二導電層中的至少一個實質上相同的材料。
在實例實施例中，半導體元件可更包含在第一及第二閘極電極的兩側處的在主動區域上的源極/汲極區域。源極/汲極區域可包含矽鍺磊晶層。半導體元件可更包含在源極/汲極區域上的接觸插塞。
在實例實施例中，主動區域可包含鰭型主動區域。
根據本發明概念的實例實施例，一種半導體元件包含具有主動區域的基板、與基板上的主動區域交叉的閘極電極，以及第一間隙壁。閘極電極可包含在主動區域上的第一閘極電極及在第一閘極電極上的第二閘極電極。第二閘極電極具有小於第一閘極電極的寬度的寬度。第一間隙壁在第一閘極電極的上表面上。第一間隙壁位於第二閘極電極的兩側。
在實例實施例中，半導體元件可更包含位於閘極電極的兩側的第二間隙壁。第一間隙壁可在第二閘極電極與第二間隙壁之間。
根據本發明概念的實例實施例，一種半導體元件包含具有主動區域的基板、在主動區域上的第一閘極電極、在主動區域與第一閘極電極之間的閘極介電層、在第一閘極電極上的第二閘極電極，以及位於第二閘極電極的側壁處的第一間隙壁。第一間隙壁在第一閘極電極的上部部分上。閘極介電層的一部分沿著第一閘極電極的側壁延伸。
在實例實施例中，第一間隙壁的底表面可接觸閘極介電層的上表面。
在實例實施例中，半導體元件可更包含在第一間隙壁的側壁處在基板上的第二間隙壁。第二間隙壁的下部部分可接觸閘極介電層的側壁。第一閘極電極可具有第一寬度。第二閘極電極可具有小於第一寬度的第二寬度。
根據本發明概念的實例實施例，一種製造半導體元件的方法包含在基板上形成具有開口的絕緣層，藉由用導電材料填充開口在開口中形成導電線，藉由移除導電線的上部部分形成第一閘極電極，及在第一閘極電極的上表面上形成第二閘極電極。第二閘極電極的寬度可小於第一閘極電極的寬度。
在實例實施例中，第一閘極電極可包含與第二閘極電極不同的材料。
在實例實施例中，方法可更包含在形成導電線前在開口的內側壁上及在基板上形成閘極介電層。形成閘極介電層可包含移除閘極介電層的上部部分。
在實例實施例中，方法可更包含在開口的內側壁上及在第一閘極電極上形成第一間隙壁。第一間隙壁的底部可接觸閘極介電層的最上部表面。
在實例實施例中，形成絕緣層可包含在基板上形成犧牲閘極結構，在犧牲閘極結構上形成介電層，平坦化介電層以暴露犧牲閘極結構的上表面，以及移除犧牲閘極結構以暴露基板的上表面。
在實例實施例中，方法可更包含在基板上形成元件隔離區域。元件隔離區域可界定基板上的鰭型主動區域。鰭型主動區域可與犧牲閘極電極交叉且可在犧牲閘極電極下。方法可更包含移除在犧牲閘極電極的兩側處的鰭型主動區域的一部分，及在鰭型主動區域的經去除上部部分上形成源極/汲極區域。
在實例實施例中，方法可更包含在形成介電層前在犧牲閘極電極的兩側在基板上形成第二間隙壁，及在源極/汲極區域上形成層間介電層。
在實例實施例中，第二間隙壁可接觸閘極介電層及第一間隙壁。閘極介電層的一部分可在第一閘極電極及第二間隙壁之間。
根據本發明概念的實例實施例，一種半導體元件包含基板、在基板上在第一方向上延伸的主動區域、在主動區域上的第一閘極電極、在第一閘極電極與主動區域之間的閘極介電層、第一間隙壁，以及第二閘極電極。主動區域為形成於基板上及由形成於基板中的溝槽所界定中的一個。第一閘極電極在與第一方向交叉的第二方向上延伸。第一間隙壁包含在第一閘極電極的上表面之上且在第一方向上相互間隔開的兩個第一間隙壁結構。第二閘極電極在兩個第一間隙壁結構之間，在第一閘極電極上。
在實例實施例中，半導體元件可更包含在主動區域上的第二間隙壁。第二間隙壁可包含在第一方向上相互間隔開的兩個第二間隙壁結構。第一間隙壁結構、閘極介電層、第一閘極電極以及第二閘極電極可在兩個第二間隙壁結構之間。
在實例實施例中，第一間隙壁的介電常數可小於第二間隙壁的介電常數。
在實例實施例中，兩個第一間隙壁結構可與閘極介電層的上表面直接接觸，或兩個第一間隙壁結構可與閘極介電層的側表面直接接觸。
在實例實施例中，主動區域可包含鰭型主動區域。
現將在下文參看隨附圖式更充分地描述本發明概念的實例實施例；然而，其可以不同形式體現且不應被解釋為限於本文中所闡明的實例實施例。
應理解，當部件被稱作「在另一部件上」、「連接」或「耦接」至另一部件時，其可直接在另一部件上、連接或耦接至另一部件，或可存在插入部件。相比之下，當部件被稱作「接觸」另一部件或「直接在另一部件上」、「直接連接至」或「直接耦接至」另一部件時，不存在插入部件。用以描述部件或層之間的關係的其他詞語應以相似方式解釋（例如，「在…之間」對「直接在…之間」、「鄰近」對「直接鄰近」、「在…下」對「直接在…下」）。
應理解，雖然術語「第一」、「第二」等可在本文中用以描述各種部件、組件、區域、層及/或區段，但此等部件、組件、區域、層及/或區段不應受此等術語限制。除非上下文另有指示，否則此等術語僅用以將一個部件、組件、區域、層或區段與另一部件、組件、區域、層或區段區分開來。因此，可在不脫離實例實施例的教示的情況下將下文論述的第一部件、組件、區域、層或區段稱為第二部件、組件、區域、層或區段。
在諸圖中，為了說明清楚，可誇示層及區域的尺寸。相似參考數字貫穿全文指相似元件。相同參考數字貫穿本說明書指示相同組件。
空間相對術語（例如，「在…下」、「在…下方」、「下部」、「在…上方」、「上部」及類似者）可在本文中為了易於描述而用以描述一個部件或特徵與另一部件或特徵的關係，如在圖中所說明。應理解，空間相對術語意欲涵蓋元件在使用或操作中除圖中描繪的定向外的不同定向。舉例而言，若將圖中的元件翻轉，則描述為在其他元件或特徵「下方」或「下」的元件將定向在其他元件或特徵「上方」。因此，實例術語「在…下方」可涵蓋在…上方及在…下方的兩個定向。元件可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可相應地進行解釋。
本文中所使用的術語僅出於描述特定實施例的目的，且並不意欲限制實例實施例。如本文所使用，單數形式「一」及「所述」意欲亦包含複數形式，除非上下文另有清晰指示。應進一步理解，術語「包括」在用於本說明書中時，指定所陳述特徵、整體、步驟、操作、部件及/或組件的存在，但不排除一個或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。諸如「…中的至少一個」的表達，當在部件清單之前時，修飾整個部件清單，且並不修飾清單的個別部件。
如本文中所用，術語「及/或」包含相關聯的所列項目中的一或多個的任何及所有組合。除非本文中另有指示或明顯地與上下文相矛盾，否則在描述實施例的上下文中（尤其在以下申請專利範圍的上下文中）使用術語「一」及「所述」及類似參照詞應解釋為涵蓋單數及複數兩者。術語「包括」、「具有」、「包含」以及「含有」應被解釋為開放式術語（亦即，意謂「包含（但不限於）），除非另有指出。
除非另有定義，否則本文中所用的所有技術及科學術語均具有與一般熟習此項技術者通常所理解相同的意義。應注意，本文中提供的任何及所有實例或實例術語的使用意欲僅更好地闡釋實例實施例，且並非對本發明概念的範圍的限制，除非另有指定。
將參看透視圖、橫截面圖及/或平面圖來描述實例實施例。實例視圖的輪廓可根據（例如）製造技術及/或容差進行修改。因此，實例實施例並不意欲限制範圍，而是涵蓋可歸因於（例如）製造製程的改變而引起的所有改變及修改。因此，圖式中繪示的區域以示意性形式說明，且區域的形狀借助於說明且並非作為限制來簡單地呈現。
除非上下文另有指示，否則如在本文中使用的諸如「相同」、「相等」、「平面的」或「共平面」的術語，當指定向、佈局、位置、形狀、大小、量或其他量測時，未必意謂完全相同的定向、佈局、位置、形狀、大小、量或其他量測，而是意欲涵蓋在可（例如）歸因於製造製程可能出現的可接受變化內的幾乎相同的定向、佈局、位置、形狀、大小、量或其他量測。術語「實質上」在本文中可用以反映此意義。
儘管可能未繪示一些橫截面圖的對應平面圖及/或透視圖，但本文中說明的元件結構的橫截面圖提供對於沿著兩個不同方向（如將在平面圖中所說明）及/或在三個不同方向上（如將在透視圖中所說明）延伸的多個元件結構的支持。兩個不同方向可或可不彼此正交。三個不同方向可包含可正交於兩個不同方向的第三方向。多個元件結構可整合於同一電子元件中。舉例而言，當以橫截面圖說明元件結構（例如，記憶體胞元結構或電晶體結構）時，電子元件可包含多個元件結構（例如，記憶體胞元結構或電晶體結構），如將藉由電子元件的平面圖所說明。可以陣列及/或以二維圖案來配置多個元件結構。。
下文，將參看隨附圖式詳細地描述本發明概念的實例實施例。
圖1為說明根據本發明概念的實例實施例的半導體元件的透視圖。圖2A及圖2B分別為沿圖1的線A-A'及B-B'截取的橫截面圖。為了便於描述，在圖1中省略部件中的一些，例如，圖2A及圖2B中繪示的層間絕緣層170。
參看圖1、圖2A以及圖2B，半導體元件100可包含基板101、主動區域105、源極/汲極區域110、閘極介電層140、閘極電極150以及接觸插塞180。半導體元件100可更包含元件隔離區域107、第一間隙壁162、第二間隙壁164以及層間絕緣層170。
在實例實施例中，半導體元件100可包含具有多個鰭型主動區域的鰭型場效電晶體（FinFET）。
基板101可具有在X方向及Y方向上延伸的上表面。基板101可包含半導體材料，例如，第IV族半導體、第III-V族化合物半導體或第II-VI族化合物半導體。舉例而言，第IV族半導體可包含矽（Si）、鍺（Ge）及/或矽鍺（SiGe）。基板101可為塊狀矽晶圓、磊晶層、絕緣體上矽（silicon-on-insulator；SOI）基板或絕緣體上半導體（semiconductor-on-insulator；SeOI）基板。
元件隔離區域107可界定基板101上的主動區域105。元件隔離區域107可包含介電材料，例如，氧化矽、氮化矽或其混合物。元件隔離區域107可使用淺溝槽隔離（shallow trench isolation；STI）製程形成。
主動區域105可在第一方向（例如，Y方向）上延伸。主動區域105可為自基板101突出的鰭型主動區域。在實例實施例中，主動區域105可為基板101的一部分及/或包含自基板101生長的磊晶層。主動區域105可在閘極電極150的兩側處凹進。
源極/汲極區域110可形成於閘極電極150的兩側處及凹進的主動區域105上。源極/汲極區域110可提供於半導體元件100的源極區域或汲極區域處。源極/汲極區域110可具有升高的結構。因此，源極/汲極區域110的上表面可高於閘極電極150的底表面。在實例實施例中，源極/汲極區域110可具有五邊形形狀。然而，其不應受限制或限於此。舉例而言，源極/汲極區域110可具有多邊形形狀、圓形形狀或矩形形狀。源極/汲極區域110可具有形成於三個主動區域上的連接的結構或合併的結構。在實例實施例中，源極/汲極區域110可不具有連接的結構或合併的結構。
源極/汲極區域110可包含矽（Si）或矽鍺（SiGe）。源極/汲極區域110可由磊晶層形成。若源極/汲極區域110包含SiGe，且通道區域在PMOS電晶體中包含Si，源極/汲極區域110可誘發壓縮應力至通道區域，且藉此可增大在PMOS電晶體的通道區域中的電洞遷移率。在實例實施例中，源極/汲極區域110可具有相互具有不同雜質及不同雜質濃度的多個區域。
與主動區域105交叉的閘極介電層140及閘極電極150可形成於鰭型主動區域上。閘極電極150可包含相互堆疊的第一閘極電極152及第二閘極電極154。
閘極介電層140可安置在主動區域105與第一閘極電極152之間。閘極介電層140的一部分可沿著第一閘極電極152的兩側延伸。在實例實施例中，閘極介電層140可僅形成於第一閘極電極152下。
閘極介電層140可包含絕緣層，例如，氧化矽層、氮氧化矽層、氮化矽層及/或高k介電層。高k介電層可為具有大於氧化矽的介電常數的介電常數的絕緣材料。舉例而言，高k介電層可包含氧化鋁（Al2 O3 ）、氧化鉭（Ta2 O3 ）、氧化釔（Y2 O3 ）、氧化鋯（ZrO2 ）、氧化鋯矽（ZrSix Oy ）、氧化鉿（HfO2 ）、氧化鉿矽（HfSix Oy ）、氧化鑭（La2 O3 ）、氧化鑭鋁（LaAlx Oy ）、氧化鑭鉿（LaHfx Oy ）、氧化鉿鋁（HfAlx Oy ）及/或氧化鐠（Pr2 O3 ）中的至少一個。
閘極電極150可在X方向上延伸。第一閘極電極152可形成於閘極介電層140上。第二閘極電極154可形成於第一閘極電極152上。通道區域可形成於由閘極電極150重疊的主動區域105的上部部分中。第一間隙壁162包含在第二閘極電極154的相對側處的兩個第一間隙壁結構。第二間隙壁164包含兩個第二間隙壁結構。
第一閘極電極152可具有在第一方向（例如，Y方向）上的第一寬度L1。第二閘極電極154可具有小於第一方向上的第一寬度L1的第二寬度L2。
接觸插塞180可形成於源極/汲極區域110上。在實例實施例中，第二閘極電極154的下部部分可具有實質上與接觸插塞180的底部相同的水平面（level）。因此，可藉由減小第二閘極電極154的第二寬度L2來減小第二閘極電極154與接觸插塞180之間的寄生電容。
第一閘極電極152的上表面可具有自元件隔離區域107的上表面的第一高度H1。第二閘極電極154的上表面可具有自第一閘極電極152的上表面的第二高度H2。在實例實施例中，第一閘極電極152與第二閘極電極154之間的界面可具有小於或等於接觸插塞180的底表面的水平面。然而，其不應受限制或限於此。
如圖2A中所繪示，第一閘極電極152的上表面可具有自主動區域105的上表面的第三高度H3。第三高度H3可小於第一高度H1。第二閘極電極154的上表面可具有自第一閘極電極152的上表面的第四高度H4。第四高度H4可實質上與第二高度H2相同。然而，其不應受限制或限於此。
第一閘極電極152可具有與第二閘極電極154不同的材料。第一閘極電極152可包含具有可用以形成電晶體的恰當臨界電壓的功函數的材料。在實例實施例中，第一閘極電極152可包含氮化鈦（TiN）層、碳化鈦鋁（TiAlC）層及/或鎢（W）層。第二閘極電極154可包含具有較低電阻率的材料。第二閘極電極154可包含鋁（Al）、鎢（W）、銅（Cu）及/或鉬（Mo）。第二閘極電極154的電阻率可小於第一閘極電極152的電阻率。第一閘極電極152及第二閘極電極154中的每一者可分別包含多個導電層。
第一間隙壁162及第二間隙壁164可形成於閘極電極150的兩側。閘極電極150可藉由第一間隙壁162及第二間隙壁164與源極/汲極區域110隔離。
在實例實施例中，第一間隙壁162可形成於第二閘極電極154的兩側上。第一間隙壁162可形成於閘極介電層140及第一閘極電極152上。第一間隙壁162的一部分可形成於第一閘極電極152的上部部分上，因為第二閘極電極154的第二寬度L2小於第一閘極電極152的第一寬度L1。第二間隙壁164可形成於第一閘極電極152及第二閘極電極154的兩側上。第二間隙壁164可沿著閘極介電層140的側壁及第一間隙壁162的側壁形成。第二間隙壁164的內側壁可不彎曲地自主動區域的上表面向上延伸。
第一間隙壁162及第二間隙壁164中的每一者可分別包含氧化矽、氮化矽及/或氮氧化矽。第一間隙壁162或第二間隙壁164可由低k介電層形成以減小閘極電極150與接觸插塞180之間的電容。舉例而言，第一間隙壁162及第二間隙壁164可包含聚醯亞胺、聚伸芳基醚（poly arylene ether；PAE）、SiLKTM （由陶氏化學（Dow Chemical）帶來的介電質樹脂）、氫化倍半矽氧烷（hydrogen silsesquioxane；HSQ）、甲基矽倍半氧烷（methyl silsesquioxane；MSQ）、BLACK DIAMONDTM （SiOC:H，由應用材料（Applied Materials）帶來的二氧化矽類（silica-based）材料，其藉由用-CH3 基團摻雜二氧化矽而獲得）及/或氟摻雜的矽酸鹽玻璃（fluorine-doped silicate glass；FSG）。
根據本發明概念的實例實施例，可藉由減小第二閘極電極154的第二寬度L2來減小第二閘極電極154與接觸插塞180之間的不足。
接觸插塞180可形成於源極/汲極區域110上且電連接至導電線（圖中未繪示）以用於將電信號轉移至源極/汲極區域110。接觸插塞180可具有在第一方向上延伸的條形狀或橢圓形形狀。
接觸插塞180可穿過層間絕緣層170且接觸至源極/汲極區域110。在實例實施例中，源極/汲極區域110的上部部分可具有凹進的區域，且可將接觸插塞180的底部安置於凹進的部分中。然而，其不應受限制或限於此。
接觸插塞180的下部部分可具有擴散障壁層或矽化物層。在實例實施例中，接觸插塞180可接觸形成於源極/汲極區域110的上部部分上的矽化物層。接觸插塞180可包含導電材料，例如，氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、鋁（Al）、銅（Cu）、鎢（W）或鉬（Mo）。
層間絕緣層170可包含第一層間絕緣層172及第二層間絕緣層174。層間絕緣層170可形成於基板101、源極/汲極區域110以及閘極電極150上。第一層間絕緣層172的上表面可實質上與閘極電極150的上表面共平面。
第一層間絕緣層172及第二層間絕緣層174可包含氧化矽層、氮化矽層及/或氮氧化矽層。在實例實施例中，第一層間絕緣層172可包含低k介電層。第一層間絕緣層172及第二層間絕緣層174可由不同材料形成。
圖3至圖6為說明根據本發明概念的實例實施例的半導體元件的橫截面圖。
參看圖3，半導體元件100a可包含基板101、多個鰭型主動區域105、多個源極/汲極區域110、閘極介電層140、閘極電極150a以及多個接觸插塞180。半導體元件100a可更包含元件隔離區域107、第一間隙壁162以及第二間隙壁164。
閘極電極150a可包含第一閘極電極152及第二閘極電極154。閘極電極150a可形成於閘極介電層140上。
第一閘極電極152可包含第一導電層152A及第二導電層152B。第一導電層152A可直接形成於閘極介電層140上。第一導電層152A可形成於第二導電層152B之下及兩側上。在實例實施例中，第二導電層152B的上表面可與閘極介電層140的最上部表面實質上共平面。
第二閘極電極154可形成於第一導電層152A及第二導電層152B上。第二閘極電極154可具有小於第一閘極電極152的寬度的寬度。第二閘極電極154可具有大於第二導電層152B的寬度的寬度。然而，其不應受限制或限於此。
第一閘極電極152可包含與第二閘極電極154不同的材料。第二導電層152B可包含具有電阻率小於第一導電層152A的電阻率的材料。第二閘極電極154可包含具有電阻率小於第一導電層152A及第二導電層152A中的至少一個的電阻率的材料。
參看圖4，半導體元件100b可包含基板101、多個鰭型主動區域105、多個源極/汲極區域110、閘極介電層140、閘極電極150b以及多個接觸插塞180。半導體元件100b可更包含元件隔離區域107、第一間隙壁162以及第二間隙壁164。
閘極電極150b可包含第一閘極電極152'及第二閘極電極154。閘極電極150b可形成於閘極介電層140上。
第一閘極電極152'可包含第一導電層152A'及第二導電層152B'。第一導電層152A'可直接形成於閘極介電層140上。第一導電層152A'可形成於第二導電層152B'之下及兩側上。在實例實施例中，第二導電層152B'的上表面可與閘極介電層140的最上部表面實質上共平面。
第二閘極電極154可形成於第一導電層152A'及第二導電層152B'上。第二閘極電極154可具有小於第一閘極電極152'的寬度的寬度。第二閘極電極154可具有實質上等於第二導電層152B'的寬度的寬度。第二閘極電極154可由實質上與第二導電層152B'相同的導電材料形成。然而，其不應受限制或限於此。
第一導電層152A'可包含與第二導電層152B'不同的材料。第二導電層152B'及/或第二閘極電極154可包含具有電阻率小於第一導電層152A'的電阻率的材料。
參看圖5，半導體元件100c可包含基板101、多個鰭型主動區域105、多個源極/汲極區域110、閘極介電層140、閘極電極150c以及多個接觸插塞180。半導體元件100c可更包含元件隔離區域107、第一間隙壁162a以及第二間隙壁164。
閘極電極150c可包含第一閘極電極152及第二閘極電極154a。閘極電極150c可形成於閘極介電層140上。
在實例實施例中，形成於第二閘極電極154a的兩側上的第一間隙壁162a可具有彎曲內側壁。結果，第二閘極電極154a的上部部分的寬度L5可大於第二閘極電極154a的底部部分的寬度L6。
參看圖6，半導體元件100d可包含基板101、多個鰭型主動區域105、多個源極/汲極區域110、閘極介電層140a、閘極電極150以及多個接觸插塞180。半導體元件100d可更包含元件隔離區域107、第一間隙壁162以及第二間隙壁164。
閘極介電層140a可形成於鰭型主動區域105與第一閘極電極152之間。在實例實施例中，閘極介電層140a的一部分可沿著形成於第二閘極電極154的兩側上的第一間隙壁162的側壁延伸。在實例實施例中，閘極介電層140a的最上部表面可實質上與第二閘極電極154的上表面共平面。
圖7A至圖7L為說明根據本發明概念的實例實施例的製造半導體元件的方法的透視圖。
參看圖7A，多個溝槽TI可形成於基板101的上部部分上。溝槽TI可界定多個鰭型主動區域105。
襯墊氧化物圖案122及遮罩圖案124可形成於鰭型主動區域105中的每一者上。在鰭型主動區域105的形成期間，可將襯墊氧化物圖案122及遮罩圖案124用作遮罩。在實例實施例中，可省略襯墊氧化物圖案122及遮罩圖案124。遮罩圖案124可包含氧化矽、氮化矽及/或碳化物混合物。遮罩圖案124可包含多個層。
在實例實施例中，溝槽TI可藉由使用各向異性蝕刻製程蝕刻基板101來形成。溝槽TI可具有高縱橫比。溝槽TI中的每一者可具有自其上部部分至下部部分逐漸減小的可變寬度。因此，鰭型主動區域105中的每一者可具有自其下部部分至上部部分逐漸減小的可變寬度。
參看圖7B，元件隔離區域107可形成於溝槽TI中。形成元件隔離區域107可包含在溝槽TI中形成絕緣層及對絕緣層執行平坦化製程。襯墊氧化物圖案122及遮罩圖案124的至少一部分在平坦化製程期間可被移除。在實例實施例中，在形成絕緣層前，薄的襯層可形成於溝槽TI中。在平坦化製程後，可使絕緣層凹進以暴露鰭型主動區域105的上部部分。可藉由將氧化物圖案或遮罩圖案用作蝕刻遮罩的濕式蝕刻製程來使絕緣層凹進。結果，可使鰭型主動區域105自元件隔離區域107的上表面突出。可移除襯墊氧化物圖案122及遮罩圖案124。鰭型主動區域105的上表面可具有高度H5。
參看圖7C，第一犧牲層132及第二犧牲層135可形成於鰭型主動區域105上。第一犧牲層132及第二犧牲層135可在第二方向上延伸。在實例實施例中，可藉由使用遮罩層136作為蝕刻遮罩的蝕刻製程來形成第一犧牲層132及第二犧牲層135。
第二間隙壁164可形成於第一犧牲層132及第二犧牲層135的兩側上。第一犧牲層132可包含絕緣層且第二犧牲層135可包含導電層。然而，其不應受限制或限於此。舉例而言，第一犧牲層132可包含氧化矽層且第二犧牲層135可包含多晶矽層。在實例實施例中，第一犧牲層132及第二犧牲層135可合併且可由單一層形成。
在實例實施例中，第二間隙壁164可形成於第一犧牲層132、第二犧牲層135以及遮罩層136的兩側上。形成第二間隙壁164可包含在遮罩層136以及第一犧牲層132及第二犧牲層135之上形成介電層以及在遮罩層136以及第一犧牲層132及第二犧牲層135的兩側形成介電層，及對介電層執行各向同性蝕刻製程以暴露遮罩層136的上表面。在實例實施例中，第二間隙壁164可由多個層形成。在此時刻，第三間隙壁166可形成於鰭型主動區域105的兩側上。
參看圖7D，可藉由使用遮罩層136及第二間隙壁164作為蝕刻遮罩的蝕刻製程使鰭型主動區域105的一些上層部分凹進。蝕刻製程可包含乾式蝕刻製程及/或濕式蝕刻製程。可對凹進的鰭型主動區域105的上表面執行固化製程。凹進的鰭型主動區域105的上表面可與元件隔離區域107的上表面共平面。然而，其不應受限制或限於此。在實例實施例中，凹進的鰭型主動區域105的上表面可具有大於或小於元件隔離區域107的上表面的水平面。
可對使用遮罩層136及第二間隙壁164作為遮罩的凹進的鰭型主動區域105執行雜質摻雜製程。
參看圖7E，多個源極/汲極區域110可形成於凹進的鰭型主動區域105及第二間隙壁164的兩側上。可使用選擇性磊晶生長（selective epitaxial growth；SEG）製程形成源極/汲極區域110。源極/汲極區域110可包含矽鍺（SiGe）。
在實例實施例中，源極/汲極區域110可包含分別具有不同鍺（Ge）濃度的若干磊晶層。在選擇性磊晶生長（SEG）製程期間或後，可在源極/汲極區域110中摻雜一些雜質，例如，硼（B）。源極/汲極區域110可具有五邊形形狀或六邊形形狀。然而，其不應受限制或限於此。舉例而言，源極/汲極區域110可具有多邊形形狀、圓形形狀或矩形形狀。
參看圖7F，第一層間絕緣層172可形成於源極/汲極區域110上。形成第一層間絕緣層172可包含在源極/汲極區域110上形成絕緣層，且對絕緣層執行平坦化製程以暴露第二犧牲層135的上表面。在形成第一層間絕緣層172期間可移除遮罩層136。
第一層間絕緣層172可包含氧化矽、氮化矽及/或氮氧化矽。在實例實施例中，第一層間絕緣層172可包含低k介電材料。
參看圖7G，可移除第一犧牲層132及第二犧牲層135以形成第一開口E1。第一開口可暴露元件隔離區域107及鰭型主動區域105的上表面。可使用濕式蝕刻製程及/或乾式蝕刻製程移除第一犧牲層132及第二犧牲層135。
參看圖7H，第一開口E1中可形成初級閘極介電層140P及第一初級閘極電極152P。初級閘極介電層140P可沿著第一開口E1的兩個側壁及底部共形地形成。初級閘極介電層140P可包含氧化矽、氮化矽及/或高k介電材料。
第一初級閘極電極152P可形成於初級閘極介電層140P上。第一初級閘極電極152P可包含金屬及/或半導體材料。第一初級閘極電極152P可包含多個層。
可使用化學機械拋光（chemical mechanical polishing；CMP）製程將初級閘極介電層140P及第一初級閘極電極152P平坦化以暴露第一層間絕緣層172的上表面。
參看圖7I，可使初級閘極介電層140P及第一初級閘極電極152P的上部部分凹進以形成閘極介電層140及第一閘極電極152。可使用單一蝕刻製程或多個蝕刻製程選擇性地使初級閘極介電層140P及第一初級閘極電極152P相對於第二間隙壁164及第一層間絕緣層172凹進。閘極介電層140的上表面可與第一閘極電極152的上表面共平面。然而，其不應受限制或限於此。舉例而言，初級閘極介電層140P可不凹進，如圖6中所繪示。
可在形成閘極介電層140及第一閘極電極152後形成第二開口E2。
參看圖7J，第一間隙壁162可形成於第二開口E2的兩個側壁上。在實例實施例中，第一間隙壁162可形成於閘極介電層140及第一閘極電極152的一部分上。
第一間隙壁162可形成於由第二開口E2暴露的第二間隙壁164的側壁上。形成第一間隙壁162可包含在閘極介電層140、第一閘極電極152以及第一層間絕緣層172上形成介電層。形成第一間隙壁162可更包含使用各向同性蝕刻製程蝕刻介電層。第一間隙壁162在橫截面圖中可具有實質上矩形形狀。在實例實施例中，第一間隙壁162a的側壁可具有彎曲形狀，如圖5中所繪示。
參看圖7K，第二閘極電極154可形成於第二開口E2中。第二閘極電極154可形成於第一閘極電極152上。形成第二閘極電極154可包含在第二開口E2中且在第一層間絕緣層172上形成導電層。形成第二閘極電極154可更包含使用CMP製程對導電層執行平坦化製程以暴露第一層間絕緣層172的上表面。
在橫截面圖中，第一閘極電極152的寬度可不同於第二閘極電極154的寬度。
參看圖7L，第二層間絕緣層174可形成於第一層間絕緣層172及第二閘極電極154上。多個接觸孔OP可形成於第一層間絕緣層172及第二層間絕緣層174中。接觸孔OP可暴露源極/汲極區域110的上表面。在形成接觸孔OP期間可使源極/汲極區域110的上表面凹進。接觸孔OP的底部部分可具有沿著源極/汲極區域110的上表面的彎曲形狀。接觸孔OP可由導電層填充以形成多個接觸插塞180，如圖1中所繪示。矽化物層可形成於接觸插塞180與源極/汲極區域110之間。在實例實施例中，矽化物層可為接觸插塞180的一部分。
圖8A至圖8C為說明根據本發明概念的實例實施例的製造半導體元件的方法的透視圖。為了便於描述，將省略為以上參看圖7A至圖7L描述的實質上相同描述的解釋中的一些。
參看圖8A，在圖7I後，第二初級閘極電極154P可形成於閘極介電層140及第一閘極電極152上。更具體言之，第二初級閘極電極154P可填充圖7I中繪示的第二開口E2。
參看圖8B，在第二方向上延伸的遮罩層126可形成於第二初級閘極電極154P上。第二初級閘極電極154P的兩側端部部分可由遮罩層126暴露。遮罩層126可包含光阻層。然而，其不應受限制或限於此。在橫截面圖中，遮罩層126可具有小於第一閘極電極152的寬度L1（見圖1）的寬度L7。
參看圖8C，第二初級閘極電極154P的兩側端部部分可經移除以形成具有小於第一閘極電極152的寬度L1的寬度的第二閘極電極154。可在形成第二閘極電極154後移除遮罩層126。
在實例實施例中，可在形成第二閘極電極154後形成第一間隙壁162。舉例而言，可藉由填充第二閘極電極154的兩側上的介電層來形成第一間隙壁162（參看圖7K）。
替代地，藉由氧化由圖8B中的遮罩層126暴露的第二初級閘極電極154P的一部分（例如，氧電漿或氧植入製程）形成第二閘極電極及第一間隙壁（見圖1中的第一間隙壁162）。
圖9A至圖9C為說明根據本發明概念的實例實施例的製造半導體元件的方法的透視圖。為了便於描述，將省略為以上參看圖7A至圖7L描述的實質上相同描述的解釋中的一些。
參看圖9A，在圖7G後，初級閘極介電層140P、初級第一導電層152PA'以及第三犧牲層138可形成於第一開口E1中。
初級閘極介電層140P及初級第一導電層152PA'可沿著第一開口E1的兩個側壁及底部共形地形成。初級閘極介電層140P可包含氧化矽、氮化矽及/或高k材料。初級第一導電層152PA'可包含金屬及/或金屬化合物。第三犧牲層138可具有相對於初級閘極介電層140P、初級第一導電層152PA'以及第二間隙壁164的蝕刻選擇比（etching selectivity）。
可使用CMP製程使初級閘極介電層140P、初級第一導電層152PA'以及第三犧牲層138平坦化以暴露第一層間絕緣層172的上表面。
參看圖9B，可使用回蝕（etch-back）製程使初級閘極介電層140P及初級第一導電層152PA'的上部部分凹進以形成閘極介電層140及第一導電層152A'。
在實例實施例中，可在回蝕製程期間同時使第三犧牲層138凹進。在回蝕製程後，第二開口E2可形成於閘極介電層140及第一導電層152A'上。然而，其不應受限制或限於此。舉例而言，在回蝕製程期間，第三犧牲層138可不凹進。
參看圖9C，第一間隙壁162可形成於第二開口E2的兩個側壁上。第一間隙壁162的側壁可接觸由第二開口E2暴露的第二間隙壁164的側壁。第一間隙壁162的厚度可與在第二間隙壁164的側壁上的閘極介電層140與第一導電層152A'的厚度的總和實質上相同。然而，其不應受限制或限於此。可在形成第一間隙壁162後移除第三犧牲層138。
再次參看圖4，第一導電層152A'上可形成第二導電層152B'。第一閘極電極152'可由第一導電層152A'及第二導電層152B'形成。第二閘極電極154可形成於第一閘極電極152'上。在實例實施例中，第二導電層152B'與第二閘極電極154可同時由相同材料形成。
圖10A為說明根據本發明概念的實例實施例的半導體元件的平面圖。圖10B為沿圖10A的線C-C'截取的橫截面圖。
參看圖10A及圖10B，半導體元件200可包含基板201、主動區域205、第一源極/汲極區域212、第二源極/汲極214、閘極介電層240、閘極電極250、第一接觸插塞282以及第二接觸插塞284。半導體元件200可更包含元件隔離區域207、第一間隙壁262、第二間隙壁264以及層間絕緣層270。在X方向上延伸的主動區域205可形成於基板201上。在Y方向上延伸的閘極電極250可形成於主動區域205上。半導體元件200可包含平面型電晶體。
基板201可具有在X方向及Y方向上延伸的上表面。基板201可包含半導體材料，例如，第IV族半導體、第III-V族化合物半導體或第II-VI族化合物半導體。舉例而言，第IV族半導體可包含矽（Si）、鍺（Ge）及/或矽鍺（SiGe）。基板201可為塊狀矽晶圓、磊晶層、絕緣體上矽（SOI）基板或絕緣體上半導體（SeOI）基板。
元件隔離區域207可界定基板201上的主動區域205。元件隔離區域207可包含介電材料，例如，氧化矽、氮化矽或其混合物。元件隔離區域207可使用淺溝槽隔離（STI）製程形成。
主動區域205可在X方向上延伸且由元件隔離區域207界定。
第一源極/汲極區域212及第二源極/汲極區域214可形成於閘極電極250的兩側處及主動區域205中。第一源極/汲極區域212及第二源極/汲極區域214可具有升高的結構。因此，第一源極/汲極區域212及第二源極/汲極區域214的上表面可高於閘極電極250的底表面。
與主動區域205交叉的閘極介電層240及閘極電極250可形成於主動區域205上。閘極電極250可包含相互堆疊的第一閘極電極252及第二閘極電極254。閘極介電層240可包含絕緣層，例如，氧化矽層、氮氧化矽層及/或氮化矽層。
第一閘極電極252及第二閘極電極254可在Y方向上延伸。第一閘極電極252與第二閘極電極254可在X方向上具有不同寬度且包含相互不同的材料。舉例而言，第二閘極電極254可包含具有小於第一閘極電極252的電阻率的較低電阻率的材料。
第一間隙壁262可形成於第二閘極電極254的兩側上。第二間隙壁264可形成於第一閘極電極252及第二閘極電極254的兩側上。在實例實施例中，第二間隙壁264的內側壁可接觸閘極介電層240及第一間隙壁262的側壁。第一間隙壁262及第二間隙壁264可分別包含氧化矽、氮化矽及/或氮氧化矽。在實例實施例中，第一間隙壁262及第二間隙壁264可分別包含多個層。
層間絕緣層270可形成於基板201、第一源極/汲極區域212及第二源極/汲極區域214以及閘極電極250上。層間絕緣層270可包含氧化矽、氮化矽及/或氮氧化矽。
第一接觸插塞282及第二接觸插塞284可分別形成於第一源極/汲極區域212及第二源極/汲極區域214上。在實例實施例中，第一及第二導電線可分別形成於第一接觸插塞282及第二接觸插塞284上。第一接觸插塞282及第二接觸插塞284可包含導電材料，例如，鋁（Al）、銅（Cu）及/或鎢（W）。
在實例實施例中，半導體200可包含具有垂直通道區域的垂直結構（vertical structured）的電晶體。
圖11為說明根據本發明概念的實例實施例的SRAM（靜態隨機存取記憶體）晶胞的電路圖。
參看圖11，SRAM晶胞可具有形成於電力供應節點Vdd與接地節點Vss之間的第一反相器及第二反相器。具有輸入節點及輸出節點的第一反相器可包括第一上拉電晶體TP1及第一下拉電晶體TN1。具有輸入節點及輸出節點的第二反相器可具有第二上拉電晶體TP2及第二下拉電晶體TN2。第一反相器的輸入節點可連接至第二傳導電晶體TN4的源極/汲極區域以及連接至第二反相器的輸出節點。第二反相器的輸入節點可連接至第一傳導電晶體TN3的源極/汲極區域以及連接至第一反相器的輸出節點。第一傳導電晶體TN3及第二傳導電晶體TN4的閘極電極可連接至字元線WL。位元線BL可連接至第一傳導電晶體TN3的源極/汲極區域。位元線條/BL可連接至第二傳導電晶體TN4的源極/汲極區域。第一上拉電晶體TP1及第二上拉電晶體TP2可為PMOS電晶體。第一下拉電晶體TN1及第二下拉電晶體TN2以及第一傳導電晶體TN3及第二傳導電晶體TN4可為NMOS電晶體。第一上拉電晶體TP1及第二上拉電晶體TP2可根據發明概念的實例實施例形成。
圖12為包含根據本發明概念的實例實施例的半導體元件的儲存元件的方塊圖。
參看圖12，根據本發明概念的實例實施例的儲存裝置1000可包含與主機通信的控制器1010，以及儲存資料的記憶體1020-1、1020-2及1020-3。各別記憶體1020-1、1020-2以及1020-3可包含參看圖1至圖10B描述的根據本發明概念的實例實施例的半導體元件中的一個。
與控制器1010通信的主機的實例可包含其上安裝了儲存裝置1000的各種電子元件。舉例而言，主機可為（例如）智慧型電話、數位相機、桌上型電腦、膝上型電腦、攜帶型媒體播放器或類似者。控制器1010可接收自主機轉移的資料寫入或讀取請求以將資料儲存在記憶體1020-1、1020-2以及1020-3中或產生用於自記憶體1020-1、1020-2以及1020-3擷取資料的命令。
如圖12中所說明，至少一或多個記憶體1020-1、1020-2以及1020-3可在儲存裝置1000中並聯地連接至控制器1010。多個記憶體1020-1、1020-2以及1020-3可並聯地連接至控制器1010，藉此可實施具有高容量的儲存裝置1000，諸如，固態磁碟機。
圖13為包含根據本發明概念的實例實施例的半導體元件的電子元件的方塊圖。
參看圖13，根據實例實施例的電子裝置2000可包含通信單元2010、輸入單元2020、輸出單元2030、記憶體2040以及處理器2050。
通信單元2010可包含有線或無線通信模組、無線網際網路模組、區域通信模組、全球定位系統（global positioning system；GPS）模組、行動通信模組以及類似者。包含於通信單元2010中的有線或無線通信模組可根據各種通信標準規範連接至外部通信網路以傳輸及接收資料。
輸入單元2020可為經提供以由使用者控制電子裝置2000的操作的模組，且可包含機械開關、觸控式螢幕、語音辨識模組以及類似者。另外，輸入單元2020可包含以軌跡球或雷射指示筆方案操作的滑鼠或手指滑鼠元件。除此之外，輸入單元2020可更包含允許使用者將資料輸入至其的各種感測器模組。
輸出單元2030可以聲音或影像形式輸出在電子裝置2000中處理的資訊，且記憶體2040可儲存程式用於處理器2050的處理及控制。記憶體2040可包含如參看圖1至圖10B描述的根據本發明概念的各種實例實施例的至少一個半導體元件。處理器2050可根據所需操作將命令轉移至記憶體2040以藉此儲存或擷取資料。
記憶體2040可嵌於電子裝置2000中以與處理器2050通信或經由單獨介面與處理器2050通信。在記憶體2040經由單獨介面與處理器2050通信的情況下，處理器2050可經由各種介面標準（諸如，安全數位（secure digital；SD）、安全數位高容量（Secure Digital High Capacity；SDHC）、安全數位擴展容量（Secure Digital eXtended Capacity；SDXC）、微安全數位（MICRO SD）、通用序列匯流排（universal serial bus；USB）或類似者）儲存或擷取資料。
處理器2050可控制電子裝置2000中包含的各別組件的操作。處理器2050可執行與語音通信、視訊電話、資料通信以及類似者相關聯的控制及處理，或可執行針對多媒體再現及管理的控制及處理。此外，處理器2050可處理經由輸入單元2020自使用者轉移的輸入，且可經由輸出單元2030輸出其結果。此外，處理器2050可將在控制如上所述的電子裝置2000的操作時所需的資料儲存在記憶體2040中，或自記憶體2040提取資料。
圖14為包含根據本發明概念的實例實施例的半導體元件的系統的方塊圖。
參看圖14，系統3000可包含控制器3100、輸入/輸出元件3200、記憶體3300以及介面3400。系統3000可傳輸或接收行動系統或信息。行動系統的實例可包含個人數位助理（Personal Digital Assistant；PDA）、攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器以及記憶卡。
控制器3100可執行程式且控制系統3000。控制器3100可為微處理器、數位信號處理器、微控制器或類似於其之元件。
輸入/輸出元件3200可用以將資料輸入至系統3000或自系統3000輸出資料。系統3000可連接至外部元件（例如，個人電腦或網路），且可與外部元件交換資料。輸入/輸出元件3200可為小鍵盤、鍵盤或顯示元件。
記憶體3300可儲存程式碼及/或資料用於操作控制器3100及/或儲存已由控制器3100處理的資料。記憶體3300可包含根據本發明概念的實例實施例中的一個的半導體元件。
介面3400可為系統3000與外部元件之間的資料傳輸路徑。控制器3100、輸入/輸出元件3200、記憶體3300以及介面3400可經由匯流排3500彼此通信。
控制器3100或記憶體3300中的至少一個可包含參看圖1至圖10B描述的半導體元件中的至少一個。
以上所揭露的標的物應被視為說明性且非限制性的，且所附申請專利範圍意欲涵蓋屬於本發明概念的真實精神以及範疇的所有此等修改、增強以及其他實施例。根據實例實施例的每一元件或方法內的特徵或態樣的描述應通常被視為可用於根據實例實施例的其他元件或方法中的其他類似特徵或態樣。因此，本發明概念的範疇應由以下申請專利範圍以及其等效物的最廣泛容許解釋來判定，且不應由前述詳細描述約束或限制。
100、100a、100b、100c、100d、200‧‧‧半導體元件
101、201‧‧‧基板
105、205‧‧‧主動區域
107、207‧‧‧元件隔離區域
110‧‧‧源極/汲極區域
122‧‧‧襯墊氧化物圖案
124‧‧‧遮罩圖案
132‧‧‧第一犧牲層
135‧‧‧第二犧牲層
126、136‧‧‧遮罩層
138‧‧‧第三犧牲層
140、140a、240‧‧‧閘極介電層
140P‧‧‧初級閘極介電層
150、150a、150b、150c、250‧‧‧閘極電極
152、152'、252‧‧‧第一閘極電極
152A、152A'‧‧‧第一導電層
152B、152B'‧‧‧第二導電層
152P‧‧‧第一初級閘極電極
152PA'‧‧‧初級第一導電層
154、154a、254‧‧‧第二閘極電極
154P‧‧‧第二初級閘極電極
162、162a、262‧‧‧第一間隙壁
164、264‧‧‧第二間隙壁
166‧‧‧第三間隙壁
170、270‧‧‧層間絕緣層
172‧‧‧第一層間絕緣層
174‧‧‧第二層間絕緣層
180‧‧‧接觸插塞
212‧‧‧第一源極/汲極區域
214‧‧‧第二源極/汲極區域
282‧‧‧第一接觸插塞
284‧‧‧第二接觸插塞
1000‧‧‧儲存裝置
1010、3100‧‧‧控制器
1020-1、1020-2、1020-3、2040、3300‧‧‧記憶體
2000‧‧‧電子裝置
2010‧‧‧通信單元
2020‧‧‧輸入單元
2030‧‧‧輸出單元
2050‧‧‧處理器
3000‧‧‧系統
3200‧‧‧輸入/輸出元件
3400‧‧‧介面
3500‧‧‧匯流排
BL‧‧‧位元線
/BL‧‧‧位元線條
E1‧‧‧第一開口
E2‧‧‧第二開口
H1‧‧‧第一高度
H2‧‧‧第二高度
H3‧‧‧第三高度
H4‧‧‧第四高度
H5‧‧‧高度
L1‧‧‧第一寬度
L2‧‧‧第二寬度
L5、L6、L7‧‧‧寬度
OP‧‧‧接觸孔
TI‧‧‧溝槽
TN1‧‧‧第一下拉電晶體
TN2‧‧‧第二下拉電晶體
TN3‧‧‧第一傳導電晶體
TN4‧‧‧第二傳導電晶體
TP1‧‧‧第一上拉電晶體
TP2‧‧‧第二上拉電晶體
Vdd‧‧‧電力供應節點
Vss‧‧‧接地節點
WL‧‧‧字元線
本發明概念的以上態樣及特徵將藉由參看隨附圖式詳細地描述其實例實施例而變得更顯而易見，其中： 圖1為說明根據本發明概念的實例實施例的半導體元件的透視圖。 圖2A及圖2B分別為沿圖1的線A-A'及B-B'截取的橫截面圖。 圖3至圖6為說明根據本發明概念的實例實施例的半導體元件的橫截面圖。 圖7A至圖7L為說明根據本發明概念的實例實施例的製造半導體元件的方法的透視圖。 圖8A至圖8C為說明根據本發明概念的實例實施例的製造半導體元件的方法的透視圖。 圖9A至圖9C為說明根據本發明概念的實例實施例的製造半導體元件的方法的透視圖。 圖10A為說明根據本發明概念的實例實施例的半導體元件的平面圖。 圖10B為沿圖10A的線C-C'截取的橫截面圖。 圖11為說明根據本發明概念的實例實施例的SRAM（Static Random Access Memory；靜態隨機存取記憶體）單位晶胞的電路圖。 圖12為說明包含根據本發明概念的實例實施例的半導體元件的儲存元件的方塊圖。 圖13為說明包含根據本發明概念的實例實施例的半導體元件的電子元件的方塊圖。 圖14為說明包含根據本發明概念的實例實施例的半導體元件的系統的方塊圖。
100‧‧‧半導體元件
101‧‧‧基板
105‧‧‧主動區域
107‧‧‧元件隔離區域
110‧‧‧源極/汲極區域
140‧‧‧閘極介電層
150‧‧‧閘極電極
152‧‧‧第一閘極電極
154‧‧‧第二閘極電極
162‧‧‧第一間隙壁
164‧‧‧第二間隙壁
180‧‧‧接觸插塞
H1‧‧‧第一高度
H2‧‧‧第二高度
L1‧‧‧第一寬度
L2‧‧‧第二寬度

Claims (20)

  1. 一種半導體元件，包括： 基板； 主動區域，其在所述基板上在第一方向上延伸； 所述基板上的第一閘極電極，所述第一閘極電極與所述主動區域交叉且在第二方向上延伸，所述第一閘極電極具有在所述第一方向上的第一寬度；以及 在所述第一閘極電極上的第二閘極電極，所述第二閘極電極在所述第二方向上延伸， 所述第二閘極電極具有在所述第一方向上的第二寬度，所述第二寬度小於所述第一寬度。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述第一閘極電極包含與所述第二閘極電極的材料不同的材料。
  3. 如申請專利範圍第1項所述的半導體元件，其中所述第二閘極電極包含具有小於所述第一閘極電極的電阻率的電阻率的材料。
  4. 如申請專利範圍第1項所述的半導體元件，更包括： 在所述第一閘極電極上的第一間隙壁，其中 所述第一間隙壁位於所述第二閘極電極的兩側。
  5. 如申請專利範圍第1項所述的半導體元件，更包括： 閘極介電層，其覆蓋所述第一閘極電極的兩側，其中所述第一閘極電極的底部在所述閘極介電層上。
  6. 如申請專利範圍第5項所述的半導體元件，其中所述閘極介電層的最上部表面在所述第二閘極電極下方。
  7. 如申請專利範圍第5項所述的半導體元件，更包括： 在所述第一閘極電極的上表面上的第一間隙壁；以及 在所述基板上的第二間隙壁，其中 所述第一間隙壁在所述第二間隙壁與所述第二閘極電極之間位於所述第二閘極電極的兩側， 所述閘極介電層的一部分在所述第二間隙壁與所述第一閘極電極之間，且 所述閘極介電層的最上部表面接觸所述第一間隙壁的底部。
  8. 如申請專利範圍第1項所述的半導體元件，其中 所述第一閘極電極包含第一導電層及第二導電層， 所述第一導電層包含第一部分及第二部分， 所述第一部分平行於所述基板的上表面延伸，且 所述第二部分在垂直方向上自所述基板的所述上表面延伸。
  9. 如申請專利範圍第8項所述的半導體元件，其中所述第一導電層及所述第二導電層中的至少一者具有在方向上延伸的線形狀。
  10. 如申請專利範圍第8項所述的半導體元件，其中所述第二閘極電極包含與所述第一導電層及所述第二導電層中的至少一者實質上相同的材料。
  11. 如申請專利範圍第1項所述的半導體元件，更包括： 源極/汲極區域，其在所述主動區域上在所述第一閘極電極及所述第二閘極電極的兩側，所述源極/汲極區域包含矽鍺磊晶層；以及 在所述源極/汲極區域上的接觸插塞。
  12. 如申請專利範圍第1項所述的半導體元件，其中所述主動區域包含鰭型主動區域。
  13. 一種半導體元件，包括： 基板，其具有主動區域； 在所述主動區域上的第一閘極電極； 在所述主動區域與所述第一閘極電極之間的閘極介電層，所述閘極介電層的一部分沿著所述第一閘極電極的側壁延伸； 在所述第一閘極電極上的第二閘極電極；以及 第一間隙壁，其位於所述第二閘極電極的側壁處，所述第一間隙壁在所述第一閘極電極的上部部分上。
  14. 如申請專利範圍第13項所述的半導體元件，其中所述第一間隙壁的底表面接觸所述閘極介電層的上表面。
  15. 如申請專利範圍第13項所述的半導體元件，更包括： 第二間隙壁，其在所述基板上在所述第一間隙壁的側壁處，其中 所述第二間隙壁的下部部分接觸所述閘極介電層的側壁， 所述第一閘極電極具有第一寬度，且 所述第二閘極電極具有小於所述第一寬度的第二寬度。
  16. 一種半導體元件，包括： 基板； 主動區域，其在所述基板上在第一方向上延伸，所述主動區域為形成於所述基板上及由形成於所述基板中的溝槽所界定中的一者； 在所述主動區域上的第一閘極電極，所述第一閘極電極在與所述第一方向交叉的第二方向上延伸； 閘極介電層，其在所述第一閘極電極與所述主動區域之間； 第一間隙壁，其包含在所述第一閘極電極的上表面之上且在所述第一方向上相互間隔開的兩個第一間隙壁結構；以及 第二閘極電極，其在所述第一閘極電極上在所述兩個第一間隙壁結構之間。
  17. 如申請專利範圍第16項所述的半導體元件，更包括： 在所述主動區域上的第二間隙壁，其中 所述第二間隙壁包含在所述第一方向上相互間隔開的兩個第二間隙壁結構，且 所述第一間隙壁結構、所述閘極介電層、所述第一閘極電極以及所述第二閘極電極在所述兩個第二間隙壁結構之間。
  18. 如申請專利範圍第17項所述的半導體元件，其中所述第一間隙壁的介電常數小於所述第二間隙壁的介電常數。
  19. 如申請專利範圍第16項所述的半導體元件，其中 所述兩個第一間隙壁結構與所述閘極介電層的上表面直接接觸，或 所述兩個第一間隙壁結構與所述閘極介電層的側表面直接接觸。
  20. 如申請專利範圍第16項所述的半導體元件，其中所述主動區域包含鰭型主動區域。
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