TWI803017B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI803017B
TWI803017B TW110138170A TW110138170A TWI803017B TW I803017 B TWI803017 B TW I803017B TW 110138170 A TW110138170 A TW 110138170A TW 110138170 A TW110138170 A TW 110138170A TW I803017 B TWI803017 B TW I803017B
Authority
TW
Taiwan
Prior art keywords
pattern
conductive pattern
substrate
layer
sidewall
Prior art date
Application number
TW110138170A
Other languages
English (en)
Other versions
TW202247420A (zh
Inventor
裵素賢
李垣哲
金宰賢
張宰赫
崔惠彬
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202247420A publication Critical patent/TW202247420A/zh
Application granted granted Critical
Publication of TWI803017B publication Critical patent/TWI803017B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure

Abstract

一種半導體裝置包括閘極結構以及接觸插塞。閘極結構 在與基板平行的第一方向上延伸且包括依序堆疊的第一導電圖案、第二導電圖案以及閘極罩幕。接觸插塞接觸閘極結構在第一方向上的端部部分且包括：第一延伸部分，在垂直方向上延伸且接觸閘極罩幕的側壁及第二導電圖案的側壁；第二延伸部分，位於第一延伸部分之下且接觸第一延伸部分及第一導電圖案的側壁；以及突出部分，位於第二延伸部分之下且接觸第二延伸部分。突出部分的底部不接觸第一導電圖案。第一延伸部分的側壁的第一坡度大於第二延伸部分的側壁的第二坡度。

Description

半導體裝置
一些示例性實施例是有關於一種半導體裝置。更具體而言，一些示例性實施例是有關於一種包括閘極結構及接觸所述閘極結構的接觸插塞的半導體裝置。
在動態隨機存取記憶體(dynamic random access memory，DRAM)裝置中，掩埋於基板的上部部分處且用作字元線(或列)的閘極結構可包括包含金屬的第一導電圖案及包含摻雜有雜質(例如磷及/或砷)的多晶矽的第二導電圖案。可藉由利用蝕刻製程穿過第二導電圖案形成暴露出第一導電圖案的開口並在開口中填充導電材料而形成用於將電性訊號傳送至閘極結構的接觸插塞。若第二導電圖案具有大的厚度，則可能不容易實行蝕刻製程。
一些示例性實施例提供具有改善的特性的半導體裝置。
根據發明概念的一些示例性實施例，提供一種半導體裝 置。所述半導體裝置可包括閘極結構，所述閘極結構位於基板上，所述閘極結構在與所述基板的上表面平行的第一方向上延伸且包括：第一導電圖案；第二導電圖案，位於所述第一導電圖案上；以及閘極罩幕，位於所述第二導電圖案上。所述半導體裝置包括接觸插塞，所述接觸插塞接觸所述閘極結構在所述第一方向上的端部部分，所述接觸插塞包括：第一延伸部分，在與所述基板的所述上表面垂直的垂直方向上延伸且接觸所述閘極罩幕的側壁及所述第二導電圖案的側壁；第二延伸部分，位於所述第一延伸部分之下且接觸所述第一延伸部分及所述第一導電圖案的側壁；以及突出部分，位於所述第二延伸部分之下且接觸所述第二延伸部分，所述突出部分的底部不接觸所述第一導電圖案。所述第一延伸部分的側壁相對於所述基板的所述上表面的第一角度大於所述第二延伸部分的側壁相對於所述基板的所述上表面的第二角度。
根據發明概念的一些示例性實施例，提供一種半導體裝置。所述半導體裝置可包括閘極結構，所述閘極結構位於基板上，所述閘極結構在與所述基板的上表面平行的第一方向上延伸且包括：第一導電圖案；障壁圖案，至少局部地覆蓋所述第一導電圖案的側壁及下表面；第二導電圖案，位於所述第一導電圖案及所述障壁圖案上；以及閘極罩幕，位於所述第二導電圖案上。所述半導體裝置包括接觸插塞，所述接觸插塞接觸所述閘極結構在所述第一方向上的端部部分，所述接觸插塞包括：第一延伸部分，在與所述基板的所述上表面垂直的垂直方向上延伸且接觸所述閘 極罩幕的側壁及所述第二導電圖案的側壁；第二延伸部分，位於所述第一延伸部分之下且接觸所述第一延伸部分，所述第二延伸部分接觸所述第一導電圖案的側壁及所述障壁圖案的上表面；以及突出部分，位於所述第二延伸部分之下且接觸所述第二延伸部分，所述突出部分接觸所述障壁圖案的外側壁。
根據發明概念的一些示例性實施例，提供一種半導體裝置。所述半導體裝置可包括主動圖案、閘極結構，所述主動圖案位於基板上，所述閘極結構位於所述主動圖案的上部部分中，所述閘極結構在與所述基板的上表面平行的第一方向上延伸且包括：第一導電圖案；第二導電圖案，位於所述第一導電圖案上；以及閘極罩幕，位於所述第二導電圖案上。所述半導體裝置包括位元線結構、第一接觸插塞結構、電容器，所述位元線結構接觸所述主動圖案的中間部分且在與所述基板的所述上表面平行且與所述第一方向垂直的第二方向上延伸，所述第一接觸插塞結構接觸所述主動圖案的相對的端部部分中的每一者，所述電容器位於所述第一接觸插塞結構上。並且第二接觸插塞接觸所述閘極結構在所述第一方向上的端部部分，所述第二接觸插塞包括：第一延伸部分，在與所述基板的所述上表面垂直的垂直方向上延伸且接觸所述閘極罩幕的側壁及所述第二導電圖案的側壁；第二延伸部分，位於所述第一延伸部分之下且接觸所述第一延伸部分，所述第二延伸部分接觸所述第一導電圖案的側壁；以及突出部分，位於所述第二延伸部分之下且接觸所述第二延伸部分，所述突出部 分的底部不接觸所述第一導電圖案。所述第一延伸部分的側壁相對於所述基板的所述上表面的第一角度大於所述第二延伸部分的側壁相對於所述基板的所述上表面的第二角度。
在半導體裝置中，接觸插塞的接觸所述閘極結構的面積可增大，且因此接觸電阻可減小。
100:基板
103:第一主動圖案
105:第二主動圖案
110:隔離圖案結構
112:第一分割圖案
114:第二分割圖案
116:第三分割圖案
120:第一閘極絕緣圖案
130:第一障壁圖案
140:第一導電圖案
150:第二導電圖案
160:第一閘極罩幕
170:第一閘極結構
180:第一絕緣層
185:第一絕緣圖案
190:第二絕緣層
195:第二絕緣圖案
200:第三絕緣層
205:第三絕緣圖案
210:絕緣層結構
215:絕緣圖案結構
220:第二閘極絕緣層
230:第一開口
240:第三導電層
245:第五導電圖案
247:第七導電圖案
250:第二障壁層
255:第三障壁圖案
257:第四障壁圖案
260:第四導電層
265:第六導電圖案
267:第八導電圖案
270:第一罩幕層
275:第一罩幕
277:第二罩幕
280:第二閘極絕緣圖案
290:第三導電圖案
300:第二障壁圖案
310:第四導電圖案
320:第二閘極罩幕
330:第二閘極結構
340:第一間隔件
345:第二間隔件
350:第三間隔件
355:第四間隔件
360:第一蝕刻停止層
365:第一蝕刻停止圖案
370:第一絕緣間層
380:第一頂蓋層
385:第一頂蓋圖案
395:位元線結構
400:第五間隔件
410:第四絕緣圖案
420:第五絕緣圖案
430:第六間隔件
435:空氣間隙/空氣間隔件
440:第二開口
450:第七間隔件
460、465:第三間隔件結構
470:下部接觸插塞層
475:下部接觸插塞
480:第二頂蓋圖案
490:第八間隔件
500:金屬矽化物圖案/矽化物圖案
520:第五開口
530:第五障壁層
535:第五障壁圖案
540:第二金屬層
545:第一金屬圖案
547:第六開口
549:上部接觸插塞
550:第六障壁圖案
552:第十障壁圖案
554:第十一障壁圖案
556:第十二障壁圖案
560:第二金屬圖案
562:第六金屬圖案
564:第七金屬圖案
566:第八金屬圖案
570:第二接觸插塞
572:第一延伸部分
574:第二延伸部分
576:突出部分
580:第七障壁圖案
585:第八障壁圖案
587:第九障壁圖案
590:第三金屬圖案
595:第四金屬圖案
597:第五金屬圖案
600:第一配線
605:第二配線
607:第三配線
610:第六絕緣層
620:第七絕緣層
630:第二蝕刻停止層
640:下部電極
650:介電層
660:上部電極
665:電容器
670:第三絕緣間層
A-A’、B-B’、C-C’:線
D1:第一方向
D2:第二方向
D3:第三方向
I:第一區/單元區
II:第二區/周邊電路區
圖1至圖33是示出根據一些示例性實施例的製造半導體裝置的方法的平面圖及剖視圖。
參照附圖，根據一些示例性實施例的切割精細圖案的方法、使用所述精細圖案形成主動圖案的方法及/或使用所述精細圖案製作半導體裝置的方法的以上及其他態樣及特徵將根據以下詳細說明而變得容易理解。應理解，儘管用語「第一」、「第二」及/或「第三」在本文中可用來闡述各種元件、組件、區、層及/或區段，但該些元件、組件、區、層及/或區段不應受到該些用語的限制。該些用語僅用於區分一個元件、組件、區、層或區段與另一元件、組件、區、層或區段。因此，以下論述的第一元件、組件、區、層或區段可被稱為第二元件、組件、區、層或區段或者第三元件、組件、區、層或區段，而不背離發明概念的教示。
圖1至圖33是示出根據一些示例性實施例的製作半導體裝置的方法的平面圖及剖視圖。特別地，圖1、圖4、圖7、圖9、圖13、圖20、圖24及圖28是平面圖，圖2、圖5、圖7、圖10、圖12、圖14、圖16、圖18、圖21、圖25、圖26、圖29及圖31至圖32分別是沿著對應的平面圖的線A-A’截取的剖視圖，且圖3、圖6、圖8、圖11、圖15、圖17、圖19、圖22至圖23、圖27、圖30及圖33中的每一者包括沿著對應的平面圖的線B-B’及C-C’截取的截面圖。
在下文中，在說明書中(但不一定在申請專利範圍中)，實質上與基板100的上表面平行且實質上彼此垂直的兩個方向可分別被稱為第一方向D1及第二方向D2，且實質上與基板100的上表面平行且相對於第一方向D1及第二方向D2具有銳角的方向可被稱為第三方向D3。
參照圖1至圖3，可在基板100上形成第一主動圖案103及第二主動圖案105。基板100可包括第一區I及第二區II，且可形成隔離圖案結構110以覆蓋第一主動圖案103的側壁及第二主動圖案105的側壁。
基板100可為可能經摻雜或未經摻雜的單晶半導體材料或包含可能經摻雜或未經摻雜的單晶半導體材料，且可為矽、鍺、矽鍺或III-V族化合物半導體(例如GaP、GaAs或GaSb)中的至少一者。在一些示例性實施例中，基板100可為絕緣體上矽(silicon-on-insulator，SOI)基板或絕緣體上鍺 (germanium-on-insulator，GOI)基板。
基板100的第一區I可為其中可形成記憶體單元(例如一電晶體一電容器(one-transistor-one-capacitor，1T1C)記憶體單元)的單元區。基板100的第二區II可環繞基板100的第一區I，且可為周邊電路區，在所述周邊電路區中，可形成用於對記憶體單元進行驅動、控制、讀取或寫入的周邊電路圖案。
可藉由對基板100的上部部分進行移除/蝕刻以形成第一凹槽來形成(或至少局部地形成)第一主動圖案103及第二主動圖案105，且多個第一主動圖案103可在第一方向D1及第二方向D2中的每一者上彼此間隔開，所述多個第一主動圖案103中的每一者可在第三方向D3上延伸。附加地，多個第二主動圖案105可在第一方向D1及第二方向D2中的每一者上彼此間隔開。在圖1中，示出第二方向D2上的兩個鄰近的第二主動圖案105。
在一些示例性實施例中，隔離圖案結構110可包括自第一凹槽的內壁依序堆疊的第一分割圖案112、第二分割圖案114及第三分割圖案116。第一凹槽中的形成於基板100的第一區I上的第一凹槽可具有相對小的寬度，且因此僅第一分割圖案112可形成於第一區內。然而，第一凹槽中的形成於基板100的第二區II上及/或基板的第一區I與第二區II之間的區域上的第一凹槽可具有相對大的寬度，且因此第一分割圖案112、第二分割圖案114及第三分割圖案116中的全部或多於一者可形成於基板100的第二區II中及/或基板的第一區I與第二區II之間的所述區域中。
第一分割圖案112及第三分割圖案116可包含氧化物(例如氧化矽)，且第二分割圖案114可包含氮化物(例如氮化矽)。第一分割圖案112至第三分割圖案116可不包含氮化物，且第二分割圖案114可不包含氧化物。
可將位於基板100的第一區I上的第一主動圖案103及隔離圖案結構110局部地移除/局部地蝕刻以形成在第一方向D1上延伸的第二凹槽。
可在第二凹槽中形成第一閘極結構170。第一閘極結構170可包括：第一閘極絕緣圖案120，位於第二凹槽的底部及側壁上；第一障壁圖案130，位於第一閘極絕緣圖案120的位於第二凹槽的底部及下側壁上的一部分上；第一導電圖案140，位於第一障壁圖案130上且填充第二凹槽的下部部分；第二導電圖案150，位於第一障壁圖案130的上表面及第一導電圖案140的上表面上；以及第一閘極罩幕160，位於第二導電圖案150的上表面及第一閘極絕緣圖案120的上部內側壁上且填充第二凹槽的上部部分。第一障壁圖案130、第一導電圖案140及第二導電圖案150可一起形成第一閘極電極或者是第一閘極電極或者對應於第一閘極電極。在第一區I中，第一閘極電極可對應於字元線。
第一閘極絕緣圖案120可包含氧化物(例如氧化矽)。第一障壁圖案130可包含金屬氮化物(例如氮化鈦、氮化鉭等中的至少一者)。第一導電圖案140可包含金屬(例如鎢)、金屬氮化物(例如氮化鈦、氮化鉭等)、金屬矽化物、經摻雜的多晶矽等 中的至少一者。第二導電圖案150可包含經摻雜的多晶矽。第一閘極罩幕160可包含氮化物(例如氮化矽)。第一閘極罩幕160亦可被稱為頂蓋層。
作為另一種選擇，第一閘極結構170可不包括第一障壁圖案130，且可包括第一閘極絕緣圖案120、第一導電圖案140、第二導電圖案150及第一閘極罩幕160。
在一些示例性實施例中，第一閘極結構170可在基板100的第一區I上在第一方向D1上延伸，且多個第一閘極結構170可在第二方向D2上彼此間隔開。第一閘極結構170在第一方向D1上的端部部分可在第二方向D2上彼此對齊。
參照圖4至圖6，可在基板100的第一區I及第二區II上形成絕緣層結構210，可對絕緣層結構210的位於基板100的第二區II上的一部分進行移除/蝕刻，且可在位於基板100的第二區II上的第二主動圖案105上形成第二閘極絕緣層220。可藉由沈積製程及/或氧化製程(例如藉由例如熱氧化製程及/或原位蒸汽產生(in-situ steam generation，ISSG)製程)形成第二閘極絕緣層220。
絕緣層結構210可包括依序堆疊的第一絕緣層180、第二絕緣層190及第三絕緣層200，第一絕緣層180及第三絕緣層200可包含氧化物(例如氧化矽)，且第二絕緣層190可包含氮化物(例如氮化矽)。可利用沈積製程(例如利用化學氣相沈積(chemical vapor deposition，CVD)製程)形成絕緣層結構210；然而，示例性實施例並不限於此。
可將絕緣層結構210圖案化，且可使用經圖案化的絕緣層結構210作為蝕刻罩幕來局部地蝕刻第一主動圖案103、隔離圖案結構110及第一閘極結構170中所包括的第一閘極罩幕160以形成第一開口230。局部的蝕刻可為非等向性的，或者可為等向性的。在一些示例性實施例中，在蝕刻製程之後剩餘的絕緣層結構210在平面圖中可具有圓形或橢圓形的形狀，且多個絕緣層結構210可在基板100的第一區I上在第一方向D1及第二方向D2中的每一者上彼此間隔開。絕緣層結構210中的每一者可在實質上與基板100的上表面垂直的垂直方向上與第一主動圖案103的在第三方向D3上彼此相鄰的端部部分交疊。
參照圖7及圖8，可在絕緣層結構210、被第一開口230暴露出的第一主動圖案103、位於基板100的第一區I上的隔離圖案結構110及第一閘極結構170、以及位於基板100的第二區II上的第二閘極絕緣層220及隔離圖案結構110上依序堆疊第三導電層240、第二障壁層250、第四導電層260及第一罩幕層270，此可形成導電層結構。第三導電層240可填充第一開口230。
第三導電層240可包含例如摻雜有硼、磷或砷中的至少一者的多晶矽，第二障壁層250可包含金屬氮化矽(例如氮化鈦矽)，第四導電層260可包含金屬(例如鎢)，且第一罩幕層270可包含氮化物(例如氮化矽)。
參照圖9至圖11，可將導電層結構圖案化以在基板100的第二區II上形成第二閘極結構330。
第二閘極結構330可包括在垂直方向上依序堆疊的第二閘極絕緣圖案280、第三導電圖案290、第二障壁圖案300、第四導電圖案310及第二閘極罩幕320，且第三導電圖案290、第二障壁圖案300及第四導電圖案310可形成第二閘極電極。第二閘極電極可對應於周邊閘極。
第二閘極結構330可在基板100的第二區II上在垂直方向上與第二主動圖案105局部地交疊。在圖式(例如圖9)中，示出在第二方向D2上彼此間隔開的兩個第二閘極結構330，然而，發明概念可能並不限於此。
附加地，可對導電層結構的位於基板100的第一區I的與基板100的第二區II相鄰的邊緣部分上的一部分進行移除/蝕刻，且因此亦可局部地暴露出絕緣層結構210以及被第一開口230暴露出的第一主動圖案103、隔離圖案結構110及第一閘極結構170。
可在第二閘極結構330的側壁上形成第一間隔件結構，且同時及/或之前及/或之後，可在剩餘在基板100的第一區I上的導電層結構的側壁上形成第二間隔件結構。第一間隔件結構可包括自第二閘極結構330的側壁在實質上與基板100的上表面平行的水平方向上依序堆疊的第一間隔件340及第三間隔件350，且第二間隔件結構可包括自導電層結構的側壁在水平方向上依序堆疊的第二間隔件345及第四間隔件355。
可藉由在上面具有導電層結構及第二閘極結構330的基 板100上形成第一間隔件層且以非等向性方式蝕刻第一間隔件層而形成第一間隔件340及第二間隔件345。可藉由在上面具有導電層結構、第二閘極結構以及第一間隔件340及第二間隔件345的基板100上形成第二間隔件層且以非等向性方式蝕刻第二間隔件層而形成第三間隔件350及第四間隔件355。
第一間隔件340及第二間隔件345可包含氮化物(例如氮化矽)且可彼此在相同時間處及/或在不同時間處形成，並且第三間隔件350及第四間隔件355可包含氧化物(例如氧化矽)且可彼此在相同時間處及/或在不同時間處形成。
然而，發明概念可能並不限於此，且第一間隔件結構及第二間隔件結構中的每一者可包括單個間隔件或者依序堆疊的兩個以上的間隔件。
可在具有導電層結構、第二閘極結構330、第一間隔件結構及第二間隔件結構、以及隔離圖案結構110的基板100上形成(例如共形地形成)第一蝕刻停止層360。第一蝕刻停止層360可包含氮化物(例如氮化矽)。
參照圖12，可在第一蝕刻停止層360上形成第一絕緣間層(insulating interlayer)370，可利用化學機械平坦化(chemical mechanical planarization，CMP)製程或回蝕製程中的至少一者將第一絕緣間層370的上部部分平坦化，直至暴露出位於第二閘極結構330的上表面上的第一蝕刻停止層360的上表面及導電層結構的上表面，且可在第一絕緣間層370及第一蝕刻停止層360上 形成第一頂蓋層380。
因此，第一絕緣間層370可填充位於第二閘極結構330的側壁上的第一間隔件結構之間的空間、以及位於第二閘極結構330的側壁上的第一間隔件結構與位於導電層結構的側壁上的第二間隔件結構之間的空間。
第一絕緣間層370可包含氧化物(例如氧化矽)，且可不包含氮化物，且第一頂蓋層380可包含氮化物(例如氮化矽)，且可不包含氧化物。
參照圖13至圖15，可對第一頂蓋層380的位於基板100的第一區I上的一部分進行蝕刻以形成第一頂蓋圖案385，且可使用第一頂蓋圖案385作為蝕刻罩幕來依序蝕刻第一蝕刻停止層360、第一罩幕層270、第四導電層260、第二障壁層250及第三導電層240。
在一些示例性實施例中，多個第一頂蓋圖案385可在基板100的第一區I上在第一方向D1上彼此間隔開，所述多個第一頂蓋圖案385中的每一者可在第二方向D2上延伸。第一頂蓋層380可剩餘在基板100的第二區II上。
藉由蝕刻製程，在基板的第一區I上，可在第一開口230上依序堆疊第五導電圖案245、第三障壁圖案255、第六導電圖案265、第一罩幕275、第一蝕刻停止圖案365及第一頂蓋圖案385，且可在第一開口230的外部處在第二絕緣層190上依序堆疊第三絕緣圖案205、第五導電圖案245、第三障壁圖案255、第六導電 圖案265、第一罩幕275、第一蝕刻停止圖案365及第一頂蓋圖案385。
在下文中，依序堆疊的第五導電圖案245、第三障壁圖案255、第六導電圖案265、第一罩幕275、第一蝕刻停止圖案365及第一頂蓋圖案385可被稱為位元線結構395。位元線結構395亦可被稱為行線。在一些示例性實施例中，位元線結構395可在基板100的第一區I上在第二方向D2上延伸，且多個位元線結構395可在第一方向D1上彼此間隔開。
在基板100的第一區I的與基板100的第二區II在第一方向D1上相鄰/在第一方向D1上接近基板100的第二區II/位於與基板100的第二區II的邊界處的一部分上，可形成在第二方向D2上延伸且包括依序堆疊的第七導電圖案247、第四障壁圖案257、第八導電圖案267及第二罩幕277的虛設位元線結構，且第一蝕刻停止層360可剩餘在第二閘極結構330、虛設位元線結構、第一間隔件結構及第二間隔件結構、絕緣層結構210的一部分以及隔離圖案結構110上。附加地，第一頂蓋層380可剩餘在第一蝕刻停止層360的位於第二閘極結構330及虛設位元線結構上的部分以及第一絕緣間層370上。在半導體裝置的操作期間，虛設位元線結構可不是電性激活的，例如可為浮置的。
參照圖16及圖17，可在上面具有位元線結構395、虛設位元線結構及第一頂蓋層380的基板100上形成第五間隔件層，且可在第五間隔件層上依序形成第四絕緣層及第五絕緣層。
第五間隔件層可覆蓋在第二絕緣層190上位於位元線結構395的一部分之下的第三絕緣圖案205的側壁，且第五絕緣層可填充第一開口230的剩餘部分。
第五間隔件層可包含氮化物(例如氮化矽)，且可不包含氧化物，第四絕緣層可包含氧化物(例如氧化矽)，且可不包含氮化物，且第五絕緣層可包含氮化物(例如氮化矽)，且可不包含氧化物。
可藉由蝕刻製程來蝕刻第四絕緣層及第五絕緣層。在一些示例性實施例中，可藉由使用(熱)磷酸(H3PO4)、標準清潔1(standard cleaning 1，SC1)溶液(例如去離子水、氨及過氧化氫的溶液)及氟化氫(HF)作為蝕刻溶液的濕式蝕刻製程來實行蝕刻製程，且因此可移除第四絕緣層及第五絕緣層的除了第四絕緣層及第五絕緣層的位於第一開口230中的一部分之外的所有部分。因此，可暴露出第五間隔件層的幾乎整個表面(亦即，第五間隔件層的除了位於第一開口230中的表面之外的整個表面)，且可將剩餘在第一開口230中的第四絕緣層及第五絕緣層分別轉變成第四絕緣圖案410及第五絕緣圖案420。
可在第五間隔件層的被暴露出的表面上以及在第一開口230中在第四絕緣圖案410及第五絕緣圖案420上形成第六間隔件層，且可以非等向性方式蝕刻(例如，使用反應性離子蝕刻)第六間隔件層以形成第六間隔件430，第六間隔件430在第五間隔件層的表面以及第四絕緣圖案410及第五絕緣圖案420上覆蓋位 元線結構395的側壁。亦可在虛設位元線結構的側壁上形成第六間隔件430。第六間隔件層可包含氧化物(例如氧化矽)。
可使用第一頂蓋圖案385及第六間隔件430作為蝕刻罩幕來實行乾式蝕刻製程(例如，反應性離子蝕刻製程)，以形成暴露出第一主動圖案103的上表面的第二開口440，且隔離圖案結構110的上表面及第一閘極罩幕160的上表面亦可被第二開口440暴露出。
藉由乾式蝕刻製程，可移除第五間隔件層的位於第一頂蓋圖案385的上表面、第二絕緣層190的上表面及第一頂蓋層380的上表面上的部分，且因此可形成第五間隔件400以覆蓋位元線結構395的側壁。第五間隔件400亦可覆蓋虛設位元線結構的側壁。
附加地，藉由乾式蝕刻製程，可局部地移除第一絕緣層180及第二絕緣層190，以分別將第一絕緣層180及第二絕緣層190剩餘在位元線結構395之下作為第一絕緣圖案185及第二絕緣圖案195。依序堆疊於位元線結構395之下的第一絕緣圖案185、第二絕緣圖案195及第三絕緣圖案205可形成絕緣圖案結構215。
參照圖18及圖19，可在第一頂蓋圖案385的上表面、第一頂蓋層380的上表面、第六間隔件430的外側壁、第四絕緣圖案410的上表面及第五絕緣圖案420的上表面以及第一主動圖案103的被第二開口440暴露出的上表面、隔離圖案結構110的被第二開口440暴露出的上表面及第一閘極罩幕160的被第二開 口440暴露出的上表面上形成第七間隔件層，且以非等向性方式蝕刻第七間隔件層以形成覆蓋位元線結構395的側壁的第七間隔件450。第七間隔件層可包含氮化物(例如氮化矽)。
自位於基板100的第一區I上的位元線結構395的側壁在水平方向上依序堆疊的第五間隔件400、第六間隔件430及第七間隔件450可被稱為初步第三間隔件結構460。
可在基板100的第一區I上形成第二頂蓋圖案480以填充第二開口440，且可將第二頂蓋圖案480平坦化，直至暴露出第一頂蓋圖案385的上表面及第一頂蓋層380的上表面。在一些示例性實施例中，第二頂蓋圖案480可在第二方向D2上延伸，且多個第二頂蓋圖案480可在第一方向D1上藉由位元線結構395彼此間隔開。第二頂蓋圖案480可包含氮化物(例如氮化矽)。
參照圖20至圖22，可在第一頂蓋圖案385、第一頂蓋層380及第二頂蓋圖案480上形成具有多個第三開口的第三罩幕，所述多個第三開口中的每一者可在基板100的第一區I上在第一方向D1上延伸，在第二方向D2上彼此間隔開，並且可使用第三罩幕作為蝕刻罩幕來蝕刻第二頂蓋圖案480。
在一些示例性實施例中，第三開口中的每一者可在基板100的第一區I上在垂直方向上與第一閘極結構170交疊。藉由蝕刻製程，可在基板100的第一區I上形成第四開口，以暴露出位於位元線結構395之間的第一閘極結構170的第一閘極罩幕160的上表面。
在移除第三罩幕之後，可形成下部接觸插塞層以填充第四開口，且可將下部接觸插塞層平坦化，直至暴露出第一頂蓋圖案385的上表面及第二頂蓋圖案480的上表面以及第一頂蓋層380的上表面。因此，可將下部接觸插塞層分割成多個下部接觸插塞475，所述多個下部接觸插塞475中的每一者可在位元線結構395之間在第一方向D1上延伸，在第二方向D2上彼此間隔開。附加地，可藉由第二方向D2上的下部接觸插塞475將第二頂蓋圖案480分割成彼此間隔開的多個部分，第二頂蓋圖案480中的每一者可在位元線結構395之間在第二方向D2上延伸。
下部接觸插塞層470可包含例如摻雜有硼、磷或砷中的至少一者的多晶矽。
參照圖23，可移除下部接觸插塞475的上部部分，以暴露出初步第三間隔件結構460的位於位元線結構395的側壁上的上部部分，且可移除被暴露出的初步第三間隔件結構460的第六間隔件430的上部部分及第七間隔件450的上部部分。
可進一步移除下部接觸插塞475的上部部分，且因此下部接觸插塞475的上表面可低於第六間隔件430的最頂部表面及第七間隔件450的最頂部表面。
可在位元線結構395、初步第三間隔件結構460、第二頂蓋圖案480、第一頂蓋層380及下部接觸插塞475上形成第八間隔件層，且可以非等向性方式蝕刻(例如，利用乾式蝕刻)第八間隔件層，使得第八間隔件490可被形成為在第一方向D1上覆蓋 位於位元線結構的相對的側壁中的每一者上的初步第三間隔件結構460，且可暴露出下部接觸插塞475的上表面。
可在下部接觸插塞475的被暴露出的上表面上形成金屬矽化物圖案/矽化物圖案500。在一些示例性實施例中，可藉由在第一頂蓋圖案385及第二頂蓋圖案480、第一頂蓋層380、第八間隔件490及下部接觸插塞475上形成第一金屬層，對第一金屬層進行熱處理/退火以及移除第一金屬層的未反應部分來形成金屬矽化物圖案500。金屬矽化物圖案500可包含例如矽化鈷(CoSix)、矽化鎳(NiSix)、矽化鈦(TiSix)等中的至少一者。
參照圖24及圖25，可在第一頂蓋圖案385及第二頂蓋圖案480、第一頂蓋層380、第八間隔件490、金屬矽化物圖案500及下部接觸插塞475上形成第一犧牲層，且可將第一犧牲層平坦化，直至暴露出第一頂蓋圖案385的上表面及第二頂蓋圖案480的上表面以及第一頂蓋層380的上表面。
第一犧牲層可包含例如硬罩幕上矽(silicon-on-hardmask，SOH)、非晶碳層(amorphous carbon layer，ACL)等中的至少一者。
可穿過第一頂蓋層380的位於基板100的第一區I與第二區II之間的邊界區域處的一部分、以及第一絕緣間層370的位於第一頂蓋層380的所述部分之下的部分、第一蝕刻停止層360的位於第一頂蓋層380的所述部分之下的部分、絕緣層結構210的位於第一頂蓋層380的所述部分之下的部分、第一閘極罩幕160 的位於第一頂蓋層380的所述部分之下的部分、第二導電圖案150的位於第一頂蓋層380的所述部分之下的部分及隔離圖案結構110的位於第一頂蓋層380的所述部分之下的部分而形成第五開口520，以暴露出第一導電圖案140。第五開口520亦可暴露出位於第一導電圖案140的側壁上的第一障壁圖案130及第一閘極絕緣圖案120。
在一些示例性實施例中，第五開口520可具有錐形輪廓，例如可具有自第五開口520的頂部向第五開口520的底部逐漸減小的寬度。第五開口520的側壁可相對於基板100的上表面及/或相對於第一方向D1具有約70度至約90度的坡角(例如正切角)。然而，第五開口520的側壁的暴露出第一導電圖案140的一部分可具有較第五開口520的側壁的其他部分的坡角小的坡角(或正切角)，所述坡角可相對於基板100的上表面及/或相對於第一方向D1介於約30度至約70度的範圍內。
在一些示例性實施例中，第五開口520的暴露出隔離圖案結構110的一部分可自第五開口520的暴露出第一導電圖案140的一部分突出。
參照圖26及圖27，在移除第一犧牲層之後，可在基板100的第一區I上在第一頂蓋圖案385及第二頂蓋圖案480、第八間隔件490、金屬矽化物圖案500及下部接觸插塞475上，以及在基板100的第二區II上在第一頂蓋層380、第五開口520的側壁以及被第五開口520暴露出的第一導電圖案140、第一障壁圖案 130、第一閘極絕緣圖案120及隔離圖案結構110上形成第五障壁層530，且可在第五障壁層530上形成第二金屬層540，以填充位元線結構395與第五開口520之間的空間。
可對第二金屬層540進一步實行平坦化製程。平坦化製程可包括化學機械拋光(chemical mechanical polishing，CMP)製程及/或回蝕製程。
參照圖28至圖30，可將第二金屬層540及第五障壁層530圖案化。
因此，可在基板的第一區I上形成上部接觸插塞549，可在基板100的第二區II上形成第二配線605，且可在基板100的第一區I與第二區II之間的邊界區域上形成第一配線600。附加地，可在基板100的第一區I的在第一方向D1上與基板的第二區II相鄰的部分上形成第三配線607。可在上部接觸插塞549與第一配線600、第二配線605及第三配線607之間形成第六開口547。
可藉由不僅局部地移除第二金屬層540及第五障壁層530，而且局部地移除第一頂蓋圖案385及第二頂蓋圖案480、第一頂蓋層380、初步第三間隔件結構460、第八間隔件490、第一蝕刻停止層360、第一蝕刻停止圖案365及第一罩幕275來形成第六開口547，且因此可暴露出第六間隔件430的上表面。
當形成第六開口547時，可將第二金屬層540及第五障壁層530分別轉變成第一金屬圖案545及在基板100的第一區I上覆蓋第一金屬圖案545的下表面的第五障壁圖案535，第一金屬 圖案545與第五障壁圖案535可一起形成上部接觸插塞549。在一些示例性實施例中，多個上部接觸插塞549可在第一方向D1及第二方向D2中的每一者上彼此間隔開，且可在平面圖中被佈置成蜂窩圖案(例如，六邊形圖案或三角形圖案或者規則的六邊形圖案或規則的三角形圖案)。上部接觸插塞549中的每一者在平面圖中可具有圓形、橢圓形或多邊形的形狀。
依序堆疊於基板100的第一區I上的下部接觸插塞475、金屬矽化物圖案500及上部接觸插塞549可形成第一接觸插塞結構。
第一配線600可包括第三金屬圖案590及覆蓋第三金屬圖案590的下表面的第七障壁圖案580。可在第五開口520上形成包括第二金屬圖案560及第六障壁圖案550的第二接觸插塞570。第二配線605可包括第四金屬圖案595及覆蓋第四金屬圖案595的下表面的第八障壁圖案585。第三配線607可包括第五金屬圖案597及覆蓋第五金屬圖案597的下表面的第九障壁圖案587。
在一些示例性實施例中，第一配線600可在垂直方向上與第五開口520交疊，且多個第一配線600可在第二方向D2上彼此間隔開。第一配線600可藉由第二接觸插塞570電性連接至第一導電圖案140，且因此可向第一閘極結構170施加電性訊號。第二配線605可在垂直方向上與第二閘極結構330交疊，且在圖式中(例如在圖28中)示出在第二方向D2上彼此間隔開的兩條第二配線605，然而，發明概念可能並不限於此。第三配線607可在 垂直方向上與虛設位元線結構交疊，且在圖式中示出在第二方向D2上彼此間隔開的多條第三配線607，然而，本發明概念可能並不限於此。
參照圖31至圖33，可移除被暴露出的第六間隔件430以形成連接至第六開口547的空氣間隙435。可藉由例如濕式蝕刻製程移除第六間隔件430。
在一些示例性實施例中，不僅第六間隔件430的位於在第二方向上延伸的位元線結構395的側壁上的一部分被第六開口547直接暴露出，而且第六間隔件430的在水平方向上平行於第六間隔件430的被直接暴露出的所述部分的其他部分亦可被移除。舉例而言，不僅第六間隔件430的被第六開口547暴露出的未被上部接觸插塞549覆蓋的所述部分，而且第六間隔件430的被上部接觸插塞549覆蓋的一部分亦可被移除。
可形成第二絕緣間層以填充第六開口547。
在一些示例性實施例中，第二絕緣間層可包括依序堆疊的第六絕緣層610及第七絕緣層620。第六絕緣層610可包含具有低間隙填充特性的材料，且因此位於第六開口547之下的空氣間隙435可不被填充。空氣間隙435亦可被稱為空氣間隔件435，且可與第五間隔件400及第七間隔件450一起形成第三間隔件結構465。舉例而言，空氣間隙435可為包括空氣(例如，清潔乾燥的空氣)的間隔件。第七絕緣層620可包含氧化物(例如氧化矽)及/或氮化物(例如氮化矽)。
可在上部接觸插塞549的上表面上形成例如憶阻器及/或滯後元件及/或電容器665等儲存元件。
舉例而言，可在上部接觸插塞549、第二絕緣間層以及第一配線600、第二配線605及第三配線607上依序形成第二蝕刻停止層630及模具層(未示出)，且局部地蝕刻第二蝕刻停止層630及模具層，以形成局部地暴露出上部接觸插塞549的上表面的第七開口。第二蝕刻停止層630可包含氮化物(例如氮化矽)。
可在第七開口的側壁、上部接觸插塞549的被暴露出的所述上表面及模具層上形成下部電極層(未示出)，可在下部電極層上形成第二犧牲層(未示出)以填充第七開口，且可將下部電極層及第二犧牲層平坦化，直至暴露出模具層的上表面以分割下部電極層。可藉由例如濕式蝕刻製程移除第二犧牲層及模具層，且因此可在上部接觸插塞549的被暴露的所述上表面上形成具有圓柱形狀的下部電極640。作為另一種選擇或附加地，下部電極640可具有填充第七開口的柱狀形狀。下部電極640可包含金屬、金屬氮化物、金屬矽化物、摻雜有硼、磷或砷中的至少一者的多晶矽等。
可在下部電極640的表面及第二蝕刻停止層630上形成介電層650，可在介電層650上形成上部電極660，使得可在基板100的第一區I上形成包括下部電極640、介電層650及上部電極660的電容器665。
介電層650可包含例如金屬氧化物，且上部電極660可 包含金屬、金屬氮化物、金屬矽化物、經摻雜的多晶矽等中的至少一者。
可在基板100的第一區I上的電容器665上及基板100的第二區II上的第二蝕刻停止層630上形成第三絕緣間層670，且可穿過第三絕緣間層670形成接觸插塞及上部配線以將接觸插塞及上部配線電性連接至第一配線600、第二配線605及第三配線607，使得可完成半導體裝置的製作。
藉由上述製程製造/製作的半導體裝置可具有以下結構特性。
參照圖28及圖31至圖33，半導體裝置可包括：第一主動圖案103及第二主動圖案105，分別位於基板100的單元區I及周邊電路區II上；第一閘極結構170，在第一方向D1上延伸，以掩埋於第一主動圖案103的上部部分處且包括第一導電圖案140、覆蓋第一導電圖案140的側壁及下表面的第一障壁圖案130、位於第一導電圖案140及第一障壁圖案130上的第二導電圖案150、位於第二導電圖案150上的第一閘極罩幕160、以及覆蓋第二導電圖案150的側壁及第一閘極罩幕160的第一閘極絕緣圖案120；位元線結構395，接觸第一主動圖案103的中央上表面且在第二方向D2上延伸；第一接觸插塞結構，接觸第一主動圖案103的相對的邊緣上表面中的每一者；電容器665，位於第一接觸插塞結構上；以及第二接觸插塞570，所述第二接觸插塞570接觸第一閘極結構170在第一方向D1上的端部部分且包括：第一延伸 部分572，在垂直方向上延伸以接觸第一閘極罩幕160的側壁及第二導電圖案150的側壁；第二延伸部分574，位於第一延伸部分572之下且接觸第一延伸部分572及第一導電圖案140的側壁；以及突出部分576，位於第二延伸部分574之下且接觸第二延伸部分574，突出部分576的下表面不接觸第一導電圖案140。
在一些示例性實施例中，第一延伸部分572的側壁相對於的基板100的上表面的第一坡角/正切角可大於接觸第一延伸部分572的第二延伸部分574相對於的基板100的上表面的第二坡角/正切角。
在一些示例性實施例中，多個第一主動圖案103可在第一方向D1及第二方向D2中的每一者上彼此間隔開(所述多個第一主動圖案103中的每一者可在第三方向D3上延伸)，且因此多個第一閘極結構170可在第二方向D2上彼此間隔開，且多條位元線結構395可在第一方向D1上彼此間隔開。
在一些示例性實施例中，多個第一接觸插塞結構可在第一方向D1及第二方向D2中的每一者上彼此間隔開，且因此多個電容器665可在第一方向D1及第二方向D2中的每一者上彼此間隔開。
在一些示例性實施例中，第一導電圖案140可包含金屬，第二導電圖案150可包含經摻雜的多晶矽，第一障壁圖案130可包含金屬氮化物，且第一閘極絕緣圖案120可包含氧化物。
在一些示例性實施例中，第一坡角/正切角可介於約70 度至約90度的範圍內，且第二坡角/正切角可介於約30度至約70度的範圍內。
在一些示例性實施例中，第二坡度在垂直方向上可為均勻的，例如切線(tangent)可為均勻的。
在一些示例性實施例中，第二接觸插塞570的第一延伸部分572可具有自第一延伸部分572的頂部向第一延伸部分572的底部逐漸減小的寬度，第二接觸插塞570的第二延伸部分574可具有自第二延伸部分574的頂部向第二延伸部分574的底部逐漸減小的寬度，且第二接觸插塞570的突出部分576可具有自突出部分576的頂部向突出部分576的底部逐漸減小的寬度。因此，突出部分576的最大寬度可實質上等於第二延伸部分574的最小寬度，且第二延伸部分574的最大寬度或第一寬度或局部最大寬度可實質上等於第一延伸部分572的第二寬度及/或最小寬度及/或局部最小寬度。
在一些示例性實施例中，第二接觸插塞570的一部分可在垂直方向上與第一閘極結構170交疊，且第二接觸插塞570的其他部分可在垂直方向上不與第一閘極結構170交疊。
在一些示例性實施例中，第二接觸插塞570中所包括的第二延伸部分574可接觸第一導電圖案140的側壁及第一障壁圖案130的上表面，且第二接觸插塞570中所包括的突出部分576可接觸第一障壁圖案130的外側壁及第一閘極絕緣圖案120的上表面。
第二接觸插塞570中所包括的第一延伸部分572可包括第六金屬圖案562及覆蓋第六金屬圖案562的側壁的第十障壁圖案552，第二延伸部分574可包括第七金屬圖案564及覆蓋第七金屬圖案564的側壁的第十一障壁圖案554，且突出部分576可包括第八金屬圖案566及覆蓋第八金屬圖案566的側壁及下表面的第十二障壁圖案556。
在半導體裝置中，第二接觸插塞570可接觸第一閘極結構170中所包括的第一導電圖案140的傾斜的上側壁，且因此可在相對大的面積處接觸第一導電圖案140，以減小接觸電阻。附加地或作為另一種選擇，第二接觸插塞570可更包括接觸第一障壁圖案130的外側壁的突出部分576，且因此可進一步接觸包括第一導電圖案140及第一障壁圖案130的第一閘極電極，進而減小接觸電阻及/或改善半導體裝置的速度及/或功率。
在形成其中形成第二接觸插塞570的第五開口之前，可能不實行用於局部地移除位於第一導電圖案140上的第二導電圖案150的附加的蝕刻製程。亦即，必須穿過包含經摻雜的多晶矽的第二導電圖案150形成第五開口520，以暴露出第一導電圖案140的上表面，然而，若第二導電圖案150具有大的厚度，則用於形成第五開口520的蝕刻製程是困難的，進而在形成第五開口520之前需要用於局部地移除第二導電圖案150的附加的蝕刻製程。
然而，在一些示例性實施例中，可穿過第二導電圖案150的側壁形成第五開口520，以暴露出第一導電圖案140的端部部分 的側壁，而非第一導電圖案140的上表面。因此，即使第二導電圖案150具有大的厚度，待移除的第二導電圖案150的量仍不會很大。附加地或作為另一種選擇，亦對覆蓋第一閘極結構170的端部部分的隔離圖案結構110進行蝕刻，使得可容易地實行用於形成第五開口520的蝕刻製程。因此，不需要/不使用用於局部地移除第二導電圖案150的附加的蝕刻製程，此可簡化整個製程。
儘管已參照發明概念的一些示例性實施例示出及闡述發明概念，但此項技術中具有通常知識者將理解，在不背離由所附申請專利範圍陳述的示例性實施例的精神及範圍的條件下，可對其進行形式及細節上的各種改變。
120:第一閘極絕緣圖案
130:第一障壁圖案
140:第一導電圖案
150:第二導電圖案
160:第一閘極罩幕
185:第一絕緣圖案
195:第二絕緣圖案
205:第三絕緣圖案
215:絕緣圖案結構
360:第一蝕刻停止層
370:第一絕緣間層
380:第一頂蓋層
552:第十障壁圖案
554:第十一障壁圖案
556:第十二障壁圖案
562:第六金屬圖案
564:第七金屬圖案
566:第八金屬圖案
570:第二接觸插塞
572:第一延伸部分
574:第二延伸部分
576:突出部分
580:第七障壁圖案
590:第三金屬圖案
600:第一配線

Claims (7)

  1. 一種半導體裝置，包括：閘極結構，在基板上，所述閘極結構在與所述基板的上表面平行的第一方向上延伸且包括：第一導電圖案；第二導電圖案，在所述第一導電圖案上；以及閘極罩幕，在所述第二導電圖案上；以及接觸插塞，接觸所述閘極結構在所述第一方向上的端部部分，所述接觸插塞包括：第一延伸部分，在與所述基板的所述上表面垂直的垂直方向上延伸且接觸所述閘極罩幕的側壁及所述第二導電圖案的側壁；第二延伸部分，在所述第一延伸部分之下且接觸所述第一延伸部分及所述第一導電圖案的側壁；以及突出部分，在所述第二延伸部分之下且接觸所述第二延伸部分，所述突出部分的底部不接觸所述第一導電圖案，其中所述第一延伸部分的側壁相對於所述基板的所述上表面的第一角度大於所述第二延伸部分的側壁相對於所述基板的所述上表面的第二角度。
  2. 如請求項1所述的半導體裝置，其中所述第一導電圖案包含金屬和金屬氮化物中的至少一者，且所述第二導電圖案包含多晶矽。
  3. 如請求項1所述的半導體裝置，其中所述第二角度大於或等於約30度且小於約70度。
  4. 如請求項3所述的半導體裝置，其中所述第一角度大於或等於約70度且等於或小於約90度。
  5. 如請求項1所述的半導體裝置，其中所述接觸插塞的所述突出部分的最大寬度等於所述接觸插塞的所述第二延伸部分的最小寬度。
  6. 如請求項1所述的半導體裝置，其中所述閘極結構包括：障壁圖案，覆蓋所述第一導電圖案的所述側壁及所述第一導電圖案的下表面；以及閘極絕緣圖案，覆蓋所述障壁圖案的側壁及所述障壁圖案的下表面，其中所述接觸插塞的所述突出部分接觸所述障壁圖案及所述閘極絕緣圖案。
  7. 一種半導體裝置，包括：主動圖案，在基板上；閘極結構，在所述主動圖案的上部部分中，所述閘極結構在與所述基板的上表面平行的第一方向上延伸且包括：第一導電圖案；第二導電圖案，在所述第一導電圖案上；以及閘極罩幕，在所述第二導電圖案上； 位元線結構，接觸所述主動圖案的中間部分且在與所述基板的所述上表面平行且與所述第一方向垂直的第二方向上延伸；第一接觸插塞結構，接觸所述主動圖案的相對的端部部分中的每一者；電容器，在所述第一接觸插塞結構上；以及第二接觸插塞，接觸所述閘極結構在所述第一方向上的端部部分，所述第二接觸插塞包括：第一延伸部分，在與所述基板的所述上表面垂直的垂直方向上延伸且接觸所述閘極罩幕的側壁及所述第二導電圖案的側壁；第二延伸部分，在所述第一延伸部分之下且接觸所述第一延伸部分，所述第二延伸部分接觸所述第一導電圖案的側壁；以及突出部分，在所述第二延伸部分之下且接觸所述第二延伸部分，所述突出部分的底部不接觸所述第一導電圖案，其中所述第一延伸部分的側壁相對於所述基板的所述上表面的第一角度大於所述第二延伸部分的側壁相對於所述基板的所述上表面的第二角度。
TW110138170A 2021-02-22 2021-10-14 半導體裝置 TWI803017B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210023131A KR20220119821A (ko) 2021-02-22 2021-02-22 반도체 장치
KR10-2021-0023131 2021-02-22

Publications (2)

Publication Number Publication Date
TW202247420A TW202247420A (zh) 2022-12-01
TWI803017B true TWI803017B (zh) 2023-05-21

Family

ID=82900892

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110138170A TWI803017B (zh) 2021-02-22 2021-10-14 半導體裝置

Country Status (4)

Country Link
US (1) US11917812B2 (zh)
KR (1) KR20220119821A (zh)
CN (1) CN114975357A (zh)
TW (1) TWI803017B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220145574A (ko) * 2021-04-22 2022-10-31 삼성전자주식회사 에어 갭을 갖는 반도체 소자
US11942425B2 (en) * 2022-04-19 2024-03-26 Nanya Technology Corporation Semiconductor structure having contact structure

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170025420A1 (en) * 2015-07-20 2017-01-26 Samsung Electronics Co., Ltd. Method of forming active patterns, active pattern array, and method of manufacturing a semiconductor device
TW201712863A (zh) * 2015-09-16 2017-04-01 三星電子股份有限公司 具有第一及第二閘極電極的半導體元件
TW201801364A (zh) * 2016-03-18 2018-01-01 三星電子股份有限公司 半導體記憶體裝置及其製造方法
US20180240705A1 (en) * 2017-02-23 2018-08-23 United Microelectronics Corp. Semiconductor memory device with bit line contact structure and method of forming the same
TW201841345A (zh) * 2016-12-22 2018-11-16 日商瑞薩電子股份有限公司 半導體裝置之製造方法及半導體裝置
TW201939776A (zh) * 2018-03-09 2019-10-01 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
TW201941403A (zh) * 2018-03-22 2019-10-16 日商東芝記憶體股份有限公司 半導體記憶裝置
US20190378851A1 (en) * 2018-06-08 2019-12-12 Renesas Electronics Corporation Semiconductor device and method of manufacturing thereof
TW202010107A (zh) * 2018-08-24 2020-03-01 日商東芝記憶體股份有限公司 半導體裝置及其製造方法
US20200091303A1 (en) * 2018-09-19 2020-03-19 Samsung Electronics Co., Ltd. Semiconductor device having gate insulating layer

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100349681B1 (ko) 2000-07-31 2002-08-24 주식회사 하이닉스반도체 에스램 제조방법
US20070178634A1 (en) * 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
KR102057067B1 (ko) * 2013-01-29 2019-12-18 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
US9147576B2 (en) 2014-01-23 2015-09-29 International Business Machines Corporation Gate contact with vertical isolation from source-drain
KR20150104362A (ko) 2014-03-05 2015-09-15 에스케이하이닉스 주식회사 매립 게이트를 갖는 반도체 장치 및 그 제조 방법
KR102318410B1 (ko) 2015-04-01 2021-10-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
TWI656566B (zh) 2015-08-28 2019-04-11 聯華電子股份有限公司 半導體結構以及其製作方法
JP6786316B2 (ja) 2016-09-12 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102471722B1 (ko) * 2018-01-03 2022-11-29 삼성전자주식회사 반도체 메모리 장치
US10903216B2 (en) * 2018-09-07 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR102323253B1 (ko) * 2019-06-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
CN111640757A (zh) 2020-03-23 2020-09-08 福建省晋华集成电路有限公司 存储器及其形成方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170025420A1 (en) * 2015-07-20 2017-01-26 Samsung Electronics Co., Ltd. Method of forming active patterns, active pattern array, and method of manufacturing a semiconductor device
TW201712863A (zh) * 2015-09-16 2017-04-01 三星電子股份有限公司 具有第一及第二閘極電極的半導體元件
TW201801364A (zh) * 2016-03-18 2018-01-01 三星電子股份有限公司 半導體記憶體裝置及其製造方法
TW201841345A (zh) * 2016-12-22 2018-11-16 日商瑞薩電子股份有限公司 半導體裝置之製造方法及半導體裝置
US20180240705A1 (en) * 2017-02-23 2018-08-23 United Microelectronics Corp. Semiconductor memory device with bit line contact structure and method of forming the same
TW201939776A (zh) * 2018-03-09 2019-10-01 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
TW201941403A (zh) * 2018-03-22 2019-10-16 日商東芝記憶體股份有限公司 半導體記憶裝置
US20190378851A1 (en) * 2018-06-08 2019-12-12 Renesas Electronics Corporation Semiconductor device and method of manufacturing thereof
TW202010107A (zh) * 2018-08-24 2020-03-01 日商東芝記憶體股份有限公司 半導體裝置及其製造方法
US20200091303A1 (en) * 2018-09-19 2020-03-19 Samsung Electronics Co., Ltd. Semiconductor device having gate insulating layer

Also Published As

Publication number Publication date
CN114975357A (zh) 2022-08-30
KR20220119821A (ko) 2022-08-30
US11917812B2 (en) 2024-02-27
US20220271041A1 (en) 2022-08-25
TW202247420A (zh) 2022-12-01

Similar Documents

Publication Publication Date Title
KR20130046664A (ko) 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
TWI803017B (zh) 半導體裝置
US10770464B2 (en) Semiconductor device including bit line structure of dynamic random access memory (DRAM) and method for fabricating the same
TW202205636A (zh) 半導體裝置及其製造方法
US20170200723A1 (en) Semiconductor devices having a gate structure and a conductive line and methods of manufacturing the same
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
TW202213650A (zh) 半導體元件
TWI830993B (zh) 半導體元件
CN106469725B (zh) 存储元件及其制造方法
KR20120126228A (ko) 패턴 형성 방법, 이를 이용한 반도체 소자의 제조 방법
TWI506766B (zh) 半導體電子元件結構及其製造方法
CN110459507B (zh) 一种半导体存储装置的形成方法
CN114464621A (zh) 半导体器件
TWI819787B (zh) 半導體裝置
US20220406713A1 (en) Semiconductor devices
TWI814592B (zh) 半導體裝置
US20230320074A1 (en) Semiconductor devices
US20230189511A1 (en) Decoupling capacitor structure and semiconductor device including the same
US20230145857A1 (en) Semiconductor devices
TW202320303A (zh) 半導體裝置
KR20230029190A (ko) 게이트 구조물 및 이를 포함하는 반도체 장치
TW202347723A (zh) 半導體裝置
TW202331944A (zh) 半導體裝置
JP2024061654A (ja) キャパシタ構造物、及び当該キャパシタ構造物を含む半導体装置
KR20230059272A (ko) 반도체 장치