TW201801364A - 半導體記憶體裝置及其製造方法 - Google Patents

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Abstract

一種半導體記憶體裝置包括：第一導電線，在基板上在第一方向上延伸；第二導電線，在所述第一導電線之上在第二方向上延伸，所述第一導電線與所述第二導電線在交叉點處彼此交叉；胞元結構，位於所述交叉點的每一者處，所述胞元結構中的每一者具有：資料儲存元件；選擇元件，對所述資料儲存元件施加胞元選擇訊號並改變所述資料儲存元件的資料狀態；以及電極元件，所述電極元件具有至少一個電極，所述至少一個電極的接觸面積小於所述選擇元件的接觸面積；以及絕緣圖案，使所述第一導電線及所述第二導電線與所述胞元結構彼此絕緣。

Description

半導體記憶體裝置及其製造方法
於2016年3月18日在韓國智慧財產局提出申請且標題為「半導體記憶體裝置及其製造方法（Semiconductor Memory Devices and Methods of Manufacturing the Same）」的韓國專利申請案第10-2016-0032749號全文併入本案供參考。
各示例性實施例是有關於半導體裝置及製造半導體裝置的方法，且更具體而言，是有關於具有交叉點胞元陣列的非揮發性記憶體裝置及其製造方法。
由於用於動態隨機存取記憶體（dynamic random-access memory，DRAM）裝置的矽系製造製程可同樣適用於快閃記憶體製造製程，因此快閃記憶體裝置具有製造成本低的優點。然而，相較於動態隨機存取記憶體裝置，快閃記憶體裝置具有積體程度及運作速度相對較低且儲存資料的功耗相對較高的缺點。
因此，已提出例如可相變隨機存取記憶體（phase changeable RAM，PRAM）裝置、磁性隨機存取記憶體（magnetic RAM，MRAM）裝置及電阻式隨機存取記憶體（resistive RAM，RRAM）裝置等各種下一代非揮發性記憶體裝置以克服快閃記憶體裝置的以上缺點。下一代非揮發性記憶體裝置中的大多數均具有較低的功耗，因此藉由使用下一代非揮發性記憶體裝置，會達成短的存取時間且非揮發性記憶體裝置的大量缺點可得到解決或緩解。
具體來說，近來，為了提高非揮發性記憶體裝置的積體程度，已對三維交叉點陣列結構（three-dimensional cross point array structure）進行了集中研究。在交叉點陣列結構中，多個上部電極與多個下部電極彼此交叉且在上部電極與下部電極的每一個交叉點處排列有多個記憶體胞元。因此，可對交叉點陣列結構的記憶體胞元中的每一者進行隨機存取，且對每一記憶體胞元進行的資料程式化及自每一記憶體胞元進行的資料讀取可以高運作效率獨立地進行。
在上部電極與下部電極的交叉點處設置有單元胞元且多個單元胞元進行垂直堆疊，藉此形成下一代非揮發性記憶體裝置的三維交叉點陣列結構。所述三維交叉點陣列結構可顯著地提高下一代非揮發性記憶體裝置的積體程度。
根據示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：至少一個第一導電線，在基板上在第一方向上延伸；至少一個第二導電線，在所述第一導電線之上在第二方向上延伸，以使得所述第一導電線與所述第二導電線可在每一交叉點處彼此交叉；多個胞元結構，位於所述第一導電線與所述第二導電線的所述交叉點的每一者處，所述胞元結構中的每一者具有資料儲存元件、選擇元件、以及電極元件，所述選擇元件對所述資料儲存元件施加胞元選擇訊號並改變所述資料儲存元件的資料狀態，所述電極元件具有至少一個電極，所述至少一個電極的接觸面積可小於所述選擇元件的接觸面積；以及絕緣圖案，使所述第一導電線及所述第二導電線與所述胞元結構彼此絕緣。
根據示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：下部導電線，在基板上在第一方向上延伸；中間導電線，在所述下部導電線之上在第二方向上延伸，以使得所述下部導電線與所述中間導電線在多個第一交叉點處彼此交叉，所述中間導電線具有第一組成線及第二組成線，所述第二組成線具有較所述第一組成線的寬度大的寬度；上部導電線，在所述中間導電線之上在所述第一方向上延伸，以使得所述中間導電線與所述上部導電線在多個第二交叉點處彼此交叉；多個第一胞元結構，位於所述下部導電線與所述第一組成線的所述第一交叉點的每一者上，所述第一胞元結構中的每一者具有第一資料儲存元件、第一選擇元件、以及下部電極元件，所述第一選擇元件對所述第一資料儲存元件施加胞元選擇訊號並改變所述第一資料儲存元件的資料狀態，所述下部電極元件具有至少一個電極，所述至少一個電極的接觸面積小於所述第一選擇元件的接觸面積；以及多個第二胞元結構，位於所述第二組成線與所述上部導電線的所述第二交叉點的每一者上，所述第二胞元結構中的每一者具有第二資料儲存元件、第二選擇元件、以及上部電極元件，所述第二選擇元件對所述第二資料儲存元件施加胞元選擇訊號並改變所述第二資料儲存元件的資料狀態，所述上部電極元件具有至少一個電極，所述至少一個電極的接觸面積小於所述第二選擇元件的接觸面積。
根據示例性實施例，提供一種製造以上半導體記憶體裝置的方法。可在基板上形成由下部導電線及第一胞元線形成的多個梯形堆疊線。由所述下部導電線及所述第一胞元線形成的所述堆疊線可在第一方向上延伸且藉由第一下部絕緣圖案而彼此分隔開。接著多個第一組成線可在第二方向上延伸且以如下方式將所述多個第一組成線造型成梯形：所述方式使得所述第一組成線可交替地接觸所述第一胞元線及所述第一下部絕緣圖案並且一對所述第一組成線可藉由第二線溝槽而間隔開。可局部地移除所述第二溝槽中的所述第一胞元線，藉此形成多個第一節點分隔孔並在所述下部導電線與所述第一組成線的每一交叉點處形成多個第一胞元結構，所述下部導電線可經由所述多個第一節點分隔孔而暴露出。可在所述第一節點分隔孔及所述第二線溝槽中形成第二下部絕緣圖案，藉此將所述第一胞元結構與所述第一組成線彼此分隔開。可在所述第一組成線中的每一者上形成由分隔線、第二組成線及第二胞元線形成的多個梯形堆疊線。由所述分隔線、所述第二組成線及所述第二胞元線形成的所述堆疊線可在所述第二方向上延伸且可藉由第二上部絕緣圖案而彼此分隔開。可以如下方式將多個上部導電線形成為在所述第一方向上延伸的梯形形狀的線：所述方式使得所述上部導電線可交替地接觸所述第二胞元線及所述第一第二上部絕緣圖案並且一對所述上部導電線可藉由第一線溝槽而間隔開。可局部地移除所述第一溝槽中暴露出的所述第二胞元線，藉此形成多個第二節點分隔孔並在所述第二組成線與所述上部導電線的每一交叉點處形成多個第二胞元結構，所述第二組成線可經由所述多個第二節點分隔孔而暴露出。可在所述第二節點分隔孔及所述第一線溝槽中形成第一上部絕緣圖案，藉此將所述第二結構與所述上部導電線彼此分隔開。
根據示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：第一導電線，在基板上在第一方向上延伸；第二導電線，在所述第一導電線之上在第二方向上延伸，所述第一導電線與所述第二導電線在交叉點處彼此交叉；胞元結構，位於所述交叉點的每一者處，所述胞元結構中的每一者具有資料儲存元件、選擇元件、以及電極元件，所述選擇元件對所述資料儲存元件施加胞元選擇訊號並改變所述資料儲存元件的資料狀態，所述電極元件具有至少一個電極，所述至少一個電極的接觸面積小於所述選擇元件的接觸面積；以及絕緣圖案，沿所述第一方向及所述第二方向中的每一者位於各相鄰的所述胞元結構之間。
圖1是說明根據示例性實施例的半導體記憶體裝置的立體圖。圖2是說明圖1中的半導體記憶體裝置的胞元陣列的佈局。圖3是說明圖2中所示半導體記憶體裝置的胞元陣列的等效電路圖。圖4A及圖4B是分別沿圖2所示的線I-I’及線II-II’截取的剖視圖。應注意，為方便及清晰起見，自圖1省略了在圖4A至圖4B中詳細說明的某些層（例如，元件IP1及IP2）。
參照圖1至圖4B，半導體記憶體裝置1000可包括至少一個第一導電線200、至少一個第二導電線400、多個胞元結構300以及絕緣圖案IP，至少一個第一導電線200在基板100上在第一方向x上延伸，至少一個第二導電線400在第一導電線200之上在第二方向y上延伸，以使得第一導電線200與第二導電線400在每一交叉點C處彼此交叉，多個胞元結構300位於第一導電線200與第二導電線400的交叉點C處，絕緣圖案IP使第一導電線200及第二導電線400與胞元結構300彼此絕緣。胞元結構300中的每一者可具有資料儲存元件340、選擇元件320以及電極元件，選擇元件320可對資料儲存元件340施加胞元選擇訊號並改變資料儲存元件340的資料狀態，電極元件具有至少一個電極，至少一個電極的接觸面積小於選擇元件340的接觸面積。在本示例性實施例中，電極元件可包括第一電極至第三電極310、330及350。
第一導電線200可在基板100上在第一方向x上延伸，且第一導電線200上可交替排列有多個突出部P及線凹陷部LR。多個第一導電線200可在第二方向y上彼此間隔開相同的間隙距離。多個第二導電線400可排列於第一導電線200之上並可在第二方向y上延伸且沿第一方向x具有相同的間隙距離。
第一導電線200與第二導電線400可在第三方向z上垂直地間隔開且可在交叉點C處彼此交叉。第一導電線200與第二導電線400的交叉點C可設置於對應突出部P處，例如，每一交叉點C可位於一個對應突出部P處。在此種構型中，在每一個交叉點C處可設置有一個胞元結構300，因此半導體記憶體裝置1000可具有交叉點胞元陣列結構。
在本示例性實施例中，第一導電線200與第二導電線400可充當記憶體裝置1000的字元線或位元線且可在垂直方向上彼此交叉。當第一導電線200可充當記憶體裝置1000的字元線時，第二導電線400可充當記憶體裝置1000的位元線，且反之，當第一導電線200可充當記憶體裝置1000的位元線時，第二導電線400可充當記憶體裝置1000的字元線。具體而言，本示例性實施例中的字元線可經由字元線觸點（word line contact，WLC）而連接至位於位元線之上的搭接字元線（strapping word line），藉此減小所述字元線的電阻。
舉例而言，基板100可包括：半導體基板，例如矽（Si）基板、鎵（Ga）-砷（As）基板及矽（Si）-鍺（Ge）基板；以及絕緣基板，例如絕緣體上覆矽（silicon-on-insulator，SOI）基板、及絕緣體上覆鍺（germanium-on-insulator，GOI）基板，在絕緣體上覆矽基板及絕緣體上覆鍺基板中一對矽/鍺層可藉由絕緣層而分隔開。基板100可包括任何其他基板，只要基板可包含半導體特性即可。
多個第一導電線200可在第一方向x上延伸並在第二方向y上藉由第一絕緣圖案IP1（圖4B）（在下文中將對其予以詳細闡述）而與鄰近的線分隔開。舉例而言，第一導電線200可包含低電阻金屬，所述低電阻金屬可形成於基板100上的絕緣緩衝層B上。低電阻金屬的實例可包括鎢（W）、鈦（Ti）、鋁（Al）、銅（Cu）、碳（C）、氮化碳（CN）、氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鈦矽（TiSiN）、氮化鈦碳（TiCN）、氮化鎢（WN）、氮化鈷矽（CoSiN）、氮化鎢矽（WSiN）、氮化鉭（TaN）、氮化鉭碳（TaCN）、氮化鉭矽（TaSiN）等。該些可單獨使用或組合使用。另外，可藉由磊晶成長製程（epitaxial growth process）而在絕緣緩衝層B上形成半導體層且可將某些摻雜劑植入至所述半導體層上，以藉此在基板100上形成第一導電線200。
舉例而言，第一導電線200可在各交叉點C之間凹陷，因此突出部P與凹陷部R可交替排列於第一導電線200上。
胞元結構300（例如，多層結構（multilayer structure））可堆疊於突出部P上，且第二絕緣圖案IP2可位於線凹陷部LR（圖4A）上以藉此在第一方向x上對彼此相鄰的胞元結構300進行電性分隔及熱分隔。因此，胞元結構300可藉由第二絕緣圖案IP2而在第一方向x上彼此分隔開，藉此沿第一導電線200使各鄰近的胞元結構之間的熱串擾（thermal cross talk）減小或最小化，第二絕緣圖案IP2的底部可低於胞元結構300的底部。
在本示例性實施例中，第一絕緣圖案IP1可自胞元結構300延伸至緩衝層B，進而使得第一導電線200及位於第一導電線200上的胞元結構300可藉由第一絕緣圖案IP1而與鄰近的第一導電線200及胞元結構300同時分隔開。然而，第一絕緣圖案IP1可包括夾置於各鄰近的第一導電線200之間的基礎分隔線及夾置於各鄰近的胞元結構300之間的胞元分隔線。
第二導電線400可在第二方向y上接觸多個胞元結構300。舉例而言，第一絕緣圖案IP1可具有可與胞元結構300（圖4B）的上表面共面的上表面且可在第一方向x上延伸，因此，第二導電線400可例如在第二方向y上交替接觸胞元結構300及第一絕緣圖案IP1。
因此，第一導電線200可在第一方向x上接觸多個胞元結構300，且第二導電線400可在第二方向y上接觸多個胞元結構300。在本示例性實施例中，第二導電線400可包括與第一導電線200相同的低電阻金屬。然而，第二導電線400亦可包括摻雜劑半導體層，所述摻雜劑半導體層中可根據半導體記憶體裝置1000的特性而植入有某些摻雜劑。
如圖4A中所示，第二絕緣圖案IP2可包括絕緣線IL以及絕緣柱IC，絕緣線IL可被造型成在第二方向y上延伸的線且可沿第一方向x使鄰近的第二導電線400分隔開，絕緣柱IC可在第三方向上被造型成垂直的柱且可沿第一導電線200使鄰近的胞元結構300分隔開。
絕緣線IL可在第二方向y上排列於第二絕緣圖案IP2中，例如沿第二方向y連續地延伸以與第二導電線400交替，因此彼此相鄰的第二導電線400可藉由第二絕緣線IL而分隔開。舉例而言，絕緣線IL的底表面可與第二導電線400的底表面共面。絕緣柱IC可自絕緣線IL的下表面朝第一導電線200向下突出，且可夾置於線凹陷部LR中的鄰近的胞元結構300之間。因此，胞元結構300可在第一方向x上藉由絕緣柱IC而分隔開，且在第二方向y上藉由第一絕緣圖案IP1而同時分隔開，進而使得每一胞元結構300可在每一交叉點C處在突出部P上得到隔離。
詳言之，絕緣柱IC的上表面可與第一絕緣圖案IP1的上表面共面，進而使得絕緣線IL（例如，位於各相鄰的第二導電線440之間的區中）可在第二方向y上交替地接觸第一絕緣圖案IP1及絕緣柱IC。舉例而言，絕緣線IL與絕緣柱IC可例如在與線凹陷部LR重疊的區中藉由單一製程而被整體地形成為單一絕緣體。
舉例而言，第一絕緣圖案IP1與第二絕緣圖案IP2可包含相同的絕緣材料，進而使得第一導電線200及第二導電線400與位於第一導電線200與第二導電線400之間的胞元結構300可藉由單一絕緣體而彼此進行節點分隔。舉例而言，第一絕緣圖案IP1及第二絕緣圖案IP2可包含氧化矽、氮化矽及氮氧化矽中的一者。
胞元結構300可包括可堆疊於記憶體裝置1000的字元線與位元線的交叉點C上的多層結構。胞元結構300可包括至少一個可變電阻器Rp、開關裝置D以及多個電極，所述至少一個可變電阻器Rp位於第一導電線200與第二導電線400之間且用於儲存電資料（electric data），所述開關裝置D用於對可變電阻器Rp施加胞元選擇訊號，多個電極與可變電阻器Rp及開關裝置D電性連接。
可變電阻器Rp的電阻或晶態（crystal state）可因應於所施加訊號而可逆地改變，所施加訊號例如為電壓或電流的電性訊號、光學訊號及電磁波。可變電阻器Rp的可逆改變可用作記憶體裝置1000的單元胞元的位元資訊。開關裝置D可以如下方式對可變電阻器Rp選擇性地施加胞元選擇訊號：所述方式使得每一可變電阻器Rp的電阻或晶態可藉由記憶體裝置1000的單元胞元而獨立地改變。
舉例而言，半導體記憶體裝置1000可包括下一代非揮發性記憶體裝置，例如可相變隨機存取記憶體（PRAM）裝置、電阻式隨機存取記憶體（RRAM）裝置及磁性隨機存取記憶體（MRAM）裝置。
在本示例性實施例中，胞元結構300可包括可相變隨機存取記憶體裝置的單元胞元且可包括資料儲存元件340、選擇元件320、以及多個電極310、330及350，資料儲存元件340用於儲存位元資料以作為材料相（material phase），選擇元件320用於獨立地控制每一資料儲存元件340的材料相，多個電極310、330及350中的一者可具有較選擇元件320的接觸面積小的接觸面積。
電極元件可包括第一電極310、第二電極330以及第三電極350，第一電極310用於作為加熱器來產生熱量，第二電極330將選擇訊號自選擇元件320傳遞至資料儲存元件340，第三電極350充當接觸插塞（contact plug）。在本示例性實施例中，第二電極330可夾置於選擇元件320與資料儲存元件340之間且可包括用於防止選擇元件320與資料儲存元件340之間發生材料擴散的障壁金屬層。
用於第一電極310的材料的實例可包括鎢（W）、鈦（Ti）、鋁（Al）、銅（Cu）、碳（C）、氮化碳（CN）、氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鈦矽（TiSiN）、氮化鈦碳（TiCN）、氮化鎢（WN）、氮化鈷矽（CoSiN）、氮化鎢矽（WSiN）、氮化鉭（TaN）、氮化鉭碳（TaCN）、氮化鉭矽（TaSiN）等。該些可單獨使用或組合使用。第一電極310可因應於可被施加至胞元結構300的電流來產生焦耳熱量（Joule’s heat）且資料儲存元件340的材料狀態可因所述焦耳熱量而改變。
選擇元件320可根據字元線WL的電壓而控制通往資料儲存元件340的電流。舉例而言，選擇元件320可包括垂直PN接面二極體、肖特基二極體、及雙向定限開關（ovonic threshold switch，OTS）中的一者。另外，選擇元件340亦可包括選擇電晶體。
用於所述雙向定限開關的材料的實例可包括砷（As）、鍺（Ge）、硒（Se）、碲（Te）、矽（Si）、鉍（Bi）、鈉（S）、銻（Sb）等。該些可單獨使用或組合使用。在本示例性實施例中，所述雙向定限開關可包含其中可將硒（Se）及鈉（S）與鍺（Ge）、矽（Si）、砷（As）、及碲（Te）的化合物進行組合的6元素材料。
具體而言，所述雙向定限開關可包括AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiIP、AsTeGeSi、As2 Te3 Ge、As2 Se3 Ge、As25 (Te90 Ge10 )75 、Te40 As35 Si18 Ge6.75 In0.25 、Te28 As34.5 Ge15.5 S22 、Te39 As36 Si17 Ge7 P、As10 Te21 S2 Ge15 Se50 Sb2 、Si5 Te34 As28 Ge11 S21 Se1 、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、Gex Se1-x 等。該些可單獨使用或組合使用。
第二電極330可夾置於選擇元件320與資料儲存元件340之間，且可減小選擇元件320與資料儲存元件340之間的邊界區域處的接觸電阻，並且使選擇元件320與資料儲存元件340之間的金屬擴散減少或最小化。因此，胞元選擇訊號可自選擇元件320輕易地傳遞至資料儲存元件340。舉例而言，第二電極330可包含用於雙向定限開關的金屬的矽化物或用於資料儲存元件340的可相變材料的金屬的矽化物。
資料儲存元件340可包含可相變材料，例如硫屬化物及超晶格（super lattice）。硫屬化物的實例可包括Ge-Sb-Te、Ge-Te-As、Sn-Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te、Bi-Sb-Te等。該可單獨使用或組合使用。超晶格可包括例如Ge-Te與Sb-Te的合金。
在經修改示例性實施例中，資料儲存元件340可包含鈣鈦礦系材料或過渡金屬的金屬氧化物。在此種情形中，胞元結構300可被設置成電阻式隨機存取記憶體（RRAM）裝置的單元胞元。鈣鈦礦系材料的實例可包括氧化鈦（TiO）、氧化鋯（ZrO）、氧化鋁（AlO）、氧化鉿（HfO）、氧化鉭（TaO）、氧化鈮（NbO）、氧化鈷（CoO）、氧化鎢WOx 、氧化鑭（LaO）、氧化鋅（ZnO）等。該些可單獨使用或組合使用。
在另一經修改示例性實施例中，資料儲存元件340可包含電阻可因磁力或自旋轉移力矩（spin transfer torque，STT）而變化的材料。在此種情形中，胞元結構300可被設置成磁性隨機存取記憶體（MRAM）裝置的單元胞元。舉例而言，資料儲存元件340可包含例如鐵（Fe）、鎳（Ni）、鈷（Co）、鏑（Dy）、及釓（Gd）等鐵磁性材料。
第三電極350可選擇性地設置有胞元結構300且可充當用於與第一導電線200或第二導電線400連接的接觸插塞。舉例而言，第三電極350可包含具有低的電阻率（specific resistance）的低電阻金屬或金屬矽化物。舉例而言，第三電極350可在每一個交叉點C處被設置成胞元結構300的一部分或可被設置成第二導電線400的一部分。
具體而言，胞元結構300可被造型成梯形，其中胞元結構300的寬度可自第一導電線200向第二導電線400向上減小。在本示例性實施例中，胞元結構300可包括多層結構，在所述多層結構中，第一電極310、選擇元件320、第二電極330、資料儲存元件340及第三電極350可以梯形形狀依序堆疊於第一導電線200上。在此種情形中，第一電極310可具有較選擇元件320的下表面小的接觸面積。
舉例而言，第一電極310可沿第一方向x及第二方向y具有較選擇元件320的寬度小的寬度，因此胞元結構300可具有第一胞元凹陷部CR1及第二胞元凹陷部CR2，第一胞元凹陷部CR1及第二胞元凹陷部CR2可由第一電極的側表面、選擇元件320的下表面、及第一導電線200的上表面界定。
具體而言，第一電極310沿第一方向x的第一寬度Wh1可小於選擇元件320沿第一方向x的第一寬度Ws1（圖4A），進而使得第一胞元凹陷部CR1可沿第一方向x凹陷。第一凹陷部CR1可被絕緣柱IC填充。
此外，第一電極310沿第二方向y的第二寬度Wh2可小於選擇元件320沿第二方向x的第二寬度Ws2（圖4B），進而使得第二胞元凹陷部CR2可沿第二方向x凹陷。第二凹陷部CR2可被第一絕緣柱IP1填充。
因此，各鄰近的胞元結構300之間的間隙距離可最大化且可使所述各鄰近的胞元結構300之間的絕緣空間擴大，藉此改善半導體記憶體裝置1000的絕緣特性。因此，儘管所述半導體記憶體裝置1000中的積體程度可提高且線寬度可減小，然而各鄰近的胞元結構300之間的電性幹擾可因絕緣特性的改善而得到充分降低。
當第一電極310的寬度減小而使接觸電阻增大時，選擇元件320的膜特性可因接觸電阻的增大而劣化，由此使得選擇元件320在切換資料儲存元件340時表現差。亦即，當選擇元件320包括雙向定限開關時，所述雙向定限開關中的非晶層可能因接觸電阻的增大而輕易地劣化。因此，可在不使選擇元件320的膜特性劣化的條件下減小第一電極310的寬度。
因此，在本示例性實施例中，第一電極310的寬度可為選擇元件320的寬度的約1/4倍至約1/2倍。因此，第一電極310的接觸面積可為選擇元件320的下表面的約1/16倍至約1/4倍。具體而言，第一電極310的接觸面積可為選擇元件320的下表面的約1/10倍至約1/4倍。
當第一電極310的寬度大於選擇元件320的寬度的約1/2倍時，絕緣空間可在各鄰近的胞元結構300之間實質上擴大。當第一電極310的寬度小於選擇元件320的寬度的約1/4倍時，選擇元件320可能因接觸電阻的增大而劣化。出於該些原因，如先前所論述，第一電極310的寬度可為選擇元件320的寬度的約1/4倍至約1/2倍，藉此在不使選擇元件320劣化的條件下改善胞元結構300的絕緣特性。
在經修改示例性實施例中，第一導電線200可更包括可與胞元結構300交替排列於上表面上的線凹陷部LR。因此，由線凹陷部LR界定的突出部可排列於第一導電線200的上表面上，且胞元結構300可排列於每一突出部P上。因此，胞元結構300的第一電極310可被排列成高於線凹陷部LR的底部。
線凹陷部LR可被絕緣柱IC填充，且同一第一導電線200上的鄰近的胞元結構300可藉由絕緣柱IC而彼此進行節點分隔。
當胞元選擇訊號被施加至選擇胞元且所述選擇胞元的第一電極310可產生熱量時，所述選擇胞元與和所述選擇胞元鄰近的相鄰胞元之間的熱傳遞可藉由絕緣柱IC而得到充分阻止。由於選擇胞元與相鄰胞元之間的熱傳遞路徑可根據線凹陷部LR的深度而增大，因此所述選擇胞元與所述相鄰胞元之間的熱串擾可因存在線凹陷部LR而得到充分減小，例如所述選擇胞元與所述相鄰胞元之間的熱串擾可隨線凹陷部LR的深度的增大而減小。
選擇元件320的、資料儲存元件340的、及所述電極元件的構型及結構可根據半導體記憶體裝置1000的要求及規格而變化。
圖5A及圖5B是說明圖4A及圖4B中所示半導體記憶體裝置的第一修改方案的剖視圖。在圖5A及圖5B中，除第一電極310可被第二電極330替換（例如，調換）以外，胞元結構300可具有與圖4A及圖4B中所示胞元結構相同的結構。
參照圖5A及圖5B，第一經修改半導體記憶體裝置的胞元結構300可以如下構型包括多層結構：所述構型使得第二電極330、選擇元件320、第一電極310、資料儲存元件340及第三電極350可以梯形形狀依序堆疊於第一導電線200上。在此種情形中，在第一電極310可仍具有較選擇元件320的上表面及資料儲存元件340的下表面小的接觸面積的同時，第二電極330可在選擇元件320與第一導電線200之間充當接觸插塞。
舉例而言，第一電極310可沿第一方向x及第二方向y具有較選擇元件320的寬度及資料儲存元件340的寬度小的寬度，因此胞元結構300可具有第一胞元凹陷部CR1及第二胞元凹陷部CR2，第一胞元凹陷部CR1及第二胞元凹陷部CR2可由第一電極310的側表面、選擇元件320的上表面及資料儲存元件340的下表面界定。第一凹陷部CR1可被絕緣柱IC填充，且第二凹陷部CR2可被第一絕緣柱IP1填充。
由於可產生熱量的第一電極310不接觸第一導電線200，因此線凹陷部LR的深度可得到減小或最小化，例如第一導電線200可不設置有用於減小熱串擾的線凹陷部LR。儘管圖中未示出，然而選擇元件320可被資料儲存元件340替換，進而使得選擇元件320可位於第一電極310上且使得資料儲存元件340可位於第一電極310下方。
圖6A及圖6B是說明圖4A及圖4B中所示半導體記憶體裝置的第二修改方案的剖視圖。儘管在圖4A及圖5B中第一導電線200及第二導電線400可分別充當字元線及位元線，然而在圖6A及圖6B中第一導電線200及第二導電線400可分別充當位元線及字元線。
參照圖6A及圖6B，第二經修改半導體記憶體裝置的胞元結構300可以如下構型包括多層結構：所述構型使得第三電極350、資料儲存元件340、第二電極330、選擇元件320及第一電極310可以梯形形狀依序堆疊於第一導電線200上。在此種情形中，第一電極310可夾置於第二導電線400與選擇元件320之間且可具有較選擇元件320的上表面小的接觸面積。
舉例而言，第一電極310可沿第一方向x及第二方向y具有較選擇元件320的寬度小的寬度，因此胞元結構300可具有第一胞元凹陷部CR1及第二胞元凹陷部CR2，第一胞元凹陷部CR1及第二胞元凹陷部CR2可由第一電極310的側表面、選擇元件320的上表面及第二導電線400界定。第一凹陷部CR1可被絕緣柱IC填充，且第二凹陷部CR2可被第一絕緣柱IP1填充。
由於可產生熱量的第一電極310不接觸第一導電線200，因此線凹陷部LR的深度可得到減小，例如第一導電線200可不設置有用於減小熱串擾的線凹陷部LR。
在經修改實例中，在緩衝層B下方可進一步設置有某些周邊結構，以使得半導體記憶體裝置1000可被設置成胞元上覆於周邊電路（cell over peripheral circuit，COP）結構，所述周邊結構包括用於對胞元結構300施加驅動訊號的周邊電路，在所述胞元上覆於周邊電路結構中，所述周邊結構及記憶體胞元陣列可依序堆疊於基板100上。
圖7是說明根據示例性實施例的其中在胞元結構下方設置周邊電路結構的半導體記憶體裝置的剖視圖。
參照圖7，基板100上可排列有周邊結構PS，且周邊結構PS之上可排列有胞元結構300。因此，周邊結構PS可在緩衝層B下方且在第一導電線200下方設置於基板100上，並且胞元結構300可設置於緩衝層B上，進而使得周邊結構PS及胞元陣列可垂直地堆疊於基板100上。舉例而言，周邊結構PS可控制可被施加至胞元結構300的各種訊號，例如資料訊號、功率訊號及接地訊號。
舉例而言，周邊結構PS可包括周邊閘極結構20及位於周邊閘極結構20周圍的接面區域30、與接面區域30接觸的接觸插塞50以及與接觸插塞50接觸的配線結構60。周邊閘極結構20及接面區域30可排列於基板100的主動區上，所述主動區可由裝置隔離層10界定。胞元結構300可排列於周邊結構PS之上。
周邊閘極結構20可包括閘極絕緣圖案21及位於閘極絕緣圖案21上的閘電極。閘極絕緣圖案21可包含例如氧化矽及金屬氧化物等絕緣材料，且閘電極22可包含例如摻雜有雜質的多晶矽及可被金屬矽化物及/或金屬氮化物局部地覆蓋的金屬等導電材料。周邊閘極結構20的側壁處可進一步設置有閘極間隔壁。可將多個n型摻雜劑或p型摻雜劑植入至位於周邊閘極結構20周圍的接面區域上，且因此接面區域30可設置於周邊閘極結構20周圍。
周邊閘極結構20及接面區域30可根據接面區域30中的摻雜劑的極性而構成n通道金屬氧化物半導體（n-channel metal oxide semiconductor，NMOS）電晶體或p通道金屬氧化物半導體（p-channel metal oxide semiconductor，PMOS）電晶體。
NMOS電晶體或PMOS電晶體上可以如下方式設置有層間絕緣層40：所述方式使得可保護所述電晶體不受其周圍環境影響並與其周圍環境絕緣。層間絕緣層40可包含氧化矽。
接觸插塞50可穿透過層間絕緣層40並可接觸接面區域30，且配線結構60可接觸接觸插塞50的上部部分。配線結構60可包括多個配線線，所述多個配線線可在第一方向及/或第二方向上延伸且間隔開相同的間隙距離。此外，所述配線線可藉由至少一個附加層間絕緣層而垂直地堆疊於層間絕緣層40上。接觸插塞50及配線結構60可包含金屬、金屬氮化物、金屬矽化物及摻雜有雜質的多晶矽。配線結構60中的某些配線結構可直接連接至或藉由通孔結構（via structure）而連接至第一導電線200及/或第二導電線400。
配線結構60上可設置有保護層70且因此配線結構60可與周圍環境分隔開並與周圍環境絕緣。保護層70可包含例如氧化矽等氧化物。
保護層70上可排列有交叉點胞元陣列，所述交叉點胞元陣列包括第一導電線200及第二導電線400以及位於第一導電線200與第二導電線400的交叉點處的胞元結構。在本示例性實施例中，保護層70可包括緩衝層B。儘管本示例性實施例揭露周邊結構PS可排列於交叉點胞元陣列下方以作為胞元上覆於周邊電路結構，然而周邊結構PS亦可排列於交叉點胞元陣列之上以作為周邊電路上覆於胞元（peripheral circuit over cell，POC）結構。
根據本示例性實施例的半導體記憶體裝置1000，第一電極310的寬度可沿第一方向x及第二方向y被減小成小於選擇元件320的寬度，藉此增大各鄰近的胞元結構300之間的間隙距離並擴大各所述鄰近的胞元結構300之間的絕緣空間。如此一來，各鄰近的胞元結構300可藉由更多填充於絕緣空間中的絕緣材料而彼此絕緣，且胞元結構300的絕緣特性可得到改善。因此，各鄰近的胞元結構300之間的電性幹擾可因絕緣特性的改善而得到充分降低。具體而言，倘若交叉點胞元陣列可以低的胞元節距（cell pitch）而高度積體，則電性幹擾的降低可顯著地提高半導體記憶體裝置的操作可靠性。
圖8是說明根據另一示例性實施例的具有圖2中所示胞元陣列的半導體記憶體裝置的立體圖。圖9A是圖8中的半導體記憶體裝置的沿圖2所示的線I-I’截取的剖視圖，且圖9B是圖8中的半導體記憶體裝置的沿圖2所示的線II-II’截取的剖視圖。
除存在3維交叉點胞元陣列結構以外，圖8中的半導體記憶體裝置2000具有與半導體記憶體裝置1000相同的結構。因此，多個第一導電線及多個第二導電線可在第一方向x及第二方向y上延伸，且胞元結構可在第三方向z上以多重堆疊結構排列於第一導電線與第二導電線之間。
參照圖8至圖9B，根據另一示例性實施例的半導體記憶體裝置2000可包括下部導電線1200、中間導電線1400、上部導電線1600、多個第一胞元結構1300以及多個第二胞元結構1500，下部導電線1200在基板1100上在第一方向x上延伸，中間導電線1400在下部導電線1200之上在第二方向y上延伸，以使得下部導電線1200與中間導電線1400可在多個第一交叉點C1處彼此交叉，且中間導電線1400可具有第一組成線1410及第二組成線1430，第二組成線1430具有較第一組成線1410的寬度大的寬度，上部導電線1600在中間導電線1400之上在第一方向x上延伸，以使得中間導電線1400與上部導電線1600可在多個第二交叉點C2處彼此交叉，所述多個第一胞元結構1300位於下部導電線1200與第一組成線1410的第一交叉點C1的每一者上，所述多個第二胞元結構1500位於第二組成線1420與上部導電線1600的第二交叉點C2的每一者上。第一胞元結構1300中的每一者可包括第一資料儲存元件1340、第一選擇元件1320以及下部電極元件，第一選擇元件1320可對第一資料儲存元件1340施加胞元選擇訊號並改變第一資料儲存元件1340的資料狀態，所述下部電極元件具有至少一個電極，所述至少一個電極的接觸區域小於第一選擇元件1320的接觸區域。第二胞元結構1500中的每一者可包括第二資料儲存元件1540、第二選擇元件1520以及上部電極元件，第二選擇元件1520可對第二資料儲存元件1540施加胞元選擇訊號並改變第二資料儲存元件1540的資料狀態，所述上部電極元件具有至少一個電極，所述至少一個電極的接觸面積小於第二選擇元件1540的接觸面積。
在圖8中，下部導電線1200、中間導電線1400及上部導電線1600可堆疊於基板1100之上且第一胞元結構1300及第二胞元結構1500可以兩層記憶體堆疊的形式夾置於下部導電線1200、中間導電線1400及上部導電線1600之間。然而，上部導電線1600之上可進一步設置有任何附加的導電線且其他附加胞元結構可以三層或多層記憶體堆疊的形式夾置於下部導電線1200、中間導電線1400及上部導電線1600之間。
緩衝層B上的下部導電線1200以及第一胞元結構1300可具有與圖1中的半導體記憶體裝置1000的第一導電線200及胞元結構300相同的結構。
因此，緩衝層B可排列於基板1100上且下部導電線1200可在緩衝層B上在第一方向x上延伸，並且多個下部導電線1200可在第二方向y上間隔開相同的間隙距離。下部導電線1200上可交替排列有第一突出部P1及第一線凹陷部LR1，且第一突出部P1可對應於下部導電線1200與中間導電線1400的第一交叉點C1。第一胞元結構1300可位於第一突出部P1中的每一者上，進而使得在第一方向x上彼此相鄰的各鄰近的第一胞元結構1300可以如下構型藉由下部絕緣柱LIC而分隔開：所述構型使得第一胞元結構1300的底部可高於下部絕緣柱LIC的底部，藉此沿下部導電線1200減小各鄰近的第一胞元結構1300之間的熱串擾。第一線凹陷部LR1可根據第一胞元結構1300的結構及構型而選擇性地設置有下部導電線1200。
第一胞元結構1300可獨立地位於下部導電線1200與中間導電線1400的每一個交叉點處且可藉由在第一方向x上延伸的第一下部絕緣圖案LIP1及在第二方向y上延伸的第二下部絕緣圖案LIP2而進行節點分隔。第二下部絕緣圖案LIP2可包括下部絕緣線LIL及下部絕緣柱LIC。下部絕緣柱LIC可位於第一線凹陷部LR1中且各鄰近的第一胞元結構1300可沿第一方向x藉由下部絕緣柱LIC而絕緣。
舉例而言，第一胞元結構1300可包括多層結構，所述多層結構可以梯形形狀堆疊於下部導電線1200與中間導電線1400的第一交叉點C1上。
第一胞元結構1300可包括可相變隨機存取記憶體裝置的單元胞元且可包括第一資料儲存元件1340、第一選擇元件1320、以及多個下部電極1310、1330及1350，第一資料儲存元件1340用於儲存位元資料以作為材料相，第一選擇元件1320用於獨立地控制第一資料儲存元件1340的材料相，所述多個下部電極1310、1330及1350中的一者可具有較第一選擇元件1320的接觸面積小的接觸面積。在本示例性實施例中，第一胞元結構1300可被造型成梯形，其中第一胞元結構1300的寬度可自下部導電線1200向中間導電線1400向上減小。具體而言，第一胞元結構1300可包括多層結構，在所述多層結構中，用於產生熱量的第一下部電極1310、第一選擇元件1320、第二下部電極1330、第一資料儲存元件1340及第三下部電極1350可以梯形形狀依序堆疊於下部導電線1200上。在此種情形中，第一下部電極1310可具有較第一選擇元件1320的下表面小的接觸面積。第三下部電極1350可接觸中間導電線1400。
舉例而言，第一下部電極1310可沿第一方向x及第二方向y具有較第一選擇元件1320的寬度小的寬度，因此第一胞元結構1300可具有第一下部胞元凹陷部LCR1及第二下部胞元凹陷部LCR2，第一下部胞元凹陷部LCR1及第二下部胞元凹陷部LCR2可由第一下部電極1310的側表面、第一選擇元件1320的下表面、及下部導電線1200的上表面界定且可被第一下部絕緣圖案LIP1及第二下部絕緣圖案LIP2填充。
具體而言，如參照圖5A至圖6B所詳細闡述，第一下部電極1310可被第二下部電極1330或第三下部電極1350中的一者替換。因此，第一下部胞元凹陷部LCR1及第二下部胞元凹陷部LCR2可根據第一下部電極1310的位置來替換。
舉例而言，第一下部電極1310的寬度可為第一選擇元件1320的寬度的約1/2倍至約1/4倍，因此第一下部電極1310的接觸面積可為第一選擇元件1320的下表面的約1/16倍至約1/4倍。具體而言，第一下部電極1310的接觸區域可為第一選擇元件1320的下表面的約1/10倍至約1/4倍。
第一胞元結構1300的結構及組成可與圖1中所示半導體記憶體裝置1000的胞元結構300實質上相同，因此將不再對第一胞元結構1300予以贅述。儘管本示例性實施例揭露第一胞元結構1300可包括可相變隨機存取記憶體裝置的單元胞元，然而第一胞元結構1300亦可適用於例如電阻式隨機存取記憶體（RRAM）裝置及磁性隨機存取記憶體（MRAM）裝置等任何其他非揮發性記憶體裝置的單元胞元。
舉例而言，中間導電線1400可為在第二方向y上延伸的線且可接觸第一胞元結構1300的上部部分。因此，第一胞元結構1300可位於下部導電線1200與中間導電線1400之間且可構成半導體記憶體裝置2000的第一記憶體堆疊MS1。
具體而言，中間導電線1400可包括第一組成線1410、第二組成線1430以及分隔線1420，第一組成線1410接觸第一胞元結構1300，第二組成線1430沿第一方向x具有較第一組成線1410的寬度大的寬度且接觸第二胞元結構1500，分隔線1420夾置於第一組成線1410與第二組成線1430之間。分隔線1420可沿第一方向x具有相同的寬度且可沿第二方向y與第二組成線1430共同延伸。第二組成線1430可具有台階式結構，在所述台階式結構中，某些欲接觸第二胞元結構1500的部分可沿第三方向z較在各相鄰的第二胞元結構1500之間延伸得更遠。
第一組成線1410、分隔線1420及第二組成線1430可以所指定次序依序位於第一胞元結構1300及第一下部絕緣圖案LIP1上。具體而言，第一組成線1410與第二組成線1430可包含相同的導電材料且分隔線1420可包含導電金屬的氮化物。用於第一組成線1410及第二組成線1430的導電材料的實例可包括鎢（W）、鈦（Ti）、鋁（Al）、銅（Cu）、碳（C）、氮化碳（CN）、氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鈦矽（TiSiN）、氮化鈦碳（TiCN）、氮化鎢（WN）、氮化鈷矽（CoSiN）、氮化鎢矽（WSiN）、氮化鉭（TaN）、氮化鉭碳（TaCN）、氮化鉭矽（TaSiN）等。該些可單獨使用或組合使用。
第一組成線1410及第一胞元結構1300可被造型成第一單一梯形，因此第一組成線1410的側表面可以相同的傾斜角度與第一胞元結構的側表面共面。亦即，第一組成線1410可位於第一梯形的頂部部分處，因此第一組成線1410的寬度可小於第一資料儲存元件1340或第三下部電極1350。
相比之下，分隔線1420及第二組成線1430以及可位於第二組成線1430上的第二胞元結構1500亦可被造型成第二單一梯形，因此分隔線1420的側表面及第二組成線1413的側表面可以相同的傾斜角度與第二胞元結構1500的側表面共面。亦即，第二組成線1430可位於第二梯形的底部部分處，因此第二組成線1430的寬度可大於第二選擇元件1540。
第二組成線1430及分隔線1420可與第二胞元結構1500一起構成第二梯形的底部部分，且第一組成線1410可與第一胞元結構1300一起構成第一梯形的頂部部分。因此，第一組成線1410的側表面可不與分隔線1420的側表面及第二組成線1430的側表面保持連續。
因此，和第一胞元結構1300接觸的第一組成線1410與和相鄰於第一胞元結構1300的第二胞元結構1500接觸的第二組成線1430可因第一組成線1410與第二組成線1430之間的寬度差而彼此間隔開得遠得多。亦即，各鄰近的第一記憶體堆疊MC1與第二記憶體堆疊MC2之間的中間導電線1400的交叉間隙Gc可增大，因此各鄰近的中間導電線1400之間的絕緣空間可因第一胞元結構1300及第二胞元結構1500的梯形形狀而最大化。如將在下文中詳細闡述，絕緣空間的增大可使得第二下部絕緣圖案LIP2及第二上部絕緣圖案UIP2的寬度增大，藉此增大彼此相鄰的第一胞元結構1300與第二胞元結構1500之間的崩潰電壓餘裕（breakdown voltage margin）。
儘管本示例性實施例揭露第一梯形及第二梯形可具有相同的形狀且因此第一組成線1410的側表面與第二組成線1430的側表面可具有相同的傾斜角度，第一記憶體堆疊MS1的第一梯形將不同於第二記憶體堆疊MS2的第二梯形，且因此第一組成線1410的側表面可具有與第二組成線1430的傾斜角度不同的傾斜角度。
第一組成線1410可在第二方向y上延伸且可交替地接觸第一胞元結構1300，且位於下部導電線1200與第一組成線1410的每一個交叉點C1處的第一下部絕緣圖案線LIP1及多個第一胞元結構1300可構成第一層記憶體堆疊的交叉點胞元陣列。
各鄰近的第一組成線1410可藉由可在第二方向y上延伸的下部絕緣線LIL而彼此分隔開。因此，下部絕緣線LIL可與第一下部絕緣圖案LIP1交叉且具有可與第一組成線1410的上表面共面的上表面。
具體而言，下部絕緣柱LIC的上表面可低於下部絕緣線LIL的下表面或與下部絕緣線LIL的下表面等高。當下部絕緣柱LIC的上表面可為與下部絕緣線LIL的下表面相同的水平高度（level）時，下部絕緣柱LIC及下部絕緣線LIL可構成第二下部絕緣圖案LIP2，第二下部絕緣圖案LIP2可藉由單一製程而整體地形成為一個主體。因此，第一胞元結構1300可藉由第一下部絕緣圖案LIP1及第二下部絕緣圖案LIP2而彼此進行節點分隔。
由分隔線1420與第二組成線1430形成的梯形堆疊線可在第二方向y上延伸且多個所述梯形堆疊線可藉由第二上部絕緣圖案UIP2而分隔開，第二上部絕緣圖案UIP2可接觸下部絕緣線LIL並可被造型成在第二方向y延伸的線。
第二突出部P2及第二線凹陷部LR2可交替排列於第二組成線1430上，且第二突出部P2可對應於第二導電線1430與上部導電線1600的第二交叉點C2。第二胞元結構1500可位於第二突出部P2中的每一者上，進而使得在第二方向y上彼此相鄰的鄰近的第二胞元結構1500可以如下構型藉由上部絕緣柱UIC而分隔開：所述構型使得第二胞元結構1500的底部可高於上部絕緣柱UIC的底部，藉此沿第二組成線1430減小各鄰近的第二胞元結構1500之間的熱串擾。第二線凹陷部LR2可根據第二胞元結構1500的結構及構型而選擇性地設置有第二組件1430。
第二胞元結構1500可獨立地位於中間導電線1400與上部導電線1600的第二交叉點C2的每一者處，且可藉由在第二方向y上延伸的第二上部絕緣圖案UIP2及在第一方向x上延伸的第一上部絕緣圖案UIP1而進行節點分隔。第一上部絕緣圖案UIP1可包括上部絕緣線UIL及上部絕緣柱UIC。上部絕緣柱UIC可位於第二線凹陷部LR2中且各鄰近的第二胞元結構1500可沿第二方向y藉由上部絕緣柱UIC而絕緣。
舉例而言，第二胞元結構1500可包括多層結構，所述多層結構可以梯形形狀堆疊於第二組成線1430與上部導電線1600的第二交叉點C2上。
第二胞元結構1500可包括可相變隨機存取記憶體裝置的單元胞元且可包括第二資料儲存元件1540、第二選擇元件1520、以及多個上部電極1510、1530及1550，第二資料儲存元件1540用於儲存位元資料以作為材料相，第二選擇元件1520用於獨立地控制第二資料儲存元件1540的材料相，所述多個上部電極1510、1530及1550中的一者可具有較第二選擇元件1520的接觸面積小的接觸面積。在本示例性實施例中，第二胞元結構1500可被造型成梯形，其中第二胞元結構1500的寬度可自分隔線1420向上部導電線1600向上減小。具體而言，第二胞元結構1500可包括多層結構，在所述多層結構中，用於產生熱量的第一上部電極1510、第二選擇元件1520、第二上部電極1530、第二資料儲存元件1540及第三上部電極1550可以梯形形狀沿第三方向z依序堆疊於第二組成線1430上。在此種情形中，第一上部電極1510可具有較第二選擇元件1520的下表面及第二組成線1430的上表面小的接觸面積。第三上部電極1550可接觸上部導電線1600。
舉例而言，第一上部電極1510可沿第一方向x及第二方向y具有較第二選擇元件1520的寬度小的寬度，因此第二胞元結構1500可具有第一上部胞元凹陷部UCR及第二上部胞元凹陷部UCR2，第一上部胞元凹陷部UCR及第二上部胞元凹陷部UCR2可由第一上部電極1510的側表面、第二選擇元件1520的下表面、及第二組成線1430的上表面界定且可被第一上部絕緣圖案UIP1及第二上部絕緣圖案UIP2填充。
具體而言，如參照圖5A至圖6B所詳細闡述，第一上部電極1510可被第二上部電極1530或第三上部電極1550中的一者替換。因此，第一上部胞元凹陷部UCR1及第二上部胞元凹陷部UCR2可根據第一上部電極1510的位置來替換。
具體而言，當下部導電線1200及上部導電線1600可充當字元線且中間導電線1400可充當共用位元線時，第一胞元結構1300可以使得第一下部電極1310、第一選擇元件1320、第二下部電極1330、第一資料儲存元件1340及第三下部電極1350可向上依序堆疊於下部導電線1200上的構型來進行設置，而第二胞元結構可以使得第三上部電極1550、第二資料儲存元件1540、第二上部電極1530、第二選擇元件1520及第一上部電極1510可沿第三方向z向上依序堆疊於第二組成線1430上的構型來進行設置。在此種情形中，在半導體記憶體裝置2000中，第一記憶體堆疊MS1可相對於中間導電線1400與第二記憶體堆疊MS2對稱。
舉例而言，第一上部電極1510的寬度可為第二選擇元件1520的寬度的約1/2倍至約1/4倍，因此第一上部電極1510的接觸面積可為第二選擇元件1520的下表面的約1/16倍至約1/4倍。具體而言，第一上部電極1510的接觸面積可為第二選擇元件1520的下表面的約1/10倍至約1/4倍。
第二胞元結構1500的結構及組成可與圖1中所示半導體記憶體裝置1000的胞元結構300實質上相同，因此，將不在對第二胞元結構1300的結構及組成予以贅述。儘管本示例性實施例揭露第二胞元結構1500可包括可相變隨機存取記憶體裝置的單元胞元，然而第二胞元結構1500亦可適用於例如電阻式隨機存取記憶體（RRAM）裝置及磁性隨機存取記憶體（MRAM）裝置等任何其他非揮發性記憶體裝置的單元胞元。
上部導電線1600可接觸第二胞元結構1500的上部部分且可在第一方向x上延伸。因此，第二胞元結構1500可位於中間導電線1400與上部導電線1600之間且可構成半導體記憶體裝置2000的第二記憶體堆疊MS2。
舉例而言，上部導電線1600可包含與下部導電線1200及中間導電線1400相同的導電材料，因而可包含鎢（W）、鈦（Ti）、鋁（Al）、銅（Cu）、碳（C）、氮化碳（CN）、氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鈦矽（TiSiN）、氮化鈦碳（TiCN）、氮化鎢（WN）、氮化鈷矽（CoSiN）、氮化鎢矽（WSiN）、氮化鉭（TaN）、氮化鉭碳（TaCN）、氮化鉭矽（TaSiN）、及其組合中的至少一者。
上部導電線1600及第二胞元結構1500可被造型成第二單一梯形。因此，上部導電1600的側表面可以相同的傾斜角度與第二胞元結構1600的側表面共面。亦即，上部導電1600可位於第二梯形的頂部部分處，因此上部導電線1600的寬度可小於第二資料儲存元件1540或第三上部電極1550。
上部導電線1600可交替地接觸第二胞元結構1500，且位於上部導電線1600與第二組成線1440的每一個第二交叉點C2處的第二上部絕緣圖案線UIP2及多個第二胞元結構1500可構成第二層記憶體堆疊的交叉點胞元陣列。
各鄰近的上部導電線1600可藉由可在第一方向x上延伸的上部絕緣線UIL而彼此分隔開。因此，上部絕緣線UIL可與第二上部絕緣圖案UIP2交叉且具有可與上部導電線1600的上表面共面的上表面。
具體而言，上部絕緣柱UIC的上表面可低於上部絕緣線UIL的下表面或與上部絕緣線UIL的下表面等高。當上部絕緣柱UIC的上表面可為與上部絕緣線UIL的下表面相同的水平高度時，上部絕緣柱UIC及上部絕緣線UIL可構成第一上部絕緣圖案UIP1，第一上部絕緣圖案UIP1可藉由單一製程而整體地形成為一個主體。因此，第二胞元結構1500可藉由第一上部絕緣圖案UIP1及第二上部絕緣圖案UIP2而彼此進行節點分隔。
因此，第一組成線1410與第二組成線1430之間的交叉間隙Gc可跨越各鄰近的第一記憶體堆疊MC1與第二記憶體堆疊MC2而增大，進而使得各鄰近的中間導電線1400之間的絕緣空間可因第一記憶體堆疊及第二記憶體堆疊的梯形形狀而最大化。因此，崩潰電壓餘裕可在彼此相鄰的第一胞元結構1300與第二胞元結構1500之間增大，此可提高半導體裝置2000的操作可靠性。
在經修改實例中，第一記憶體堆疊MS1與基板1100之間可進一步設置有某些周邊結構，以使得半導體記憶體裝置2000可被設置成胞元上覆於周邊電路（COP）結構，所述周邊結構包括用於對第一胞元結構1300及第二胞元結構1500施加驅動訊號的周邊電路，在所述胞元上覆於周邊電路結構中，所述周邊結構及記憶體胞元陣列可依序堆疊於基板1100上。
圖10是說明根據示例性實施例的其中在胞元結構下方設置周邊電路結構的多重堆疊記憶體裝置的剖視圖。
參照圖10，基板1100上可排列有周邊結構PS，且周邊結構PS之上可排列有第一記憶體堆疊及第二記憶體堆疊。因此，周邊結構PS可在第一記憶體堆疊MS1下方設置於基板1100上，且下部導電線1200及第一胞元結構1300可設置於緩衝層B上，進而使得周邊結構PS以及第一記憶體堆疊及第二記憶體堆疊可垂直地堆疊於基板1100上。舉例而言，周邊結構PS可控制可被施加至第一胞元結構1300及第二胞元結構1500的各種訊號，例如資料訊號、功率訊號及接地訊號。
舉例而言，周邊結構PS可包括周邊閘極結構20及位於周邊閘極結構20周圍的接面區域30、與接面區域30接觸的接觸插塞50以及與接觸插塞50接觸的配線結構60。周邊閘極結構20及接面區域30可排列於基板1100的主動區上，所述主動區可由裝置隔離層10界定。所述第一記憶體堆疊及第二記憶體堆疊可排列於周邊結構PS之上。
周邊結構PS的構型及結構可與參照圖7所詳細闡述的周邊結構PS實質上相同，因此將不再對周邊結構PS予以贅述。
配線結構60中的某些配線結構可直接連接至或藉由通孔結構（圖中未示出）而連接至下部導電線1200、中間導電線1400、及上部導電線1600。
在下文中，參照圖11A至圖26B來詳細說明製造所述半導體記憶體裝置的方法。
圖11A至圖26B是說明根據示例性實施例的製造半導體記憶體裝置的方法中的各加工步驟的剖視圖。在本示例性實施例中，示例性地揭露製造圖8中所示半導體記憶體裝置2000的方法。然而，本製造方法將適用於另外三個堆疊記憶體裝置的製造方法。在下文中，圖編號中的大寫字母‘A’表示圖8中所示半導體記憶體裝置的沿圖2中所示佈局的線I-I’切取的剖視圖，且圖編號中的大寫字母‘B’表示圖8中所示半導體記憶體裝置的沿圖2中所示佈局的線II-II’切取的剖視圖。
參照圖11A至圖11B，可在基板1100上形成絕緣緩衝層B，且可在緩衝層B上形成用於下部導電線1200的下部導電層1200a及用於第一胞元結構1300的第一多層1300a。可在第一多層1300a上形成第一遮罩圖案M1。可將第一遮罩圖案M1形成為在第一方向x上延伸且在第二方向y上間隔開相同間隙距離的線圖案。
基板1100可包括例如矽晶圓等半導體基板及例如絕緣體上覆矽（SOI）基板等絕緣半導體基板。
可藉由沈積製程（deposition process）而在緩衝層B上沈積低電阻金屬或可藉由離子植入製程（ion implantation process）而將低電阻金屬植入至緩衝層B上。低電阻金屬的實例可包括鎢（W）、鈦（Ti）、鋁（Al）、銅（Cu）、碳（C）、氮化碳（CN）、氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鈦矽（TiSiN）、氮化鈦碳（TiCN）、氮化鎢（WN）、氮化鈷矽（CoSiN）、氮化鎢矽（WSiN）、氮化鉭（TaN）、氮化鉭碳（TaCN）、氮化鉭矽（TaSiN）等。該些可單獨使用或組合使用。
可在後續製程中將第一多層1300a形成為第一胞元結構1300且第一多層1300a可包括第一胞元結構1300的多個組成層。亦即，可在下部導電層1200a上依序堆疊第一胞元結構1300的組成層。
在本示例性實施例中，第一胞元結構1300可包括可相變隨機存取記憶體（PRAM）裝置的單元胞元，其中可藉由第一胞元結構1300在結晶結構與非晶結構之間的相變來儲存胞元資料。因此，可在下部導電層1200a上形成可被形成為用於產生焦耳熱量的加熱器的第一下部電極層1310a，且可在第一下部電極層1310a上形成包含可相變材料的第一選擇層1320a。當可對第一選擇元件1320使用雙向定限開關時，可在第一下部電極層1310a上形成用於形成雙向定限開關的非晶層。然而，第一選擇層1320a的組成及結構可根據半導體裝置2000的選擇元件1320而變化。
接著，可在第一選擇層1320a上形成第二下部電極層1330a，且可在第二下部電極層1330a上形成資料儲存層1340a。此後，可進一步在資料儲存層13540a上形成第三下部電極層1350a。第三下部電極層1350a可在第一胞元結構1300與中間導電線1400之間充當接觸插塞。
可藉由化學氣相沈積（chemical vapor deposition，CVD）製程而將可對於第一選擇層1320a而言不具有反應性的金屬沈積至下部導電層1200a上，藉此形成第一下部電極層1310a。可將第一下部電極層1310a形成為單層結構或多層結構。第一下部電極層1310a的單層結構可包含鎢（W）、鈦（Ti）、鋁（Al）、銅（Cu）、及碳（C）。第一下部電極層1310a的多層結構可包含氮化碳（CN）、氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鈦矽（TiSiN）、氮化鈦碳（TiCN）、氮化鎢（WN）、氮化鈷矽（CoSiN）、氮化鎢矽（WSiN）、氮化鉭（TaN）、氮化鉭碳（TaCN）、氮化鉭矽（TaSiN）、及其組合。
可將第一開關層1320a形成為選擇元件1320，選擇元件1320用於藉由接通/斷開電流來選擇半導體記憶體裝置2000的每一胞元的主動/非主動模式。舉例而言，第一選擇元件1320可包括垂直PN接面二極體、肖特基二極體及雙向定限開關（OTS）中的一者。因此，第一開關層1320a可根據第一選擇元件1320的結構而包括合適的層結構。
舉例而言，可將第一開關層1320a形成為二極體層，在所述二極體層中，可在第一下部電極層1310a上交替堆疊一對具有相反極性類型的半導體層。
另外，可在第一下部電極層1310a上將第一開關層1320a形成為非晶半導體層。所述非晶半導體層可具有不連續的電壓-電流特性且可包含砷（As）、鍺（Ge）、硒（Se）、碲（Te）、矽（Si）、鉍（Bi）、鈉（S）、銻（Sb）、及其組合中的至少一者。
在本示例性實施例中，可在第一下部電極層1310a上形成包含砷（As）、鍺（Ge）、碲（Te）、矽（Si）的非晶半導體層，並接著可藉由離子植入製程而將硒（Se）及鈉（S）植入至所述非晶半導體層上，藉此形成6元素非晶半導體層以作為第一開關層1320a。
第二下部電極層1330a可在第一選擇層1320a與第一資料儲存層1340a之間充當反擴散層（anti-diffusion layer）。舉例而言，第二下部電極層1330a可防止第一資料儲存層1340a的可相變材料與第一選擇層1320a的非晶材料（例如，雙向定限開關）之間發生材料擴散。
舉例而言，可在第一選擇層1320a上形成金屬層並接著可對所述金屬層進行矽化製程（silicidation process），藉此形成金屬矽化物層以作為第二下部電極層1330a，所述金屬層可對於第一資料儲存層1340a的可相變材料及第一選擇層1320a的非晶材料而言為具有足夠的非反應性。用於第二下部電極層1330a的金屬矽化物可包括矽化鎢、矽化鈷、矽化鎳、矽化鈦、及矽化鉭中的一者。
第一資料儲存層1340a可包含可相變材料，所述可相變材料的相可根據加熱溫度及時間而在具有相對較高的電阻率的非晶相與具有相對較低的電阻率的結晶相之間改變。
所述可相變材料的實例可包括碲（Te）、硒（Se）、鍺（Ge）、銻（Sb）、鉍（Bi）、鉛（Pb）、錫（Sn）、砷（As）、鈉（S）、矽（Si）、磷（P）、氧（O）等。該些可單獨使用或組合使用。舉例而言，第一資料儲存層1340a可包含硫屬化物或摻雜有雜質的硫屬化物。硫屬化物的實例可包括Ge-Sb-Te、Ge-Te-As、Sn-Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te、Bi-Sb-Te等。該些可單獨使用或組合使用。
另外，可將第一資料儲存層1340a形成為超晶格結構，其中可藉由分子束磊晶（molecular beam epitaxial，MBE）製程或原子層沈積（atomic layer deposition，ALD）製程而在所述超晶格結構之上依序堆疊二或更多種材料。所述超晶格可需要顯著低的熱量來達成相變，因此第一資料儲存元件1340在非晶相與結晶相之間的相變可以相對低的溫度進行。舉例而言，資料儲存層1340a可包含合金，在所述合金中，GeTe與SbTe可以分子或原子為單位交替堆疊。
可進一步在第一資料儲存層1340a上形成第三下部電極層1350a來作為與中間導電線1400的第一組成線1410進行接觸的接觸插塞。可將第三下部電極1350設置成第一胞元結構1300的組件或設置成第一胞元結構與第一組成線1410之間的附加互連結構。因此，可在第一資料儲存層1340a上形成第三下部電極層1350a，或者可在形成中間導電線1400之前在附加通孔製程中形成第三下部電極層1350a。在本示例性實施例中，可在第一資料儲存層1340a上形成第三下部電極層1350a，且第三下部電極1350a可構成第一胞元結構1300。第三下部電極層1350a可包含低電阻金屬或低電阻金屬的金屬矽化物。
因此，可在下部導電層1200a上依序形成第一下部電極層1310a、第一選擇層1320a、第二下部電極層1330a、資料儲存層1340a及第三下部電極層1350a，藉此在下部導電層1200a上形成第一多層1300a。
此後，可在第一多層1300a上形成遮罩層（圖中未示出）且可藉由光刻製程（photolithography process）而將所述遮罩層圖案化成第一遮罩圖案M1。可將第一遮罩圖案M1形成為在第一方向x上延伸且沿第二方向y間隔開的多個線。
參照圖12A及圖12B，可使用第一遮罩圖案M1作為蝕刻遮罩藉由蝕刻製程（etching process）而自基板1100上的緩衝層B局部地移除第一多層1300a及下部導電層1200a，藉此形成可在第一方向x上延伸的第一下部線溝槽LLT1及第一胞元溝槽CT1。
可以在第一方向x上延伸的線形狀自緩衝層B依序蝕刻掉第三下部電極層1350a、第一資料儲存層1340a、第二下部電極層1330a、第一選擇層1320a及第一下部電極層1310a，藉此形成第一胞元溝槽CT1。接著，可順次地自緩衝層B蝕刻掉下部導電層1200a，以藉此形成與第一胞元溝槽CT1連通且在第一方向x上延伸的第一下部線溝槽LLT1。因此，可將第一多層1300a形成為可藉由第一胞元溝槽CT1而間隔開的多個第一胞元線1300b，且可將下部導電層1200a形成為可藉由第一下部線溝槽LLT1而間隔開的多個下部導電線1200。第一胞元線1300b可包括第一下部電極線1310b、第一選擇線1320b、第二下部電極線1330b、資料儲存線1340b及第三下部電極線1350b。
在本示例性實施例中，可順次地對第一多層1300a及下部導電層1200a執行蝕刻製程，因此可在同一蝕刻製程中順次地形成第一胞元溝槽CT1及第一下部線溝槽LLT1。
具體而言，可基於如下蝕刻條件藉由各向異性蝕刻製程（anisotropic etching process）而自緩衝層B局部地移除第一多層1300a及下部導電層1200a：第一胞元溝槽CT1及第一下部線溝槽LLT1可向下減小且第一胞元溝槽CT1的側壁與第一下部線溝槽LLT1的側壁可為連續的且例如相對於第二方向y而以第一傾斜角度θ1傾斜。因此，可以如下方式在緩衝層B上將下部導電線1200及第一胞元線1300b形成為單一梯形：所述方式使得第一胞元線1300b的側表面與下部導電線1200的側表面可在同一梯形中彼此共面。
舉例而言，所述梯形的第一傾斜角度θ1可介於相對於第一胞元線1300b的上表面為約70°至約85°範圍內，以使得由第一胞元線1300b與下部導電線1200形成的梯形可具有介於約70°至約85°範圍內的底角。
在本示例性實施例中，可以如下方式選擇及調整第一多層1300a及下部導電層1200a的材料及組成：所述方式使得可僅藉由控制所述蝕刻條件而在同一蝕刻腔室中在單一蝕刻製程中蝕刻掉第一胞元線1300b及下部導電線1200。
參照圖13A及圖13B，可藉由各向同性蝕刻製程（isotropic etching process）而沿第二方向y進一步蝕刻掉第一下部電極線1310b，因此第一下部電極線1310b沿第二方向y的寬度可減小至第二減小寬度WLH 2，第二減小寬度WLH 2可小於第一選擇線1320b的第二寬度WLS 2。
因此，可以如下方式在下部導電線1200與第一選擇線1320b之間形成第二下部胞元凹陷部LCR2：所述方式使得可藉由第一下部電極線1310b的側表面、下部導電線1200的上表面及第一選擇線1320b的下表面來界定第二下部胞元凹陷部LCR2並使得第二下部胞元凹陷部LCR2可與第一胞元溝槽CT1連通。因此，可將各鄰近的第一胞元線之間的絕緣空間擴大成第二下部胞元凹陷部LCR2的大小。
在本示例性實施例中，第一下部電極線1310b的第二減小寬度WLH 2可為第一選擇線1320b的第二寬度WLS 2的約1/4倍至約1/2倍。
可以如下方式控制用於形成第二下部胞元凹陷部LCR2的各向同性蝕刻製程：所述方式使得第一下部電極線1310b可相對於第一選擇線1320b、第二下部電極線1330b、第一資料儲存線1320b、及第三下部電極線1350b具有足夠的蝕刻選擇性。
參照圖14A及圖14B，可在第一胞元溝槽CT1及第一下部線溝槽LLT1中形成第一下部絕緣圖案LIP1，藉此沿第二方向y將各鄰近的第一胞元線1300b及各鄰近的下部導電線1200分隔開。
舉例而言，可在緩衝層B上將絕緣層（圖中未示出）形成為足以填充滿第一胞元溝槽CT1及第一下部線溝槽LLT1的厚度，並接著可將所述絕緣層平坦化直至可暴露出第一胞元線1300b的上表面為止。因此，絕緣層可僅存留於第一胞元溝槽CT1及第一下部線溝槽LLT1中，藉此形成第一下部絕緣圖案LIP1。
由於第一下部線溝槽LLT1及第一胞元溝槽CT1可同時具有相同的絕緣材料，因此可藉由第一下部絕緣圖案LIP1的單一絕緣圖案而將第一胞元線1300b與下部導電線1200彼此分隔開。第一下部絕緣圖案LIP1的實例可包括氧化矽、氮化矽及氮氧化矽。
參照圖15A及圖15B，可以如下方式在第一胞元線1300b及第一下部絕緣圖案LIP1上形成第一組成線1410：所述方式使得第一組成線1410沿第一方向x的寬度可向上減小。
舉例而言，可在第一胞元線1300b及第一下部絕緣圖案LIP1上沈積低電阻金屬，藉此在第一胞元線1300b及第一下部絕緣圖案LIP1上形成第一組成層（圖中未示出）。
用於第一組成層的低電阻金屬的實例可包括鎢（W）、鈦（Ti）、鋁（Al）、銅（Cu）、碳（C）、氮化碳（CN）、氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鈦矽（TiSiN）、氮化鈦碳（TiCN）、氮化鎢（WN）、氮化鈷矽（CoSiN）、氮化鎢矽（WSiN）、氮化鉭（TaN）、氮化鉭碳（TaCN）、氮化鉭矽（TaSiN）等。該些可單獨使用或組合使用。具體而言，第一組成層可包含與下部導電線1200相同的材料。
接著，可在第一組成層上形成第二遮罩圖案M2。第二遮罩圖案可包括在第二方向y上延伸且沿第一方向x間隔開的多個線。
此後，可使用第二遮罩圖案M2作為蝕刻遮罩藉由各向異性蝕刻製程來局部地移除掉第一組成層，直至可暴露出第一胞元線1300b及第一下部絕緣圖案LIP1為止，藉此形成在第二方向y上延伸的第二下部線溝槽LLT2。具體而言，可基於如下蝕刻條件來局部地蝕刻掉第一組成層：第二下部線溝槽LLT2可向下減小且第二下部線溝槽LLT2的側壁可例如相對於第一方向x而以第二傾斜角度θ2傾斜。第二傾斜角度θ2可不同於或相同於第一傾斜角度θ1。因此，可將所述第一組成層形成為可被造型成在第二方向y上延伸的梯形線的第一組成層1410。
由於可將第二下部線溝槽LLT2造型成在第二方向y上延伸的梯形線，因此第一胞元線1300b及第一下部絕緣圖案LIP1可沿第二方向y經由第二下部線溝槽LLT2而交替地暴露出。
在本示例性實施例中，可藉由反應離子蝕刻（reactive ion etching，RIE）製程來形成第一組成線1410。
參照圖16A及圖16B，可自緩衝層B局部地移除可經由第二下部線溝槽LLT2而暴露出的第一胞元線1300b，以藉此形成第一節點分隔孔NH1，可經由第一節點分隔孔NH1暴露出下部導電線1200。第一胞元結構1300可位於下部導電線1200與第一組成線1410的第一交叉點C1的每一者處。
具體而言，由於第一胞元線1300b可包含與第一組成線1410相似的金屬系材料，因此可在形成第二下部線溝槽LLT2及第一組成線1400之後僅藉由改變製程條件（例如，蝕刻氣體以及製程溫度及壓力）來順次地蝕刻掉第一胞元線1300b。在以上蝕刻製程中，可以如下方式針對第一下部電極線至第三下部電極線1310b、1330b及1350b、第一選擇線1320b及第一資料儲存線1320b中的每一者來獨立地調整所述製程條件：所述方式使得可減小第一下部電極線至第三下部電極線1310b、1330b及1350b、第一選擇線1320b及第一資料儲存線1320b之間的接觸電阻。
因此，在第一方向x上藉由第一節點分隔孔NH1將第一胞元線1300b分隔開並在第二方向y上藉由第一下部絕緣圖案LIP1將第一胞元線1300b分隔開，以使得可對第一胞元線1300b進行節點分隔以分隔成多個第一胞元結構1300。
亦即，可藉由用於形成第一節點分隔孔NH1的蝕刻製程而將第一胞元線1300b形成為第一胞元結構1300，第一胞元結構1300具有第一下部電極1310、第一選擇元件1320、第二下部電極1330、第一資料儲存元件1340及第三下部元件1350。此外，可經由第一節點分隔孔NH1而暴露出下部導電線1200的上表面。
舉例而言，可僅藉由控制蝕刻條件而在同一蝕刻腔室中藉由單一蝕刻製程來形成第一節點分隔孔NH1及第二下部線溝槽LIT2。
可基於如下蝕刻條件藉由各向異性蝕刻製程來局部地蝕刻掉第一組成層及第一胞元線1310b：第二下部線溝槽LLT2及第一節點分隔孔NH1可向下減小並且第二下部線溝槽LLT2的側壁與第一節點分隔孔NH1的側壁可為連續的且以第二傾斜角度θ2傾斜。
因此，可以如下方式將第一組成線1410及第一胞元結構1300形成為單一梯形：所述方式使得第一胞元結構1300的側表面與第一組成線1410的側表面可在同一梯形中彼此共面。
舉例而言，與第一傾斜角度θ1相同，所述梯形的第二傾斜角度θ2可介於相對於第一組成線1410的上表面為約70°至約85°範圍內，因此由第一胞元結構1300與第一組成線1410形成的梯形可具有為約70°至約85°的底角。
在經修改示例性實施例中，可使經由第一節點分隔孔NH1而暴露出的下部導電線1210局部地凹陷，藉此在下部導電線1200上形成多個第一線凹陷部LR1。因此，可將下部導電線1210形成為不均勻結構，其中可將第一線凹陷部LR1及第一突出部P1交替排列於所述不均勻結構的上部部分處。可藉由第一凹陷部LR1來界定第一突出部P1且可將第一胞元結構1300排列於第一突出部P1上。
可藉由相對於第一胞元結構1300及第一組成線1410具有蝕刻選擇性的乾式蝕刻製程（dry etching process）或濕式蝕刻製程（wet etching process）來局部地移除下部導電線1200。
下部導電線1200上的各鄰近的第一胞元結構1300之間的熱串擾可因第一線凹陷部LR1的深度而得到充分減小，藉此提高半導體記憶體裝置2000的操作可靠性及穩定性。
參照圖17A及圖17B，可藉由各向同性蝕刻製程而沿第一方向x進一步蝕刻掉第一下部電極1310，因此第一下部電極1310沿第一方向x的寬度可減小至第一減小寬度WLH 1，第一減小寬度WLH 1可小於第一選擇元件1320的第一寬度WLS 1。
因此，可以如下方式在下部導電線1200與第一選擇元件1320之間形成第一下部胞元凹陷部LCR1：所述方式使得可藉由第一下部電極1310的側表面、下部導電線1200的上表面及第一選擇元件1320的下表面來界定第一下部胞元凹陷部LCR1並使得第一下部胞元凹陷部LCR1可與第一節點分隔孔NH1連通。因此，可將各鄰近的第一胞元結構1300之間的絕緣空間擴大成第一下部胞元凹陷部LCR1的大小。
在本示例性實施例中，第一下部電極1310的第一減小寬度WLH 1可為第一選擇元件1320的第一寬度WLS 1的約1/4倍至約1/2倍。
可以如下方式控制用於形成第一下部胞元凹陷部LCR1的各向同性蝕刻製程：所述方式使得第一下部電極1310可相對於第一選擇元件1320、第二下部電極1330、第一資料儲存元件1340、及第三下部電極1350具有足夠的蝕刻選擇性。
如參照圖5A至圖6B所詳細闡述，第一下部線凹陷部LCR1的位置及第二下部線凹陷部LCR2的位置可根據第一胞元結構1300的堆疊結構而變化。
舉例而言，當可以使得第一下部電極層1310a可夾置於第一選擇層1320a與第一資料儲存層1340a之間的方式形成第一多層1300a時，可藉由第一選擇元件1320及第一資料儲存元件1340來界定第一下部胞元凹陷部LCR1及第二下部胞元凹陷部LCR2。
藉由相同的方式，當可以使得可在下部導電層1200a上依序堆疊第三下部電極層1350a、第一資料儲存層1340a、第二下部電極層1330a、第一選擇層1320a及第一下部電極層1310a並使得第一下部電極層1310a可夾置於第一選擇層1320a與第一組成層之間的方式形成第一多層1300a時，可藉由第一選擇元件1320及第一組成線1410來界定第一下部胞元凹陷部LCR1及第二下部胞元凹陷部LCR2。
參照圖18A及圖18B，可在第一節點分隔孔NH1中形成用於對第一胞元結構1300進行絕緣的下部絕緣柱LIC且可在第二下部線溝槽LLT2中形成用於將各第一組成線1410分隔開的下部絕緣線LIL，藉此形成第二下部絕緣圖案LIP2。
舉例而言，可藉由沈積製程將絕緣層（圖中未示出）形成為足以填充滿第二下部線溝槽LLT2及第一節點分隔孔NH1的厚度。接著，可藉由平坦化製程來對絕緣層進行平坦化，直至可暴露出第一組成線1410的上表面為止，藉此同時形成下部絕緣柱LIC及下部絕緣線LIL。第二下部絕緣圖案LIP2可包含氧化矽、氮化矽及氮氧化矽中的一者。
儘管本示例性實施例揭露在同一製程中下部絕緣線LIL可包含與下部絕緣柱LIC相同的絕緣材料，然而可在不同的製程中以不同的絕緣材料獨立地形成下部絕緣柱LIC及下部絕緣線LIL。
因此，可藉由下部絕緣柱LIC而將第一突出部P1上的各第一胞元結構1300分隔開，下部絕緣柱LIC的底部可低於第一胞元結構1300的底表面。因此，各鄰近的記憶體胞元之間的熱串擾可減小，藉此提高半導體記憶體裝置2000的操作可靠性。
參照圖19A及圖19B，可在第一組成線1410及下部絕緣線LIL上形成分隔層1420a、第二組成層1430a、及第二多層1500a。
可在第一組成線1410的整個表面及下部絕緣線LIL的整個表面上形成與第一組成線1410相同的金屬且可對所述金屬進行矽化製程，藉此在第一組成線1410及下部絕緣線LIL上形成金屬矽化物層以作為分隔層1420a。接著，可藉由例如化學氣相沈積（CVD）製程及物理氣相沈積（physical vapor deposition，PVD）製程等沈積製程來在金屬矽化物層上形成第二組成層1430a。
此後，可在第二組成層1430a上依序形成第一上部電極層1510a、第二選擇層1520a、第二上部電極層1530a、第二資料儲存層1540a及第三上部電極層1550a，藉此在第二組成層1430a上形成第二多層1500a。
第二多層1500a可包含與第一多層1300a相同的材料及結構，且可在後續製程中將第二多層1500a形成為第二胞元結構1500。
接著，可在第二多層1500a上形成第三遮罩圖案M3。可將第三遮罩圖案M3形成為在第二方向y上延伸且沿第一方向x間隔開的多個線。
可藉由與參照圖11A及圖11B所詳細闡述的用於第一多層1300a的製程相同的製程來形成第二多層1500a，且可藉由與參照圖13A及圖13B所詳細闡述的用於第二遮罩圖案M2的製程相同的製程來形成第三遮罩圖案M3。
參照圖20A及圖20B，可使用第三遮罩圖案M2作為蝕刻遮罩藉由蝕刻製程來將第二多層1500a局部地移除成線形狀，藉此形成可在第二方向y上延伸的第二胞元溝槽CT2及第二上部線溝槽ULT2。因此，可將第二多層1500a形成為多個第二胞元線1500b，所述多個第二胞元線1500b可在第二方向y上延伸且沿第一方向x藉由第二胞元溝槽CT2而間隔開。此外，可分別將分隔層1420a及第二組成層1430a形成為分隔線1420及第二組成線1430。具體而言，可將分隔線1420、第二組成線1430及第二胞元線1500b形成為單一梯形。
舉例而言，可將第二多層1500a蝕刻成線形狀，藉此形成第二胞元溝槽CT2並形成第二胞元線1500b，可經由第二胞元溝槽CT2暴露出第二組成層12430a，正如同第一胞元線1300b，在第二胞元線1500b中，可在第二組成層1430a上堆疊第一上部電極線1510b、第二選擇線1520b、第二上部電極線1530b、第二資料儲存線1540b及第三上部電極線1550b。接著，可將第二組成層1430a及分隔層1420a順次地蝕刻成線形狀，藉此形成可與第二胞元溝槽CT2連通的第二上部線溝槽ULT2並在第一組成線1410上形成第二組成線1430及分隔線1420。
具體而言，可藉由順次的蝕刻製程來連續地形成第二胞元溝槽CT2及第二上部線溝槽ULT2，因而可將分隔線1420、第二組成線1430及第二胞元線1500b造型成單一形狀。
可基於如下蝕刻條件藉由各向異性蝕刻製程來將第二多層1500a、第二組成層1430a及分隔層1420a局部地移除成線形狀：第二胞元溝槽CT2及第二上部線溝槽ULT2可向下減小且第二胞元溝槽CT2的側壁與第二上部線溝槽ULT2的側壁可為連續的且以第二傾斜角度θ2傾斜。
因此，可以如下方式在第一組成線1410上將分隔線1420、第二組成線1430、及第二胞元線1500b形成為單一梯形：所述方式使得第二胞元線1500b的側表面、第二組成線1430的側表面、及分隔線1420的側表面可在同一梯形中彼此共面。
當可以與第二下部線溝槽LLT2及第一節點分隔孔NH1相同的傾斜角度減小第二胞元溝槽CT2及第二上部線溝槽ULT2時，第二上部線溝槽ULT2可構成上部反轉梯形的下部部分，且第二下部線溝槽LLT2可構成下部反轉梯形的上部部分。如此一來，第二上部線溝槽ULT2的寬度WULT 可小於第二下部線溝槽LLT2的寬度WLLT 且第一組成線1410的寬度可大於第二組成線1430的寬度。
第一組成線1410可充當第一記憶體堆疊MC1的位元線且第二組成線1430可充當第二記憶體堆疊MC2的位元線。因此，可藉由分隔線1420而將由第一組成線1410與第二組成線1430形成的堆疊結構形成為中間導電線1400並設置成半導體記憶體裝置2000的共用位元線。
因此，各鄰近的第一記憶體堆疊MC1與第二記憶體堆疊MC2之間的中間導電線1400的交叉間隙Gc可增大第二上部線溝槽ULT2的寬度WULT 與第二下部線溝槽LLT2的寬度WLLT 之間的差值，且各鄰近的中間導電線1400之間的絕緣空間可因第一胞元結構1300及第二胞元結構1500的梯形形狀而最大化。絕緣空間的增大可使得第二下部絕緣圖案LIP2的寬度及第二上部絕緣圖案UIP2的寬度增大，藉此增大彼此相鄰的第一記憶體堆疊MC1與第二記憶體胞元MC2之間的崩潰電壓餘裕。
此外，第二下部線溝槽LLT2的寬度WLLT 的增大可使得用於形成第三遮罩圖案M3的光刻製程的對準餘裕（aligning margin）增加，藉此減少第二上部線溝槽ULT2與第二下部線溝槽LLT2之間的未對準（misalignment）。
舉例而言，第二胞元溝槽CT2及第二上部線溝槽ULT2的第二傾斜角度θ2可介於相對於第二胞元線1500b的上表面為約70°至約85°範圍內，以使得由第二胞元線1500b、第二組成線1430、及分隔線1420形成的梯形可具有為約70°至約85°的底角。
參照圖21A及圖21B，可藉由各向同性蝕刻製程而沿第一方向x進一步蝕刻掉第一上部電極線1510b，因此可將第一上部電極線1510b沿第一方向x的寬度減小至第一減小寬度WUH 1，第一減小寬度WUH 1可小於第二選擇線1520b的第一寬度WUS 1。
因此，可以如下方式在第二組成線1430與第二選擇線1520b之間形成第一上部胞元凹陷部UCR1：所述方式使得可藉由第一上部電極線1510b的側表面、第二組成線1430的上表面及第二選擇線1520b的下表面來界定第一上部胞元凹陷部UCR1並使得第一上部胞元凹陷部UCR1可與第二胞元溝槽CT2連通。因此，可將各鄰近的第二胞元線1500b之間的絕緣空間擴大成第一上部胞元凹陷部UCR1的大小。
在本示例性實施例中，第一上部電極線1510b的第一減小寬度WUH 1可為第二選擇線1520b的第一寬度WUS 1的約1/4倍至約1/2倍。
可以如下方式控制用於形成第一上部胞元凹陷部UCLR1的各向同性蝕刻製程：所述方式使得第一上部電極線1510b可相對於第二選擇線1520b、第二上部電極線1530b、第二資料儲存線1540b及第三上部電極線1550b具有足夠的蝕刻選擇性。
參照圖22A及圖22B，可在第二胞元溝槽CT2及第二上部線溝槽ULT2中形成第二上部絕緣圖案UIP2，藉此沿第二方向y將各鄰近的第二胞元線1500b、各鄰近的第二組成線1430及各鄰近分隔線1420分隔開。
舉例而言，可將絕緣層（圖中未示出）形成為足以填充滿第二胞元溝槽CT2及第二上部線溝槽ULT2的厚度，並接著可將所述絕緣層平坦化直至可暴露出二胞元線1500b的上表面為止。因此，絕緣層可僅存留於第二胞元溝槽CT2及第二上部線溝槽ULT2中，藉此形成第二上部絕緣圖案UIP2。
由於第二上部線溝槽ULT2及第二胞元溝槽CT2可同時具有相同的絕緣材料，因此可藉由第二上部絕緣圖案UIP2的單一絕緣圖案而將第二胞元線1500b、第二組成線1430及分隔線1420彼此分隔開。第二上部絕緣圖案UIP2的實例可包括氧化矽、氮化矽及氮氧化矽。
參照圖23A及圖23B，可以如下方式在第二胞元線1500b及第二上部絕緣圖案UIP2上形成上部導電線1600：所述方式使得上部導電線1600沿第二方向y的寬度可向上減小。
舉例而言，可在第二胞元線1500b及第二上部絕緣圖案UIP2上沈積低電阻金屬，藉此在第二胞元線1500b及第二上部絕緣圖案UIP2上形成上部導電層（圖中未示出）。
用於上部導電層的低電阻金屬的實例可包括鎢（W）、鈦（Ti）、鋁（Al）、銅（Cu）、碳（C）、氮化碳（CN）、氮化鈦（TiN）、氮化鈦鋁（TiAlN）、氮化鈦矽（TiSiN）、氮化鈦碳（TiCN）、氮化鎢（WN）、氮化鈷矽（CoSiN）、氮化鎢矽（WSiN）、氮化鉭（TaN）、氮化鉭碳（TaCN）、氮化鉭矽（TaSiN）等。該些可單獨使用或組合使用。具體而言，第一組成層可包含與下部導電線1200相同的材料。
接著，可在上部導電層上形成第四遮罩圖案M4。第四遮罩圖案M4可包括在第一方向x上延伸且沿第二方向y間隔開的多個線。
此後，可使用第四遮罩圖案M4作為蝕刻遮罩藉由各向異性蝕刻製程來局部地移除掉上部導電層，直至可暴露出第二胞元線1500b及第二上部絕緣圖案UIP2為止，藉此形成在第一方向x上延伸的第一上部線溝槽ULT1。具體而言，可基於如下蝕刻條件來局部地蝕刻掉上部導電層：第一上部線溝槽ULT1可向下減小且第一上部線溝槽ULT1的側壁可以第一傾斜角度θ1傾斜。第一傾斜角度θ1可不同於或相同於第二傾斜角度θ2。因此，可將所述上部導電層形成為可被造型成在第一方向x上延伸的梯形線的上部導電線1600。
由於可將第一上部線溝槽ULT1造型成在第一方向x上延伸的梯形線，因此第二胞元線1500b及第二上部絕緣圖案UIP2可沿第一方向x經由第一上部線溝槽ULT1而交替地暴露出。
在本示例性實施例中，可藉由反應離子蝕刻（RIE）製程來形成上部導電線1600。
參照圖24A及圖24B，可局部地移除可經由第一上部線溝槽ULT1而暴露出的第二胞元線1500b，以藉此形成第二節點分隔孔NH2，可經由第二節點分隔孔NH2局部地暴露出第二組成線1430。因此，可對第二胞元線1500b進行節點分隔以分隔成第二胞元結構1500，第二胞元結構1500可位於上部導電線1600與第二組成線1430的第二交叉點C2的每一者處。
由於第二胞元線1500b可包含與上部導電線1600相似的金屬系材料，因此可順次地在形成第一上部線溝槽ULT1及上部導電線1600之後僅藉由改變製程條件（例如，蝕刻氣體以及製程溫度及壓力）來蝕刻掉第二胞元線1500b。在以上蝕刻製程中，可以如下方式針對第一上部電極線至第三上部電極線1510b、1530b及1550b、第二選擇線1520b、及第二資料儲存線1540b中的每一者來獨立地調整所述製程條件：所述方式使得可減小或最小化第一上部電極線至第三上部電極線1510b、1530b及1550b、第二選擇線1520b及第二資料儲存線1540b之間的接觸電阻。因此，可在第二方向y上藉由第二節點分隔孔NH2將第二胞元線1500b分隔開並在第一方向x上藉由第二上部絕緣圖案UIP2將第二胞元線1500b分隔開，以使得可對第二胞元線1500b進行節點分隔以分隔成多個第二胞元結構1500。
亦即，可藉由用於形成第二節點分隔孔NH2的蝕刻製程而將第二胞元線1500b形成為第二胞元結構1500，第二胞元結構1500具有第一上部電極1510、第二選擇元件1520、第二上部電極1530、第二資料儲存元件1540及第三上部元件1550。此外，可經由第二節點分隔孔NH2而暴露出第二組成線1430的上表面。
舉例而言，可僅藉由控制蝕刻條件而在同一蝕刻腔室中藉由單一蝕刻製程來形成第二節點分隔孔NH2及第一上部線溝槽UIT1。
可基於如下蝕刻條件藉由各向異性蝕刻製程來局部地蝕刻掉上部導電層及第二胞元線1500b：第一上部線溝槽ULT1及第二節點分隔孔NH2可向下減小並且第一上部線溝槽ULT1的側壁與第二節點分隔孔NH2的側壁可為連續共面的且以第一傾斜角度θ1傾斜。
因此，可以如下方式將上部導電線1600及第二胞元結構1500形成為單一梯形：所述方式使得第二胞元結構1500的側表面與上部導電線1600的側表面可在同一梯形中彼此共面。
舉例而言，與第二傾斜角度θ2相同，所述梯形的第一傾斜角度θ1可介於相對於上部導電線1600的上表面為約70°至約85°範圍內，因此由第二胞元結構1500與上部導電線1600形成的梯形可具有為約70°至約85°的底角。
在本示例性實施例中，第二胞元溝槽CT2的第一傾斜角度θ1可與第二上部線溝槽ULT2及第二節點分隔孔NH2的第二傾斜角度θ2實質上相同。然而，第一傾斜角度θ1與第二傾斜角度θ2可根據半導體記憶體裝置2000的交叉點胞元陣列的要求而彼此不同。
在經修改示例性實施例中，可使經由第二節點分隔孔NH2而暴露出的第二組成線1430局部地凹陷，藉此在第二組成線1430上形成多個第二線凹陷部LR2。因此，可將第二組成線1430形成為不均勻結構，其中可將第二線凹陷部LR2及第二突出部P2交替排列於所述不均勻結構的上部部分處。可藉由第二凹陷部LR2來界定第二突出部P2且可將第二胞元結構1500排列於第二突出部P2上。
可藉由相對於第二胞元結構1500具有蝕刻選擇性的乾式蝕刻製程或濕式蝕刻製程來局部地移除第二組成線1430。
因此，第二組成線1430上的各鄰近的第二胞元結構1500之間的熱串擾可因第二線凹陷部LR2的深度而得到充分減小，藉此提高半導體記憶體裝置2000的操作可靠性及穩定性。
參照圖25A及圖25B，可藉由各向同性蝕刻製程而沿第二方向y進一步蝕刻掉第一上部電極1510，因此第一上部電極1510沿第二方向y的寬度可減小至第二減小寬度WUH 2，第二減小寬度WUH 2可小於第二選擇元件1520的第二寬度WUS 2。
因此，可以如下方式在第二組成線1430與第二選擇元件1520之間形成第二上部胞元凹陷部UCR2：所述方式使得可藉由第一上部電極1510的側表面、第二組成線1430的上表面及第二選擇元件1520的下表面來界定第二上部胞元凹陷部UCR2並使得第二上部胞元凹陷部UCR2可與第二節點分隔孔NH2連通。因此，可將各鄰近的第二胞元結構1500之間的絕緣空間擴大成第二上部胞元凹陷部UCR2的大小。
在本示例性實施例中，第一上部電極1510的第二減小寬度WUH 2可為第二選擇元件1520的第二寬度WUS 2的約1/4倍至約1/2倍。
可以如下方式控制用於形成第二上部胞元凹陷部UCR2的各向同性蝕刻製程：所述方式使得第一上部電極1510可相對於第二選擇元件1520、第二上部電極1530、第二資料儲存元件1540、第三上部電極1550及第二組成線1430具有足夠的蝕刻選擇性。
如參照圖5A至圖6B所詳細闡述，與胞元結構300的修改方案相似，第一上部線凹陷部UCR1的位置及第二上部線凹陷部UCR2的位置可根據第二胞元結構1500的堆疊結構而變化。
舉例而言，當可以使得第一上部電極層1510a可夾置於第二選擇層1520a與第二資料儲存層1540a之間的方式形成第二多層1500a時，可藉由第二選擇元件1520及第二資料儲存元件1540來界定第一上部胞元凹陷部UCR1及第二上部胞元凹陷部UCR2。
藉由相同的方式，當可以使得可在第二組成層1430上依序堆疊第三上部電極層1550a、第二資料儲存層1540a、第二上部電極層1530a、第二選擇層1520a及第一上部電極層1510a並使得第一上部電極層1510a可夾置於第二選擇層1520a與上部導電層之間的方式形成第二多層1500a時，可藉由第二選擇元件1520及上部導電線1600來界定第一上部胞元凹陷部UCR1及第一上部胞元凹陷部UCR2。
參照圖26A及圖26B，可在第二節點分隔孔NH2中形成用於對第二胞元結構1500進行絕緣的上部絕緣柱UIC且可在第一上部線溝槽ULT1中形成用於將各上部導電線1600分隔開的上部絕緣線UIL，藉此形成第一上部絕緣圖案UIP1。
舉例而言，可藉由沈積製程將絕緣層（圖中未示出）形成為足以填充滿第一上部線溝槽ULT1及第二節點分隔孔NH2的厚度。接著，可藉由平坦化製程來對絕緣層進行平坦化，直至可暴露出上部導電線1600的上表面為止，藉此同時形成上部絕緣柱UIC及上部絕緣線UIL。第一上部絕緣圖案UIP1可包含氧化矽、氮化矽、及氮氧化矽中的一者。
儘管本示例性實施例揭露在同一製程中上部絕緣線UIL可包含與上部絕緣柱UIC相同的絕緣材料，然而可在不同的製程中以不同的絕緣材料獨立地形成上部絕緣柱UIC及上部絕緣線UIL。
可藉由上部絕緣柱UIC而將第二突出部P2上的各第二胞元結構1500分隔開，上部絕緣柱UIC的底部可低於第二胞元結構1500的底表面。因此，第二記憶體堆疊MC2的各鄰近的記憶體胞元之間的熱串擾可減小，藉此提高半導體記憶體裝置2000的操作可靠性。
根據半導體記憶體裝置及其製造方法的示例性實施例，可提供具有交叉點胞元陣列的半導體記憶體裝置且每一胞元可包括具有加熱器電極、選擇器（例如，雙向定限開關）、及資料儲存元件的胞元結構。可將加熱器的寬度減小成小於選擇器的寬度，且可在胞元結構中設置橫向的胞元凹陷，以使得各鄰近的胞元結構之間的間隙距離可增大與胞元凹陷一樣大的程度且可擴大各鄰近的胞元結構之間的絕緣空間，藉此改善半導體記憶體裝置的絕緣特性。因此，在所述半導體記憶體裝置中，各鄰近的胞元之間的電性幹擾可得到充分降低。具體而言，當半導體記憶體裝置的交叉點胞元陣列以3維結構設置於垂直堆疊的記憶體胞元中時，可僅藉由將所述胞元結構造型成梯形而使下部記憶體堆疊與上部記憶體堆疊之間的崩潰電壓余裕得到充分減小。
共用位元線的第一位元線可位於下部梯形記憶體堆疊MC1的頂部部分處且共用位元線的第二位元線可位於上部梯形記憶體堆疊MC2的底部部分處。因此，第一位元線的寬度可較第二位元線的寬度小得多，且各鄰近的下部記憶體堆疊MC1與上部記憶體堆疊MC2之間的交叉間隙Gc可增大下部位元線與上部位元線之間的寬度差，此可使各鄰近的下部記憶體堆疊與上部記憶體堆疊之間的崩潰電壓余裕得到充分增加。此外，各鄰近的下部胞元結構的上部部分之間的間隙距離可因所述梯形形狀而增大，藉此使得用於形成上部胞元結構的製程餘裕增大。
各示例性實施例提供半導體記憶體裝置，所述半導體記憶體裝置具有其中間隙距離在各鄰近的胞元結構之間增大的交叉點陣列結構，藉此改善所述半導體記憶體裝置的絕緣特性及定限餘裕以及所述半導體記憶體裝置的製造方法。因此，絕緣空間增大且崩潰電壓余裕增加。
本文中已揭露各種示例性實施例，且儘管採用具體用語，然而該些用語僅是以通常意義及闡述性意義來使用且欲以通常意義及闡述性意義來理解，而並非用於限制目的。在某些情形中，除非另外明確地指明，否則如在本申請案提出申請之前對於此項技術中具有通常知識者將顯而易見，結合一特定實施例所述的特徵、特性、及/或元件可單獨使用或與結合其他實施例所述的特徵、特性、及/或元件組合使用。因此，熟習此項技術者應理解，在不背離由以下申請專利範圍所述的本發明的精神及範圍的條件下，可作出各種形式及細節上的變化。
10‧‧‧裝置隔離層
20‧‧‧周邊閘極結構
21‧‧‧閘極絕緣圖案
22‧‧‧閘電極
30‧‧‧接面區域
40‧‧‧層間絕緣層
50‧‧‧接觸插塞
60‧‧‧配線結構
70‧‧‧保護層
100、1100‧‧‧基板
200‧‧‧第一導電線
300‧‧‧胞元結構
310‧‧‧電極/第一電極
320‧‧‧選擇元件
330‧‧‧電極/第二電極
340‧‧‧資料儲存元件
350‧‧‧電極/第三電極
400‧‧‧第二導電線
1000‧‧‧記憶體裝置/半導體記憶體裝置
1200‧‧‧下部導電線
1200a‧‧‧下部導電層
1300‧‧‧第一胞元結構
1300a‧‧‧第一多層
1300b‧‧‧第一胞元線
1310‧‧‧下部電極/第一下部電極
1310a‧‧‧第一下部電極層
1310b‧‧‧第一下部電極線
1320‧‧‧選擇元件/第一選擇元件
1320a‧‧‧第一選擇層/第一開關層
1320b‧‧‧第一選擇線
1330‧‧‧下部電極/第二下部電極
1330a‧‧‧第二下部電極層
1330b‧‧‧第二下部電極線
1340‧‧‧第一資料儲存元件
1340a‧‧‧資料儲存層/第一資料儲存層
1340b‧‧‧資料儲存線/第一資料儲存線
1350‧‧‧下部電極/第三下部電極/第三下部元件
1350a‧‧‧第三下部電極層
1350b‧‧‧第三下部電極線
1400‧‧‧中間導電線
1410‧‧‧第一組成線/第一組成層
1420‧‧‧分隔線
1420a‧‧‧分隔層
1430‧‧‧第二組成線
1430a‧‧‧第二組成層
1500‧‧‧第二胞元結構
1500a‧‧‧第二多層
1500b‧‧‧第二胞元線
1510‧‧‧上部電極/第一上部電極
1510a‧‧‧第一上部電極層
1510b‧‧‧第一上部電極線
1520‧‧‧第二選擇元件
1520a‧‧‧第二選擇層
1520b‧‧‧第二選擇線
1530‧‧‧上部電極/第二上部電極
1530a‧‧‧第二上部電極層
1530b‧‧‧第二上部電極線
1540‧‧‧第二資料儲存元件
1540a‧‧‧第二資料儲存層
1540b‧‧‧第二資料儲存線
1550‧‧‧上部電極/第三上部電極/第三上部元件
1550a‧‧‧第三上部電極層
1550b‧‧‧第三上部電極線
1600‧‧‧上部導電線
2000‧‧‧半導體記憶體裝置
B‧‧‧緩衝層/絕緣緩衝層
BL‧‧‧位元線
C‧‧‧交叉點
C1‧‧‧交叉點/第一交叉點
C2‧‧‧交叉點/第二交叉點
CR1‧‧‧第一胞元凹陷部
CR2‧‧‧第二胞元凹陷部
CT1‧‧‧第一胞元溝槽
CT2‧‧‧第二胞元溝槽
D‧‧‧開關裝置
Gc‧‧‧交叉間隙
I-I’、II-II’‧‧‧線
IC‧‧‧絕緣柱
IL‧‧‧絕緣線
IP‧‧‧絕緣圖案
IP1‧‧‧元件/第一絕緣圖案
IP2‧‧‧元件/第二絕緣圖案
LCR1‧‧‧第一下部胞元凹陷部
LCR2‧‧‧第二下部胞元凹陷部
LIC‧‧‧下部絕緣柱
LIL‧‧‧下部絕緣線
LIP1‧‧‧第一下部絕緣圖案
LIP2‧‧‧第二下部絕緣圖案
LLT1‧‧‧第一下部線溝槽
LLT2‧‧‧第二下部線溝槽
LR‧‧‧線凹陷部
LR1‧‧‧第一線凹陷部
LR2‧‧‧第二線凹陷部
M1‧‧‧第一遮罩圖案
M2‧‧‧第二遮罩圖案
M3‧‧‧第三遮罩圖案
M4‧‧‧第四遮罩圖案
MS1‧‧‧記憶體堆疊
MS2‧‧‧記憶體堆疊
NH1‧‧‧第一節點分隔孔
NH2‧‧‧第二節點分隔孔
P‧‧‧突出部
P1‧‧‧第一突出部
P2‧‧‧第二突出部
Rp‧‧‧可變電阻器
PS‧‧‧周邊結構
UCR1‧‧‧第一上部胞元凹陷部
UCR2‧‧‧第二上部胞元凹陷部
UIC‧‧‧上部絕緣柱
UIL‧‧‧上部絕緣線
UIP1‧‧‧第一上部絕緣圖案
UIP2‧‧‧第二上部絕緣圖案
ULT1‧‧‧第一上部線溝槽
ULT2‧‧‧第二上部線溝槽
Wh1、WLS1、WUS1、Ws1‧‧‧第一寬度
Wh2、WLS2、WUS2、Ws2‧‧‧第二寬度
WLH1、WUH1‧‧‧第一減小寬度
WLH2、WUH2‧‧‧第二減小寬度
WLLT、WULT‧‧‧寬度
WL‧‧‧字元線
WLC‧‧‧字元線觸點
x‧‧‧第一方向
y‧‧‧第二方向
z‧‧‧向
θ1‧‧‧第一傾斜角度
θ2‧‧‧第二傾斜角度
藉由參照附圖來詳細闡述各示例性實施例，各特徵將對於熟習此項技術者而言變得顯而易見，在附圖中：
圖1說明根據實施例的半導體記憶體裝置的立體圖。
圖2說明圖1中的半導體記憶體裝置的胞元陣列的佈局。
圖3說明圖2中所示半導體記憶體裝置的胞元陣列的等效電路圖。
圖4A說明沿圖2所示的線I-I’截取的剖視圖。
圖4B說明沿圖2所示的線II-II’截取的剖視圖。
圖5A及圖5B說明圖4A及圖4B中所示半導體記憶體裝置的第一修改方案的剖視圖。
圖6A及圖6B說明圖4A及圖4B中所示半導體記憶體裝置的第二修改方案的剖視圖。
圖7說明根據實施例的其中在胞元結構下方設置周邊電路結構的半導體記憶體裝置的剖視圖。
圖8說明根據另一示例性實施例的具有圖2中所示胞元陣列的半導體記憶體裝置的立體圖。
圖9A說明圖8所示裝置中的沿圖2所示的線I-I’截取的剖視圖。
圖9B說明圖8所示裝置中的沿圖2所示的線II-II’截取的剖視圖。
圖10說明根據實施例的其中在胞元結構下方設置周邊電路結構的多重堆疊記憶體裝置（multi-stack memory device）的剖視圖。
圖11A至圖26B說明根據實施例的製造半導體記憶體裝置的方法中的各階段的剖視圖。

Claims (25)

  1. 一種半導體記憶體裝置，包括： 第一導電線，在基板上在第一方向上延伸； 第二導電線，在所述第一導電線之上在第二方向上延伸，所述第一導電線與所述第二導電線在交叉點處彼此交叉； 胞元結構，位於所述交叉點的每一者處，所述胞元結構中的每一者具有：資料儲存元件；選擇元件，對所述資料儲存元件施加胞元選擇訊號並改變所述資料儲存元件的資料狀態；以及電極元件，所述電極元件具有至少一個電極，所述至少一個電極的接觸面積小於所述選擇元件的接觸面積；以及 絕緣圖案，使所述第一導電線及所述第二導電線與所述胞元結構彼此絕緣。
  2. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述電極元件包括： 第一電極，產生熱量並接觸所述第一導電線及所述第二導電線中的一者； 第二電極，位於所述選擇元件與所述資料儲存元件之間；以及 第三電極，接觸所述第一導電線及所述第二導電線中的另一者，所述第一電極具有較所述選擇元件的所述接觸面積小的接觸面積。
  3. 如申請專利範圍第2項所述的半導體記憶體裝置，其中所述選擇元件包括雙向定限開關（OTS）且所述資料儲存元件包括可相變材料。
  4. 如申請專利範圍第3項所述的半導體記憶體裝置，其中 所述第一電極、所述選擇元件、所述第二電極、所述資料儲存元件及所述第三電極以梯形形狀依序堆疊於所述第一導電線上，且 所述胞元結構包括胞元凹陷部，所述胞元凹陷部由所述第一電極的側表面、所述選擇元件的下表面以及所述第一導電線的上表面而界定，且所述胞元凹陷部被所述絕緣圖案填充。
  5. 如申請專利範圍第3項所述的半導體記憶體裝置，其中 所述第二電極、所述選擇元件、所述第一電極、所述資料儲存元件及所述第三電極以梯形形狀依序堆疊於所述第一導電線上，且 所述胞元結構包括胞元凹陷部，所述胞元凹陷部由所述第一電極的側表面、所述選擇元件的上表面以及所述資料儲存元件的下表面而界定，且所述胞元凹陷部被所述絕緣圖案填充。
  6. 一種半導體記憶體裝置，包括： 下部導電線，在基板上在第一方向上延伸； 中間導電線，在所述下部導電線之上在第二方向上延伸，所述下部導電線與所述中間導電線在多個第一交叉點處彼此交叉，所述中間導電線具有第一組成線及第二組成線，所述第二組成線具有較所述第一組成線的寬度大的寬度； 上部導電線，在所述中間導電線之上在所述第一方向上延伸，所述中間導電線與所述上部導電線在多個第二交叉點處彼此交叉； 多個第一胞元結構，位於所述下部導電線與所述第一組成線的所述第一交叉點的每一者處，所述第一胞元結構中的每一者具有：第一資料儲存元件；第一選擇元件，對所述第一資料儲存元件施加胞元選擇訊號並改變所述第一資料儲存元件的資料狀態；以及下部電極元件，所述下部電極元件具有至少一個電極，所述至少一個電極具有較所述第一選擇元件的接觸面積小的接觸面積；以及 多個第二胞元結構，位於所述第二組成線與所述上部導電線的所述第二交叉點的每一者處，所述第二胞元結構中的每一者具有：第二資料儲存元件；第二選擇元件，對所述第二資料儲存元件施加胞元選擇訊號並改變所述第二資料儲存元件的資料狀態；以及上部電極元件，所述上部電極元件具有至少一個電極，所述至少一個電極的接觸面積小於所述第二選擇元件的接觸面積。
  7. 如申請專利範圍第6項所述的半導體記憶體裝置，其中所述中間導電線更包括位於所述第一組成線與所述第二組成線之間的分隔線，以使得所述第二組成線覆蓋所述分隔線的整個上表面，且所述第二組成線的側表面與所述分隔線的側表面保持連續且共面，並且所述第一組成線局部地覆蓋所述分隔線的下表面且所述第一組成線的側表面不與所述分隔線的側表面保持連續。
  8. 如申請專利範圍第7項所述的半導體記憶體裝置，其中所述第一組成線及所述第二組成線包含同一金屬材料，且所述分隔線包含所述第一組成線及所述第二組成線的所述金屬材料的氮化物。
  9. 如申請專利範圍第7項所述的半導體記憶體裝置，更包括： 下部絕緣圖案，使所述下部導電線、所述第一組成線及所述第一胞元結構彼此絕緣，以使得所述第一絕緣圖案覆蓋所述分隔線的下表面及所述第一組成線的所述側表面；以及 上部絕緣圖案，使所述上部導電線、所述第二組成線及所述第二胞元結構彼此絕緣，以使得所述第二絕緣圖案覆蓋所述分隔線的所述側表面並連接至所述第一絕緣圖案。
  10. 如申請專利範圍第9項所述的半導體記憶體裝置，其中： 所述第一胞元結構包括以梯形形狀堆疊於所述下部導電線上的多層結構，且所述第一組成線以如下構型覆蓋所述多層結構的上表面：所述構型使得所述第一組成線的側表面以與所述多層結構的所述梯形形狀相同的角度傾斜且所述第一胞元結構的側表面與所述第一組成線的側表面共面，且 所述第二胞元結構包括以梯形形狀堆疊於所述第二組成線上的多層結構，且所述第二組成線的所述側表面以與所述多層結構的所述梯形形狀相同的角度傾斜，並且所述第二胞元結構的側表面與所述第二組成線的側表面共面。
  11. 如申請專利範圍第10項所述的半導體記憶體裝置，其中所述下部電極元件包括：第一下部電極，排列於所述下部導電線上以作為加熱器且具有較所述第一選擇元件的寬度小的寬度；第二下部電極，位於所述第一選擇元件與所述第一資料儲存元件之間；以及第三下部電極，位於所述第一資料儲存元件與所述第一組成線之間，且所述第一胞元結構包括下部胞元凹陷部，所述下部胞元凹陷部由所述第一下部電極的側表面、所述第一選擇元件的下表面及所述下部導電線的上表面而界定，且所述下部胞元凹陷部被所述下部絕緣圖案填充。
  12. 如申請專利範圍第11項所述的半導體記憶體裝置，其中所述第一下部電極與所述第二下部電極互換，以使得所述第一下部電極位於所述第一選擇元件與所述第一資料儲存元件之間，且所述下部胞元凹陷部由所述第一下部電極的所述側表面、所述第一選擇元件的上表面及所述第一資料儲存元件的下表面界定。
  13. 如申請專利範圍第10項所述的半導體記憶體裝置，其中所述上部電極元件包括：第一上部電極，排列於所述第二組成線上以作為加熱器且具有較所述第二選擇元件的寬度小的寬度；第二上部電極，位於所述第二選擇元件與所述第二資料儲存元件之間；以及第三上部電極，夾置於所述第二資料儲存元件與所述上部導電線之間，且所述第二胞元結構包括上部胞元凹陷部，所述上部胞元凹陷部由所述第一上部電極的側表面、所述第二選擇元件的下表面及所述第二組成線的上表面而界定，且所述上部胞元凹陷部被所述上部絕緣圖案填充。
  14. 如申請專利範圍第13項所述的半導體記憶體裝置，其中所述第一上部電極與所述第二上部電極互換，以使得所述第一上部電極夾置於所述第二選擇元件與所述第二資料儲存元件之間，且所述上部胞元凹陷部由所述第一上部電極的所述側表面、所述第二選擇元件的上表面及所述第二資料儲存元件的下表面而界定。
  15. 如申請專利範圍第6項所述的半導體記憶體裝置，其中所述第一選擇元件及所述第二選擇元件包括垂直PN接面二極體、肖特基二極體及雙向定限開關（OTS）中的一者。
  16. 如申請專利範圍第15項所述的半導體記憶體裝置，其中所述雙向定限開關包含砷（As）、鍺（Ge）、硒（Se）、碲（Te）、矽（Si）、鉍（Bi）、鈉（S）、銻（Sb）及其組合中的任一者。
  17. 如申請專利範圍第16項所述的半導體記憶體裝置，其中所述雙向定限開關包含其中將硒（Se）及鈉（S）與鍺（Ge）、矽（Si）、砷（As）及碲（Te）的化合物進行組合的6元素材料。
  18. 一種製造半導體記憶體裝置的方法，所述方法包括： 在基板上形成由下部導電線及第一胞元線形成的多個梯形堆疊線，由所述下部導電線及所述第一胞元線形成的所述堆疊線在第一方向上延伸且藉由第一下部絕緣圖案而彼此分隔開； 形成多個第一組成線，所述多個第一組成線在第二方向上延伸且被造型成梯形，以使得所述第一組成線交替地接觸所述第一胞元線及所述第一下部絕緣圖案並且一對所述第一組成線藉由第二線溝槽而間隔開； 局部地移除所述第二溝槽中的所述第一胞元線，藉此形成多個第一節點分隔孔並在所述下部導電線與所述第一組成線的每一交叉點處形成多個第一胞元結構，所述下部導電線經由所述多個第一節點分隔孔而暴露出； 在所述第一節點分隔孔及所述第二線溝槽中形成第二下部絕緣圖案，藉此將所述第一胞元結構與所述第一組成線彼此分隔開； 在所述第一組成線中的每一者上形成由分隔線、第二組成線及第二胞元線形成的多個梯形堆疊線，由所述分隔線、所述第二組成線及所述第二胞元線形成的所述堆疊線在所述第二方向上延伸且藉由第二上部絕緣圖案而彼此分隔開； 形成多個上部導電線，所述多個上部導電線在所述第一方向上延伸且被造型成梯形，以使得所述上部導電線交替地接觸所述第二胞元線及所述第一第二上部絕緣圖案並且一對所述上部導電線藉由第一線溝槽而間隔開； 局部地移除所述第一溝槽中的所述第二胞元線，藉此形成多個第二節點分隔孔並在所述第二組成線與所述上部導電線的每一交叉點處形成多個第二胞元結構，所述第二組成線經由所述多個第二節點分隔孔而暴露出；以及 在所述第二節點分隔孔及所述第一線溝槽中形成第一上部絕緣圖案，藉此將所述第二結構與所述上部導電線彼此分隔開。
  19. 如申請專利範圍第18項所述的方法，其中在所述基板上形成由所述下部導電線及所述第一胞元線形成的所述梯形堆疊線包括： 在所述基板上依序形成下部導電層及第一多層，所述第一多層包括第一選擇層、第一資料儲存層及下部電極層； 以在所述第一方向上延伸的線形狀局部地移除所述第一多層及所述下部導電層，藉此形成寬度向下減小的多個第一胞元溝槽及由所述下部導電線及所述第一胞元線形成的所述梯形堆疊線，所述梯形堆疊線藉由所述第一胞元溝槽而間隔開；以及 在所述第一溝槽中填充絕緣材料，藉此形成被造型成反轉梯形的所述第一下部絕緣圖案。
  20. 如申請專利範圍第18項所述的方法，其中形成由所述分隔線、所述第二組成線及所述第二胞元線形成的多個所述梯形堆疊線包括： 在所述第一組成線及所述第二下部絕緣圖案上依序形成分隔層、第二組成層及第二多層，所述第二多層包括第二選擇層、第二資料儲存層及上部電極層； 以在所述第二方向上延伸的線形狀局部地移除所述第二多層、所述第二組成層及所述分隔層，藉此形成寬度向下減小的多個第二胞元溝槽及由所述分隔線、所述第二組成線及所述第二胞元線形成的所述梯形堆疊線，所述梯形堆疊線藉由所述第二胞元溝槽而間隔開；以及 在所述第二溝槽中填充絕緣材料，藉此形成被造型成反轉梯形的所述第二上部絕緣圖案。
  21. 一種半導體記憶體裝置，包括： 第一導電線，在基板上在第一方向上延伸； 第二導電線，在所述第一導電線之上在第二方向上延伸，所述第一導電線與所述第二導電線在交叉點處彼此交叉； 胞元結構，位於所述交叉點的每一者處，所述胞元結構中的每一者具有：資料儲存元件；選擇元件，對所述資料儲存元件施加胞元選擇訊號並改變所述資料儲存元件的資料狀態；以及電極元件，具有至少一個電極，所述至少一個電極的接觸面積小於所述選擇元件的接觸面積；以及 絕緣圖案，沿所述第一方向及所述第二方向中的每一者位於各相鄰的所述胞元結構之間。
  22. 如申請專利範圍第21項所述的半導體記憶體裝置，其中所述電極元件包括與所述第一導電線及所述第二導電線中的一者直接接觸的第一電極，所述第一電極具有較所述選擇元件的所述接觸面積小的接觸面積，並且所述第一電極用以產生熱量。
  23. 如申請專利範圍第22項所述的半導體記憶體裝置，其中所述第一電極接觸所述第一導電線，所述胞元結構具有胞元凹陷部，所述胞元凹陷部由所述第一電極的側表面、所述選擇元件的下表面及所述第一導電線的上表面界定。
  24. 如申請專利範圍第23項所述的半導體記憶體裝置，其中所述胞元凹陷部被所述絕緣圖案填充。
  25. 如申請專利範圍第23項所述的半導體記憶體裝置，其中所述胞元結構包括具有梯形形狀，所述梯形形狀具有自所述第一導電線朝所述第二導電線增大的寬度。
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