CN107204351A - 半导体存储器件和制造其的方法 - Google Patents

半导体存储器件和制造其的方法 Download PDF

Info

Publication number
CN107204351A
CN107204351A CN201710167017.XA CN201710167017A CN107204351A CN 107204351 A CN107204351 A CN 107204351A CN 201710167017 A CN201710167017 A CN 201710167017A CN 107204351 A CN107204351 A CN 107204351A
Authority
CN
China
Prior art keywords
line
conductor wire
electrode
unit
composition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710167017.XA
Other languages
English (en)
Other versions
CN107204351B (zh
Inventor
成东俊
殷圣豪
朴淳五
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107204351A publication Critical patent/CN107204351A/zh
Application granted granted Critical
Publication of CN107204351B publication Critical patent/CN107204351B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Abstract

本发明公开一种半导体存储器件及制造该半导体存储器件的方法，其中该半导体存储器件包括：第一导电线，其在衬底上在第一方向上延伸；第二导电线，其在第一导电线之上在第二方向上延伸，第一导电线和第二导电线在交叉点处彼此交叉；单元结构，其位于交叉点的每个处，单元结构的每个具有数据存储元件、选择元件和电极元件，选择元件用于将单元选择信号施加于数据存储元件并改变数据存储元件的数据状态，电极元件至少具有一电极，该电极具有一表面，该表面与比选择元件的一表面接触且小于选择元件的该表面；以及绝缘图案，其使第一导电线和第二导电线和单元结构彼此绝缘。

Description

半导体存储器件和制造其的方法
技术领域
示例实施方式涉及半导体器件和制造半导体器件的方法，更具体地，涉及具有交叉点单元阵列的非易失性存储器件以及制造其的方法。
背景技术
闪速存储器件在用于动态随机存取存储(DRAM)器件的相同的硅基制造工艺可以应用于闪速存储器件制造工艺的方面具有低制造成本的优点。然而，与DRAM器件相比，闪速存储器件具有相对更低的集成度和操作速度连同相对更高的用于存储数据的功耗的缺点。
因此，例如PRAM(相变RAM)器件、MRAM(磁性RAM)器件和RRAM(电阻式RAM)器件的各种各样的下一代非易失性存储器件已经被提出以便克服闪速存储器件的以上缺点。下一代非易失性存储器件中的大多数具有更低的功耗，所以非易失性存储器件的短存取时间和大量缺点能通过下一代非易失性存储器件来解决或缓解。
具体地，近来，三维交叉点阵列结构已经被深入地研究以增加非易失性存储器件的集成度。在交叉点阵列结构中，多个上部电极和多个下部电极彼此交叉，并且多个存储单元布置在上部电极和下部电极的每个交叉点处。因此，对于交叉点阵列结构的存储单元的每个的随机存取可以是可能的，并且对每个存储单元的数据编程和从每个存储单元的数据读取能以高操作效率被单独实施。
单位单元被提供在上部电极和下部电极的交叉点处，并且多个单位单元垂直地堆叠，从而形成下一代非易失性存储器件的三维交叉点阵列结构。三维交叉点阵列结构能显著地增加下一代非易失性存储器件的集成度。
发明内容
根据示例性实施方式，提供一种半导体存储器件，该半导体存储器件包括：至少第一导电线，其在衬底上在第一方向上延伸；至少第二导电线，其在第一导电线之上在第二方向上延伸，使得第一导电线和第二导电线可以在每个交叉点处彼此交叉；多个单元结构，其位于第一导电线和第二导电线的交叉点的每个上，单元结构的每个具有数据存储元件、选择元件和电极元件，选择元件将单元选择信号施加于数据存储元件并改变数据存储元件的数据状态，电极元件至少具有一电极，该电极具有一表面，该表面与选择元件的一表面接触且小于选择元件的该表面；以及绝缘图案，其使第一导电线和第二导电线和单元结构彼此绝缘。
根据示例性实施方式，提供一种半导体存储器件，该半导体存储器件包括：下部导电线，其在衬底上在第一方向上延伸；中部导电线，其在下部导电线之上在第二方向上延伸，使得下部导电线和中部导电线在多个第一交叉点处彼此交叉，中部导电线具有第一组成线和第二组成线，第二组成线具有比第一组成线的宽度大的宽度；上部导电线，其在中部导电线之上在第一方向上延伸，使得中部导电线和上部导电线在多个第二交叉点处彼此交叉；多个第一单元结构，其位于下部导电线和第一组成线的第一交叉点的每个上，第一单元结构的每个具有第一数据存储元件、第一选择元件和下部电极元件，第一选择元件将单元选择信号施加于第一数据存储元件并改变第一数据存储元件的数据状态，下部电极元件至少具有一电极，该电极具有一表面，该表面与第一选择元件的一表面接触且小于第一选择元件的该表面；以及多个第二单元结构，其位于第二组成线和上部导电线的第二交叉点的每个上，第二单元结构的每个具有第二数据存储元件、第二选择元件和上部电极元件，第二选择元件将单元选择信号施加于第二数据存储元件并改变第二数据存储元件的数据状态，上部电极元件至少具有一电极，该电极具有一表面，该表面与第二选择元件的一表面接触且小于第二选择元件的该表面。
根据示例性实施方式，提供一种制造以上半导体存储器件的方法。多条包含下部导电线和第一单元线的梯形堆叠线可以形成在衬底上。下部导电线和第一单元线的堆叠线可以在第一方向上延伸并通过第一下部绝缘图案彼此隔开。然后，多条第一组成线可以以第一组成线可以与第一单元线和第一下部绝缘图案交替地接触并且一对第一组成线可以通过第二线沟槽间隔开这样的方式在第二方向上延伸并成形为梯形。第一单元线可以在第二单元沟槽中被部分地去除，从而形成通过其可以暴露下部导电线的多个第一节点分隔孔，以及在下部导电线和第一组成线的每个交叉点处形成多个第一单元结构。第二下部绝缘图案可以形成在第一节点分隔孔和第二线沟槽中，从而将第一单元结构和第一组成线彼此隔开。多条包括分隔线、第二组成线和第二单元线的梯形堆叠线可以形成在第一组成线的每条上。分隔线、第二组成线和第二单元线的堆叠线可以在第二方向上延伸并且可以通过第二上部绝缘图案彼此隔开。多条上部导电线可以以上部导电线可以与第二单元线和第二上部绝缘图案交替地接触并且一对上部导电线可以通过第一线沟槽间隔开这样的方式形成为在第一方向上延伸的梯形形状的线。暴露在第一单元沟槽中的第二单元线可以被部分去除，从而形成通过其可以暴露第二组成线的多个第二节点分隔孔，以及在第二组成线和上部导电线的每个交叉点处形成多个第二单元结构。第一上部绝缘图案可以形成在第二节点分隔孔和第一线沟槽中，从而将第二单元结构和上部导电线彼此隔开。
根据示例性实施方式，提供一种半导体存储器件，该半导体存储器件包括：第一导电线，其在衬底上在第一方向上延伸；第二导电线，其在第一导电线之上在第二方向上延伸，第一导电线和第二导电线在交叉点处彼此交叉；单元结构，其位于交叉点的每个处，单元结构的每个具有数据存储元件、选择元件和电极元件，选择元件用于将单元选择信号施加于数据存储元件并用于改变数据存储元件的数据状态，电极元件至少具有一电极，该电极具有一表面，该表面与选择元件的一表面接触且小于选择元件的该表面；以及绝缘图案，其沿沿第一方向和第二方向的每个在相邻的单元结构之间。
附图说明
通过参照附图详细描述示例性实施方式，对于本领域技术人员而言，特征将变得明显，附图中：
图1示出根据一实施方式的半导体存储器件的透视图；
图2示出图1中的半导体存储器件的单元阵列的布局；
图3示出图2中所示的半导体存储器件的单元阵列的等效电路图；
图4A示出沿图2的线I-I'截取的剖视图；
图4B示出沿图2的线II-II'截取的剖视图；
图5A和5B示出图4A和4B中所示的半导体存储器件的第一变形的剖视图；
图6A和6B示出图4A和4B中所示的半导体存储器件的第二变形的剖视图；
图7示出根据一实施方式的其中外围电路结构提供在单元结构之下的半导体存储器件的剖视图；
图8示出根据另一示例实施方式的具有图2中所示的单元阵列的半导体存储器件的透视图；
图9A示出图8的器件中的沿图2的线I-I'的剖视图；
图9B示出图8的器件中的沿图2的线II-II'的剖视图；
图10示出根据一实施方式的其中外围电路结构提供在单元结构之下的多堆叠存储器件的剖视图；以及
图11A至26B示出在根据一实施方式的制造半导体存储器件的方法中的阶段的剖视图。
具体实施方式
图1是示出根据一示例实施方式的半导体存储器件的透视图。图2是示出图1中的半导体存储器件的单元阵列的布局。图3是示出图2中所示的半导体存储器件的单元阵列的等效电路图。图4A和4B分别是沿图2的线I-I'和线II-II'的剖视图。注意到，为了方便，图4A-4B中详细示出的一些层(例如元件IP1和IP2)为了清楚从图1省略。
参照图1至4B，半导体存储器件1000可以包括：至少第一导电线200，其在衬底100上在第一方向x上延伸；至少第二导电线400，其在第一导电线200之上在第二方向y上延伸，使得第一导电线200和第二导电线400在每个交叉点C处彼此交叉；多个单元结构300，其在第一导电线200和第二导电线400的交叉点C处；以及绝缘图案IP，其使第一导电线200和第二导电线400以及单元结构300彼此节点隔开。单元结构300的每个可以具有数据存储元件340、选择元件320和电极元件，选择元件320可以将单元选择信号施加于数据存储元件340并改变数据存储元件340的数据状态，电极元件至少具有一电极，该电极具有一表面，该表面与选择元件320的一表面接触并且小于选择元件320的该表面。在本示例实施方式中，电极元件可以包括第一至第三电极310、330和350。
第一导电线200可以在衬底100上在第一方向x上延伸，并且多个突起P和线凹陷LR可以交替地布置在第一导电线200上。多条第一导电线200可以在第二方向y上彼此间隔开相同的间隙距离。多条第二导电线400可以布置在第一导电线200之上，并且可以沿第一方向x具有相同的间隙距离地在第二方向y上延伸。
第一导电线200和第二导电线400可以在第三方向z上垂直地间隔开，并且可以在交叉点C处彼此交叉。第一导电线200和第二导电线400的交叉点C可以被提供在相应的突起P处，例如每个交叉点C可以在相应的突起P处。在这样的构造中，单元结构300可以被提供在每个交叉点C处，从而半导体存储器件1000可以具有交叉点单元阵列结构。
在本示例实施方式中，第一导电线200和第二导电线400可以起存储器件1000的字线或位线的作用，并且可以在垂直方向上彼此交叉。当第一导电线200可以起存储器件1000的字线的作用时，第二导电线400可以起存储器件1000的位线的作用，反之亦然，当第一导电线200可以起存储器件1000的位线的作用时，第二导电线400可以起存储器件1000的字线的作用。具体地，本示例实施方式中的字线可以经由字线接触(WLC)连接到位线之上的带式字线(strapping word line)，从而减小字线的电阻。
例如，衬底100可以包括：半导体衬底，例如硅(Si)衬底、镓(Ga)-砷(As)衬底和硅(Si)-锗(Ge)衬底；以及绝缘衬底，例如其中一对硅/锗层可以由绝缘层隔开的绝缘体上硅(SOI)衬底和绝缘体上锗(GOI)衬底。衬底100可以包括任何其它衬底，只要衬底可以包括半导体特性。
多条第一导电线200可以在第一方向x上延伸并且在第二方向y上通过将在下文中详细描述的第一绝缘图案IP1(图4B)与相邻的线隔开。例如，第一导电线200可以包括可以形成在衬底100上的绝缘缓冲层B上的低电阻金属或掺杂的半导体。第一导电线200的材料的示例可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、碳(C)、碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)等等。这些可以单独使用或以其组合使用。另外，半导体层可以通过外延生长工艺形成在绝缘缓冲层B上，并且一些掺杂剂可以被注入到半导体层上，从而在衬底100上形成第一导电线200。
例如，第一导电线200可以在交叉点C之间凹入，从而突起P和线凹陷LR可以交替地布置在第一导电线200上。
例如多层结构的单元结构300可以堆叠在突起P上，并且第二绝缘图案IP2可以位于线凹陷LR上(图4A)，从而将在第一方向x上彼此邻近的单元结构300电地和热地隔开。因此，单元结构300可以通过其底部可以低于单元结构300的底部的第二绝缘图案IP2而在第一方向x上彼此隔开，从而减小或最小化沿着第一导电线200的相邻的单元结构之间的热串扰。
在本示例实施方式中，第一绝缘图案IP1可以从单元结构300延伸到缓冲层B，使得第一导电线200和第一导电线200上的单元结构300可以通过第一绝缘图案IP1与相邻的第一导电线和单元结构同时地隔开。然而，第一绝缘图案IP1可以包括插置在相邻的第一导电线200之间的基底分隔线以及插置在相邻的单元结构300之间的单元分隔线。
第二导电线400可以在第二方向y上与多个单元结构300接触。例如，第一绝缘图案IP1可以具有可以与单元结构300的上表面共面的上表面(图4B)并且可以在第一方向x上延伸，从而第二导电线400可以例如在第二方向y上与单元结构300和第一绝缘图案IP1交替接触。
因此，第一导电线200可以在第一方向x上与多个单元结构300接触，第二导电线400可以在第二方向y上与多个单元结构300接触。在本示例实施方式中，第二导电线400可以包括与第一导电线200相同的低电阻金属。然而，第二导电线400也可以包括一些掺杂剂可以根据半导体存储器件1000的特性被注入到其中的掺杂的半导体层。
如图4A中所示，第二绝缘图案IP2可以包括绝缘线IL和绝缘柱IC，绝缘线IL可以成形为在第二方向y上延伸的线并且可以沿第一方向x隔开相邻的第二导电线400，绝缘柱IC可以成形为在第三方向z上的竖直柱并且可以沿第一导电线200隔开相邻的单元结构300。
绝缘线IL可以在第二方向y上布置在第二绝缘图案IP2中，例如沿着第二方向y连续地延伸以与第二导电线400交替，从而彼此邻近的第二导电线400可以由第二绝缘线IL隔开。例如，绝缘线IL的底表面可以与第二导电线400的底表面共面。绝缘柱IC可以从绝缘线IL的下表面朝第一导电线200向下凸出，并且可以插置在相邻的单元结构300之间在线凹陷LR中。因此，单元结构300可以在第一方向x上由绝缘柱IC隔开，并且同时地在第二方向y上由第一绝缘图案IP1隔开，使得每个单元结构300可以在每个交叉点C处在突起P上被隔离。
详细地，绝缘柱IC的上表面可以与第一绝缘图案IP1的上表面共面，使得例如在相邻的第二导电线400之间的区域中，绝缘线IL可以在第二方向y上交替地接触第一绝缘图案IP1和绝缘柱IC。例如，绝缘线IL和绝缘柱IC可以通过单个工艺例如在重叠线凹陷LR的区域中一体地形成为单个绝缘体。
例如，第一绝缘图案IP1和第二绝缘图案IP2可以包括相同的绝缘材料，所以第一导电线200和第二导电线400以及其间的单元结构300可以通过单个绝缘体彼此节点隔开。例如，第一绝缘图案IP1和第二绝缘图案IP2可以包括硅氧化物、硅氮化物和硅氧氮化物中的一种。
单元结构300可以包括可以堆叠在存储器件1000的字线和位线的交叉点C上的多层结构。单元结构300可以至少包括：可变电阻器Rp，其用于在第一导电线200与第二导电线400之间存储电数据；开关器件D，其用于将单元选择信号施加于可变电阻器Rp；以及多个电极，其与可变电阻器Rp和开关器件D电连接。
可变电阻器Rp的电阻或晶态可以响应于诸如电压或电流的电信号、光信号和电磁波的所施加信号被可逆地改变。可变电阻器Rp的可逆变化可以用作存储器件1000的单位单元的位信息。开关器件D可以以每个可变电阻器Rp的电阻或晶态可以通过存储器件1000的单位单元被单独地改变这样的方式将单元选择信号选择性地施加于可变电阻器Rp。
例如，半导体存储器件1000可以包括例如相变随机存取存储(PRAM)器件、电阻式随机存取存储(RRAM)器件和磁性随机存取存储(MRAM)器件的下一代非易失性存储器件。
在本示例实施方式中，单元结构300可以包括PRAM器件的单位单元，并且可以包括数据存储元件340、选择元件320和多个电极310、330和350，数据存储元件340用于存储作为材料相位的位数据，选择元件320用于单独地控制每个数据存储元件340的材料相位，所述多个电极310、330和350中的一个可以具有一表面，该表面与选择元件320的一表面接触并且比选择元件320的该表面小。
电极元件可以包括第一电极310、第二电极330和第三电极350，第一电极310用于如同加热器一样地产生热，第二电极330将选择信号从选择元件320传输到数据存储元件340，第三电极350起接触插塞的作用。在本示例实施方式中，第二电极330可以插置在选择元件320与数据存储元件340之间，并且可以包括用于防止其间的材料扩散的阻挡金属层。
用于第一电极310的材料的示例可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、碳(C)、碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSIN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)等等。这些可以单独使用或以其组合使用。第一电极310可以响应于可以施加到单元结构300的电流而产生焦耳热，并且数据存储元件340的材料状态可以通过焦耳热改变。
选择元件320可以根据字线WL的电压来控制传到数据存储元件340的电流。例如，选择元件320可以包括垂直PN结二极管、肖特基二极管和双向阈值开关(OTS)中的一个。另外，选择元件320还可以包括选择晶体管。
用于OTS的材料的示例可以包括砷(As)、锗(Ge)、硒(Se)、碲(Te)、硅(Si)、铋(Bi)、硫(S)、锑(Sb)等等。这些可以单独使用或以其组合使用。在本示例实施方式中，OTS可以以硒(Se)和硫(S)可以与锗(Ge)、硅(Si)、砷(As)和碲(Te)的化合物组合这样的材料而包括六元素材料。
具体地，OTS可以包括AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiIP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、GexSe1-x等等。这些可以单独使用或以其组合使用。
第二电极330可以插置在选择元件320与数据存储元件340之间，并且可以减小在选择元件320与数据存储元件340之间的边界区域处的接触电阻，以及减小或最小化其间的金属扩散。因此，单元选择信号可以容易地从选择元件320传输到数据存储元件340。例如，第二电极330可以包括用于OTS的金属的硅化物或用于数据存储元件340的相变材料的金属的硅化物。
数据存储元件340可以包括相变材料，例如硫族化物和超晶格。硫族化物的示例可以包括Ge-Sb-Te、Ge-Te-As、Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te、Bi-Sb-Te等等。这些可以单独使用或以其组合使用。超晶格可以包括例如Ge-Te和Sb-Te的合金。
在修改的示例实施方式中，数据存储元件340可以包括钙钛矿基的材料或过渡金属的金属氧化物。在这样的情况下，单元结构300可以被提供为用于电阻式随机存取存储(RRAM)器件的单位单元。钙钛矿基的材料的示例可以包括钛氧化物(TiO)、锆氧化物(ZrO)、铝氧化物(AlO)、铪氧化物(HfO)、钽氧化物(TaO)、铌氧化物(NbO)、钴氧化物(CoO)、钨氧化物(WOx)、镧氧化物(LaO)、锌氧化物(ZnO)等等。这些可以单独使用或以其组合使用。
在另一修改的示例实施方式中，数据存储元件340可以包括其电阻可以通过磁力或自旋转移矩(STT)变化的材料。在这样的情况下，单元结构300可以被提供为用于磁性随机存取存储(MRAM)器件的单位单元。例如，数据存储元件340可以包括诸如铁(Fe)、镍(Ni)、钴(Co)、镝(Dy)和钆(Gd)的铁磁材料。
第三电极350可以选择性地与单元结构300一起提供，并且可以起用于与第一导电线200或第二导电线400连接的接触插塞的作用。例如，第三电极350可以包括低电阻金属或具有低电阻率的金属硅化物。例如，第三电极350可以在每个交叉点C处被提供作为单元结构300的一部分，或者可以被提供作为第二导电线400的一部分。
具体地，单元结构300可以成形为其中单元结构300的宽度可以从第一导电线200向第二导电线400向上减小的梯形。在本示例实施方式中，单元结构300可以包括其中第一电极310、选择元件320、第二电极330、数据存储元件340和第三电极350可以以梯形形状顺序地堆叠在第一导电线200上的多层结构。在这样的情况下，第一电极310可以具有与选择元件320的下表面接触且比选择元件320的下表面小的上表面。
例如，沿着第一方向x和第二方向y，第一电极310可以具有比选择元件320的宽度小的宽度，从而单元结构300可以具有可以由第一电极310的侧表面、选择元件320的下表面和第一导电线200的上表面限定的第一单元凹陷CR1和第二单元凹陷CR2。
具体地，第一电极310沿第一方向x的第一宽度Wh1可以小于选择元件320沿第一方向x的第一宽度Ws1(图4A)，使得第一单元凹陷CR1可以沿第一方向x凹入。第一单元凹陷CR1可以用绝缘柱IC填充。
此外，第一电极310沿第二方向y的第二宽度Wh2可以小于选择元件320沿第二方向y的第二宽度Ws2(图4B)，使得第二单元凹陷CR2可以沿第二方向y凹入。第二单元凹陷CR2可以用第一绝缘图案IP1填充。
因此，相邻的单元结构300之间的间隙距离可以被最大化并且可以扩大相邻的单元结构300之间的绝缘空间，从而改善半导体存储器件1000的绝缘特性。因此，虽然在半导体存储器件1000中集成度可以增加并且线宽可以减小，但相邻的单元结构300之间的电干扰可以由于绝缘特性的改善而充分地减小。
当第一电极310的宽度减小增大了接触电阻时，选择元件320的膜特性可以由于接触电阻的增大而劣化，从而导致选择元件320在开关数据存储元件340方面较差。就是说，当选择元件320包括OTS时，OTS中的非晶层会由于接触电阻的增大而容易地劣化。因此，第一电极310的宽度可以在选择元件320的膜特性不劣化的条件下被减小。
因此，在本示例实施方式中，第一电极310的宽度可以是选择元件320的宽度的约1/4到约1/2。因此，第一电极310的上表面(也就是，第一电极310与选择元件320的接触面积)可以是选择元件320的下表面的面积的约1/16到约1/4。具体地，第一电极310的上表面的面积可以是选择元件320的下表面的约1/10到约1/4。
当第一电极310的宽度大于选择元件320的宽度的约1/2时，在相邻的单元结构300之间的绝缘空间可能没有被显著地扩大。当第一电极310的宽度小于选择元件320的宽度的约1/4时，选择元件320可以由于接触电阻的增大而劣化。由于那些原因，如前所讨论的，第一电极310的宽度可以是选择元件320的宽度的约1/4到约1/2，从而改善单元结构300的绝缘特性，而无选择元件320的劣化。
在修改的示例实施方式中，第一导电线200还可以包括可以与单元结构300交替地布置在上表面上的线凹陷LR。因此，由线凹陷LR限定的突起可以布置在第一导电线200的上表面上，并且单元结构300可以布置在每个突起P上。因此，单元结构300的第一电极310可以布置得高于线凹陷LR的底部。
线凹陷LR可以用绝缘柱IC填充，并且在相同的第一导电线200上的相邻的单元结构300可以通过绝缘柱IC彼此节点隔开。
当单元选择信号被施加于数据存储元件并且可以从单元结构300的第一电极310产生热时，单元结构300与邻近该单元结构300的相邻单元结构之间的热传递可以通过绝缘柱IC被充分地防止。因为单元结构与相邻单元结构之间的热传递路径可以根据线凹陷LR的深度而增加，所以单元结构与相邻单元结构之间的热串扰可以由于线凹陷LR而充分地减小，例如单元结构与相邻单元结构之间的热串扰可以随着线凹陷LR的深度增大而减小。
选择元件320、数据存储元件340和电极元件的构造和结构可以根据半导体存储器件1000的要求和规格而变化。
图5A和5B是示出图4A和4B中所示的半导体存储器件的第一变形的剖视图。在图5A和5B中，除了第一电极310可以与第二电极330互换(例如调换)之外，单元结构300可以具有与图4A和4B中所示的单元结构相同的结构。
参照5A和5B，第一变形的半导体存储器件的单元结构300可以以第二电极330、选择元件320、第一电极310、数据存储元件340和第三电极350可以以梯形形状顺序地堆叠在第一导电线200上这样的构造包括多层结构。在这样的情况下，第二电极330可以起选择元件320与第一导电线200之间的接触插塞的作用，而第一电极310可以仍然具有比选择元件320的上表面小的下表面和比数据存储元件340的下表面小的上表面。
例如，沿着第一方向x和第二方向y，第一电极310可以具有比选择元件320和数据存储元件340的宽度小的宽度，从而单元结构300可以具有可以由第一电极310的侧表面、选择元件320的上表面和数据存储元件340的下表面限定的第一单元凹陷CR1和第二单元凹陷CR2。第一单元凹陷CR1可以用绝缘柱IC填充，第二单元凹陷CR2可以用第一绝缘图案IP1填充。
因为从其可以产生热的第一电极310不接触第一导电线200，所以线凹陷LR的深度可以减小或最小化，例如，可以不随第一导电线200提供用于减少热串扰的线凹陷LR。虽然未在图中示出，但选择元件320可以与数据存储元件340互换，所以选择元件320可以位于第一电极310上，并且数据存储元件340可以位于第一电极310之下。
图6A和6B是示出图4A和4B中所示的半导体存储器件的第二变形的剖视图。在图6A和6B中，第一导电线200和第二导电线400可以分别起位线和字线的作用，而在图4A至5B中，第一导电线200和第二导电线400可以分别起字线和位线的作用。
参照图6A和6B，第二变形的半导体存储器件的单元结构300可以以第三电极350、数据存储元件340、第二电极330、选择元件320和第一电极310可以以梯形形状顺序地堆叠在第一导电线200上这样的构造包括多层结构。在这样的情况下，第一电极310可以插置在第二导电线400与选择元件320之间，并且可以具有与选择元件320的上表面接触且比选择元件320的上表面小的下表面。
例如，沿着第一方向x和第二方向y，第一电极310可以具有比选择元件320的宽度小的宽度，从而单元结构300可以具有可以由第一电极310的侧表面、选择元件320的上表面和第二导电线400限定的第一单元凹陷CR1和第二单元凹陷CR2。第一单元凹陷CR1可以用绝缘柱IC填充，第二单元凹陷CR2可以用第一绝缘图案IP1填充。
因为从其可以产生热的第一电极310可以不接触第一导电线200，所以线凹陷LR的深度可以被减小，例如，可以不随第一导电线200提供用于减少热串扰的线凹陷LR。
在变形的示例中，包括用于将驱动信号施加于单元结构300的外围电路的一些外围结构可以进一步提供在缓冲层B之下，使得半导体存储器件1000可以被提供为其中外围结构和存储单元阵列可以顺序地堆叠在衬底100上的外围电路上单元(COP)结构。
图7是示出根据一示例实施方式的其中外围电路结构被提供在单元结构之下的半导体存储器件的剖视图。
参照图7，外围结构PS可以布置在衬底100上，单元结构300可以布置在外围结构PS之上。因此，外围结构PS可以被提供在衬底100上在缓冲层B之下且在第一导电线200之下，并且单元结构300可以被提供在缓冲层B上，使得外围结构PS和单元阵列可以竖直地堆叠在衬底100上。例如，外围结构PS可以控制可以施加于单元结构300的例如数据信号、功率信号和接地信号的各种各样的信号。
例如，外围结构PS可以包括外围栅结构20和外围栅结构20周围的结区域30、与结区域30接触的接触插塞50以及与接触插塞50接触的布线结构60。外围栅结构20和结区域30可以布置在衬底100的可以由器件隔离层10限定的有源区上。单元结构300可以布置在外围结构PS之上。
外围栅结构20可以包括栅绝缘图案21和栅绝缘图案21上的栅电极22。栅绝缘图案21可以包括诸如硅氧化物和金属氧化物的绝缘材料，栅电极22可以包括导电材料，诸如用杂质掺杂的多晶硅以及可以用金属硅化物和/或金属氮化物部分覆盖的金属。栅间隔物可以进一步提供在外围栅结构20的侧壁处。多个n型掺杂剂或p型掺杂剂可以注入到外围栅结构20周围的结区域30上，从而结区域30可以被提供在外围栅结构20周围。
根据结区域30中的掺杂剂的极性，外围栅结构20和结区域30可以组成NMOS或PMOS晶体管。
绝缘夹层40可以以晶体管可以被保护并且与其周围环境绝缘这样的方式提供在NMOS或PMOS晶体管上。绝缘夹层40可以包括硅氧化物。
接触插塞50可以穿透绝缘夹层40并与结区域30接触，布线结构60可以与接触插塞50的上部分接触。布线结构60可以包括可以在第一方向和/或第二方向上延伸且间隔开相同的间隙距离的多条布线线路(wiring line)。此外，布线线路可以以至少额外的绝缘夹层为媒介竖直地堆叠在绝缘夹层40上。接触插塞50和布线结构60可以包括金属、金属氮化物、金属硅化物和用杂质掺杂的多晶硅。布线结构60中的一些可以直接地或者以过孔结构为媒介连接到第一导电线200和/或第二导电线400。
保护层70可以被提供在布线结构60上，从而布线结构60可以与周围环境隔开且绝缘。保护层70可以包括诸如硅氧化物的氧化物。
包括第一导电线200和第二导电线400以及在第一导电线200和第二导电线400的交叉点处的单元结构的交叉点单元阵列可以布置在保护层70上。在本示例实施方式中，保护层70可以包括缓冲层B。虽然本示例实施方式公开了外围结构PS可以布置在交叉点单元阵列之下作为COP结构，但外围结构PS也可以布置在交叉点单元阵列之上作为单元上外围电路(POC)结构。
根据本示例实施方式的半导体存储器件1000，沿着第一方向x和第二方向y，第一电极310的宽度可以减小为小于选择元件320的宽度，从而增大相邻的单元结构300之间的间隙距离并且扩大相邻的单元结构300之间的绝缘空间。结果，相邻的单元结构300可以通过填充在绝缘空间中的更多的绝缘材料而彼此绝缘，并且单元结构300的绝缘特性可以被改善。因此，相邻的单元结构300之间的电干扰可以由于绝缘特性的改善而充分地减少。具体地，在交叉点单元阵列可以以低单元间距高度地集成的情况下，电干扰的减少可以显著地提高半导体存储器件的操作可靠性。
图8是示出根据另一示例实施方式的具有图2中所示的单元阵列的半导体存储器件的透视图。图9A是图8中的半导体存储器件的沿图2的线I-I'的剖视图，图9B是图8中的半导体存储器件的沿图2的线II-II'的剖视图。
除了三维交叉点单元阵列结构之外，图8中的半导体存储器件2000具有与半导体存储器件1000相同的结构。因此，多条第一导电线和第二导电线可以在第一方向x和第二方向y上延伸，并且单元结构可以在第三方向z上以多堆叠结构布置在第一导电线与第二导电线之间。
参照图8至9B，根据另一示例实施方式的半导体存储器件2000可以包括：下部导电线1200，其在衬底1100上在第一方向x上延伸；中部导电线1400，其在下部导电线1200之上在第二方向y上延伸，使得下部导电线1200和中部导电线1400可以在多个第一交叉点C1处彼此交叉，并且中部导电线1400可以具有第一组成线1410和第二组成线1430，第二组成线1430具有比第一组成线1410的宽度大的宽度；上部导电线1600，其在中部导电线1400之上在第一方向x上延伸，使得中部导电线1400和上部导电线1600可以在多个第二交叉点C2处彼此交叉；多个第一单元结构1300，其位于下部导电线1200和第一组成线1410的第一交叉点C1的每个上；以及多个第二单元结构1500，其位于第二组成线1430和上部导电线1600的第二交叉点C2的每个上。第一单元结构1300的每个可以包括第一数据存储元件1340、第一选择元件1320和下部电极元件，第一选择元件1320可以将单元选择信号施加于第一数据存储元件1340并改变第一数据存储元件1340的数据状态，下部电极元件至少一电极，该电极具有一表面，该表面与第一选择元件1320的一表面接触且小于第一选择元件1320的该表面。第二单元结构1500的每个可以包括第二数据存储元件1540、第二选择元件1520和上部电极元件，第二选择元件1520可以将单元选择信号施加于第二数据存储元件1540并改变第二数据存储元件1540的数据状态，上部电极元件至少一电极，该电极具有一表面，该表面与第二选择元件1520的一表面接触且小于第二选择元件1520的该表面。
在图8中，下部导电线1200、中部导电线1400和上部导电线1600可以堆叠在衬底1100之上，并且第一单元结构1300和第二单元结构1500可以以两层的(two-storied)存储堆叠插置于其间。然而，任何额外的导电线可以进一步提供在上部导电线1600之上，并且其它额外的单元结构可以以三层或更多层的存储堆叠插置于其间。
第一单元结构1300和在缓冲层B上的下部导电线1200可以具有与图1中的半导体存储器件1000的单元结构300和第一导电线200相同的结构。
因此，缓冲层B可以布置在衬底1100上，并且下部导电线1200可以在缓冲层B上在第一方向x上延伸，并且多条下部导电线1200可以在第二方向y上间隔开相同的间隙距离。第一突起P1和第一线凹陷LR1可以交替地布置在下部导电线1200上，并且第一突起P1可以对应于下部导电线1200和中部导电线1400的第一交点C1。第一单元结构1300可以位于第一突起P1的每个上，使得在第一方向x上彼此邻近的相邻的第一单元结构1300可以以第一单元结构1300的底部可以高于下部绝缘柱LIC的底部这样的构造由下部绝缘柱LIC隔开，从而减少沿着下部导电线1200的相邻的第一单元结构1300之间的热串扰。第一线凹陷LR1可以根据第一单元结构1300的结构和构造而随下部导电线1200选择性地被提供。
第一单元结构1300可以单独地位于下部导电线1200和中部导电线1400的每个交叉点处，并且可以由在第一方向x上延伸的第一下部绝缘图案LIP1和在第二方向y上延伸的第二下部绝缘图案LIP2节点隔开。第二下部绝缘图案LIP2可以包括下部绝缘线LIL和下部绝缘柱LIC。下部绝缘柱LIC可以位于第一线凹陷LR1中，并且相邻的第一单元结构1300可以通过下部绝缘柱LIC沿着第一方向x彼此绝缘。
例如，第一单元结构1300可以包括多层结构，其可以以梯形形状堆叠在下部导电线1200和中部导电线1400的第一交叉点C1上。
第一单元结构1300可以包括PRAM器件的单位单元，并且可以包括：第一数据存储元件1340，其用于存储作为材料相位的位数据；第一选择元件1320，其用于单独地控制第一数据存储元件1340的材料相位；以及多个下部电极1310、1330和1350，其中的一个可以具有一表面，该表面与第一选择元件1320的一表面接触且小于第一选择元件1320的该表面。在本示例实施方式中，第一单元结构1300可以成形为其中第一单元结构1300的宽度可以从下部导电线1200向中部导电线1400向上减小的梯形。具体地，第一单元结构1300可以包括其中用于产生热的第一下部电极1310、第一选择元件1320、第二下部电极1330、第一数据存储元件1340和第三下部电极1350可以以梯形形状顺序地堆叠在下部导电线1200上的多层结构。在这样的情况下，第一下部电极1310可以具有与第一选择元件1320的下表面接触且比第一选择元件1320的下表面小的上表面。第三下部电极1350可以与中部导电线1400接触。
例如，沿着第一方向x和第二方向y，第一下部电极1310可以具有比第一选择元件1320的宽度小的宽度，从而第一单元结构1300可以具有第一下部单元凹陷LCR1和第二下部单元凹陷LCR2，第一下部单元凹陷LCR1和第二下部单元凹陷LCR2可以由第一下部电极1310的侧表面、第一选择元件1320的下表面和下部导电线1200的上表面限定并且可以用第一下部绝缘图案LIP1和第二下部绝缘图案LIP2填充。
具体地，如参照图5A至6B详细描述的，第一下部电极1310可以与第二下部电极1330或第三下部电极1350互换。因此，第一下部单元凹陷LCR1和第二下部单元凹陷LCR2的位置可以根据第一下部电极1310的位置而改变。
例如，第一下部电极1310的宽度可以是第一选择元件1320的宽度的约1/2到约1/4，从而第一下部电极1310的上表面的面积(也就是，第一下部电极1310与第一选择元件1320的接触面积)可以是第一选择元件1320的下表面的面积的约1/16到约1/4。具体地，第一下部电极1310与第一选择元件1320的接触面积可以是第一选择元件1320的下表面的面积的约1/10到约1/4。
第一单元结构1300的结构和组成可以与图1中所示的半导体存储器件1000的单元结构300基本相同，从而将省略对第一单元结构1300的任何进一步的详细描述。虽然本示例实施方式公开了第一单元结构1300可以包括PRAM器件的单位单元，但第一单元结构1300还可以应用于诸如电阻式RAM(RRAM)器件和磁性RAM(MRAM)器件的任何其它非易失性存储器件的单位单元。
例如，中部导电线1400可以是在第二方向y上延伸的线，并且可以与第一单元结构1300的上部分接触。因此，第一单元结构1300可以位于下部导电线1200与中部导电线1400之间，并且可以组成半导体存储器件2000的第一存储堆叠MS1。
具体地，中部导电线1400可以包括：第一组成线1410，其与第一单元结构1300接触；第二组成线1430，其具有沿着第一方向x的比第一组成线1410的宽度大的宽度并且与第二单元结构1500接触；以及分隔线1420，其插置在第一组成线1410与第二组成线1430之间。分隔线1420可以具有沿着第一方向x的与第二组成线1430相同的宽度，并且可以沿着第二方向y随第二组成线1430共同延伸。第二组成线1430可以具有其中用于接触第二单元结构1500的部分可以沿着第三方向z比相邻的第二单元结构1500之间进一步延伸的台阶结构。
第一组成线1410、分隔线1420和第二组成线1430可以按指定的顺序依次地在第一单元结构1300和第一下部绝缘图案LIP1上。具体地，第一组成线1410和第二组成线1430可以包括相同的导电材料，分隔线1420可以包括导电金属的氮化物。用于第一组成线1410和第二组成线1430的导电材料的示例可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、碳(C)、碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)等等。这些可以单独使用或以其组合使用。
第一组成线1410和第一单元结构1300可以成形为第一单个梯形，从而在y方向上第一组成线1410的侧表面可以以相同的倾斜角与第一单元结构的侧表面共面。就是说，第一组成线1410可以位于第一梯形的顶部部分处，从而在x方向上第一组成线1410的宽度可以比第一数据存储元件1340或第三下部电极1350小。
相反，分隔线1420和第二组成线1430以及可以位于第二组成线1430上的第二单元结构1500也可以成形为第二单个梯形，从而分隔线1420和第二组成线1430的侧表面可以以相同的倾斜角与第二单元结构1500的侧表面共面。就是说，第二组成线1430可以位于第二梯形的底部部分处，从而第二组成线1430的宽度可以比第二选择元件1540大。
第二组成线1430和分隔线1420可以组成第二梯形的底部部分，第一组成线1410可以组成第一梯形的顶部部分。因此，第一组成线1410的侧表面可以与分隔线1420和第二组成线1430的侧表面是不连续的。
因此，与第一单元结构1300接触的第一组成线1410以及与邻近第一单元结构1300的第二单元结构1500接触的第二组成线1430可以由于第一组成线1410与第二组成线1430之间的宽度差而多得多地彼此间隔开。就是说，相邻的第一存储堆叠MS1和第二存储堆叠MS2之间的中部导电线1400的交叉间隙Gc可以增大，从而相邻的中部导电线1400之间的绝缘空间可以由于第一单元结构1300和第二单元结构1500的梯形形状而最大化。如将在下文中详细描述的，绝缘空间的增大可以导致第二下部绝缘图案LIP2和第二上部绝缘图案UIP2的宽度的增加，从而增加彼此邻近的第一单元结构1300与第二单元结构1500之间的击穿电压裕度。
虽然本示例实施方式公开了第一梯形和第二梯形可以具有相同的形状，从而第一组成线1410和第二组成线1430的侧表面可以具有相同的倾斜角，但第一存储堆叠MS1的第一梯形可不同于第二存储堆叠MS2的第二梯形，从而第一组成线1410的侧表面可以具有与第二组成线1430的侧表面的倾斜角不同的倾斜角。
第一组成线1410可以在第二方向y上延伸，并且可以与第一单元结构1300和第一下部绝缘图案LIP1交替地接触，在下部导电线1200和第一组成线1410的每个交叉点C1处的多个第一单元结构1300可以组成第一层存储堆叠的交叉点单元阵列。
相邻的第一组成线1410可以通过可以在第二方向y上延伸的下部绝缘线LIL彼此隔开。因此，下部绝缘线LIL可以交叉第一下部绝缘图案LIP1，并且具有可以与第一组成线1410的上表面共面的上表面。
具体地，下部绝缘柱LIC的上表面可以低于或等于下部绝缘线LIL的下表面。当下部绝缘柱LIC的上表面可以在与下部绝缘线LIL的下表面相同的水平时，下部绝缘柱LIC和下部绝缘线LIL可以组成可以通过单个工艺一体地形成为一体的第二下部绝缘图案LIP2。因此，第一单元结构1300可以通过第一下部绝缘图案LIP1和第二下部绝缘图案LIP2彼此节点隔开。
分隔线1420和第二组成线1430的梯形堆叠线可以在第二方向y上延伸，并且多条梯形堆叠线可以由第二上部绝缘图案UIP2隔开，第二上部绝缘图案UIP2可以与下部绝缘线LIL接触并且可以成形为在第二方向y上延伸的线。
第二突起P2和第二线凹陷LR2可以交替地布置在第二组成线1430上，并且第二突起P2可以对应于第二组成线1430和上部导电线1600的第二交叉点C2。第二单元结构1500可以位于第二突起P2的每个上，使得在第二方向y上彼此邻近的相邻的第二单元结构1500可以以第二单元结构1500的底部可以高于上部绝缘柱UIC的底部这样的构造由上部绝缘柱UIC隔开，从而减少沿着第二组成线1430的相邻的第二单元结构1500之间的热串扰。第二线凹陷LR2可以根据第二单元结构1500的结构和构造随第二组成线1430选择性地提供。
第二单元结构1500可以单独地位于中部导电线1400和上部导电线1600的第二交叉点C2的每个处，并且可以由在第二方向y上延伸的第二上部绝缘图案UIP2和在第一方向x上延伸的第一上部绝缘图案UIP1节点隔开。第一上部绝缘图案UIP1可以包括上部绝缘线UIL和上部绝缘柱UIC。上部绝缘柱UIC可以位于第二线凹陷LR2中，并且相邻的第二单元结构1500可以通过上部绝缘柱UIC沿着第二方向y彼此绝缘。
例如，第二单元结构1500可以包括可以以梯形形状堆叠在第二组成线1430和上部导电线1600的第二交叉点C2上的多层结构。
第二单元结构1500可以包括PRAM器件的单位单元，并且可以包括：第二数据存储元件1540，其用于存储作为材料相位的位数据；第二选择元件1520，其用于单独地控制第二数据存储元件1540的材料相位；以及多个上部电极1510、1530和1550，其中的一个可以具有一表面，该表面与第二选择元件1520的一表面接触且小于第二选择元件1520的该表面。在本示例实施方式中，第二单元结构1500可以成形为其中第二单元结构1500的宽度可以从分隔线1420到上部导电线1600向上减小的梯形。具体地，第二单元结构1500可以包括其中用于产生热的第一上部电极1510、第二选择元件1520、第二上部电极1530、第二数据存储元件1540和第三上部电极1550可以以梯形形状沿第三方向z顺序地堆叠在第二组成线1430上的多层结构。在这样的情况下，第一上部电极1510可以具有比第二选择元件1520的下表面小的上表面和比第二组成线1430的上表面小的下表面。第三上部电极1550可以与上部导电线1600接触。
例如，沿着第一方向x和第二方向y，第一上部电极1510可以具有比第二选择元件1520的宽度小的宽度，从而第二单元结构1500可以具有第一上部单元凹陷UCR1和第二上部单元凹陷UCR2，第一上部单元凹陷UCR1和第二上部单元凹陷UCR2可以由第一上部电极1510的侧表面、第二选择元件1520的下表面和第二组成线1430的上表面限定并且可以用第一上部绝缘图案UIP1和第二上部绝缘图案UIP2填充。
具体地，如参照图5A至6B详细描述的，第一上部电极1510可以与第二上部电极1530或第三上部电极1550互换。因此，第一上部单元凹陷UCR1和第二上部单元凹陷UCR2的位置可以根据第一上部电极1510的位置改变。
具体地，当下部导电线1200和上部导电线1600可以起字线的作用并且中部导电线1400可以起公共位线的作用时，第一单元结构1300可以以第一下部电极1310、第一选择元件1320、第二下部电极1330、第一数据存储元件1340和第三下部电极1350可以向上顺序地堆叠在下部导电线1200上这样的构造被提供，而第二单元结构可以以第三上部电极1550、第二数据存储元件1540、第二上部电极1530、第二选择元件1520和第一上部电极1510可以沿着第三方向z向上顺序地堆叠在第二组成线1430上这样的构造被提供。在这样的情况下，在半导体存储器件2000中，第一存储堆叠MS1可以关于中部导电线1400与第二存储堆叠MS2对称。
例如，第一上部电极1510的宽度可以是第二选择元件1520的宽度的约1/2到约1/4，从而第一上部电极1510的上表面的面积(也就是，第一上部电极1510与第二选择元件1520的接触面积)可以是第二选择元件1520的下表面的面积约1/16到约1/4。具体地，第一上部电极1510与第二选择元件1520的接触面积可以是第二选择元件1520的下表面的面积约1/10到约1/4。
第二单元结构1500的结构和成分可以与图1中所示的半导体存储器件1000的单元结构300基本相同，从而将省略对第二单元结构1500的结构和组分的任何进一步的详细描述。虽然本示例实施方式公开了第二单元结构1500可以包括PRAM器件的单位单元，但第二单元结构1500也可以应用于诸如电阻式RAM(RRAM)器件和磁性RAM(MRAM)器件的任何其它非易失性存储器件的单位单元。
上部导电线1600可以与第二单元结构1500的上部分接触，并且可以在第一方向x上延伸。因此，第二单元结构1500可以位于中部导电线1400与上部导电线1600之间，并且可以组成半导体存储器件2000的第二存储堆叠MS2。
例如，上部导电线1600可以包括与下部导电线1200和中部导电线1400相同的导电材料，因而可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、碳(C)、碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)及其组合中的至少一种。
上部导电线1600和第二单元结构1500可以成形为第二单个梯形。因此，在x方向上上部导电线1600的侧表面可以以相同的倾斜角与第二单元结构1500的侧表面共面。就是说，上部导电线1600可以位于第二梯形的顶部部分处，从而在y方向上上部导电线1600的宽度可以比第二数据存储元件1540或第三上部电极1550小。
上部导电线1600可以与第二单元结构1500和第二上部绝缘图案UIP2交替地接触，并且在上部导电线1600和第二组成线1430的每个第二交叉点C2处的多个第二单元结构1500可以组成第二层存储堆叠的交叉点单元阵列。
相邻的上部导电线1600可以通过可以在第一方向x上延伸的上部绝缘线UIL彼此隔开。因此，上部绝缘线UIL可以交叉第二上部绝缘图案UIP2，并且具有可以与上部导电线1600的上表面共面的上表面。
具体地，上部绝缘柱UIC的上表面可以低于或等于上部绝缘线UIL的下表面。当上部绝缘柱UIC的上表面可以在与上部绝缘线UIL的下表面相同的水平时，上部绝缘柱UIC和上部绝缘线UIL可以组成可以通过单个工艺一体地形成为一体的第一上部绝缘图案UIP1。因此，第二单元结构1500可以通过第一上部绝缘图案UIP1和第二上部绝缘图案UIP2彼此节点隔开。
因此，第一组成线1410与第二组成线1430之间的交叉间隙Gc可以跨相邻的第一存储堆叠MS1和第二存储堆叠Ms2增大，所以相邻的中部导电线1400之间的绝缘空间可以由于第一存储堆叠和第二存储堆叠的梯形形状而最大化。因此，在彼此邻近的第一单元结构1300与第二单元结构1500之间的击穿电压裕度可以增加，这可以增加半导体器件2000的操作可靠性。
在修改了的示例中，包括用于将驱动信号施加于第一单元结构1300和第二单元结构1500的外围电路的一些外围结构可以被进一步提供在第一存储堆叠MS1与衬底1100之间，使得半导体存储器件2000可以被提供为其中外围结构和存储器单元阵列可以顺序地堆叠在衬底1100上的外围电路上单元(COP)结构。
图10是示出根据一示例实施方式的其中外围电路结构被提供在单元结构之下的多堆叠存储器件的剖视图。
参照图10，外围结构PS可以布置在衬底1100上，并且第一存储堆叠和第二存储堆叠可以布置在外围结构PS之上。因此，外围结构PS可以被提供在衬底1100上在第一存储堆叠MS1和下部导电线1200之下，并且第一单元结构1300可以被提供在缓冲层B上，使得外围结构PS以及第一存储堆叠和第二存储堆叠可以竖直地堆叠在衬底1100上。例如，外围结构PS可以控制可以施加于第一单元结构1300和第二单元结构1500的诸如数据信号、功率信号和接地信号的各种各样的信号。
例如，外围结构PS可以包括外围栅结构20和在外围栅结构20周围的结区域30、与结区域30接触的接触插塞50以及与接触插塞50接触的布线结构60。外围栅结构20和结区域30可以布置在衬底1100的可以由器件隔离层10限定的有源区上。第一存储堆叠和第二存储堆叠可以布置在外围结构PS之上。
外围结构PS的构造和结构可以与参照图7详细描述的外围结构PS基本相同，从而将省略对外围结构PS的任何进一步的详细描述。
布线结构60中的一些可以直接地或者以过孔结构(未示出)为媒介单独地连接到下部导电线1200、中部导电线1400和上部导电线1600。
在下文中，将参照图11A至26B详细地描述制造半导体存储器件的方法。
图11A至26B是示出根据一示例实施方式的用于制造半导体存储器件的方法的处理步骤的剖视图。在本示例实施方式中，制造图8中所示的半导体存储器件2000的方法被示例性地公开。然而，本制造方法可以应用于用于三个或更多堆叠存储器件的制造方法。在下文中，图号中的大写字母“A”表示沿图2中所示的布局的线I-I'切割图8中所示的半导体存储器件的剖视图，图号中的大写字母“B”表示沿图2中所示的布局的线II-II'切割图8中所示的半导体存储器件的剖视图。
参照图11A至11B，绝缘缓冲层B可以形成在衬底1100上，用于下部导电线1200的下部导电层1200a和用于第一单元结构1300的第一多层1300a可以形成在缓冲层B上。第一掩模图案M1可以形成在第一多层1300a上。第一掩模图案M1可以形成为在第一方向x上延伸且在第二方向y上间隔开相同的间隙距离的线图案。
衬底1100可以包括诸如硅晶片的半导体衬底以及诸如绝缘体上硅(SOI)衬底的绝缘半导体衬底。
用于形成下部导电层1200a的低电阻金属可以通过沉积工艺沉积在缓冲层B上，或者可以通过离子注入工艺注入到缓冲层B上。用于形成下部导电层1200a的材料的示例可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、碳(C)、碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)等等。这些可以单独使用或以其组合使用。
第一多层1300a可以在随后的工艺中形成为第一单元结构1300，并且可以包括第一单元结构1300的多个组成层。就是说，用于第一单元结构1300的组成层可以顺序地堆叠在下部导电层1200a上。
在本示例实施方式中，第一单元结构1300可以包括相变随机存取存储(PRAM)器件的单位单元，在该相变随机存取存储器件中单元数据可以通过第一单元结构1300在晶体结构与非晶结构之间的相变被存储。因此，可以形成为用于产生焦耳热的加热器的第一下部电极层1310a可以形成在下部导电层1200a上，包括相变材料的第一选择层1320a可以形成在第一下部电极层1310a上。当OTS可以用于第一选择元件1320时，用于形成OTS的非晶层可以形成在第一下部电极层1310a上。然而，第一选择层1320a的组成和结构可以根据半导体器件2000的选择元件1320而变化。
然后，第二下部电极层1330a可以形成在第一选择层1320a上，数据存储层1340a可以形成在第二下部电极层1330a上。此后，第三下部电极层1350a可以进一步形成在数据存储层1340a上。第三下部电极层1350a可以起第一单元结构1300与中部导电线1400之间的接触插塞的作用。
可以对第一选择层1320a无反应的金属可以通过CVD工艺沉积到下部导电层1200a上，从而形成第一下部电极层1310a。第一下部电极层1310a可以形成为单层结构或多层结构。第一下部电极层1310a的单层结构可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)和碳(C)。第一下部电极层1310a的多层层结构可以包括碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)及其组合。
第一选择层1320a可以形成为用于通过开/关电流来选择半导体存储器件2000的每个单元的有效/无效模式的选择元件1320。例如，第一选择元件1320可以包括垂直PN结二极管、肖特基二极管和双向阈值开关(OTS)中的一个。因此，第一选择层1320a可以根据第一选择元件1320的结构包括适当的层结构。
例如，第一选择层1320a可以形成为其中具有相反极性类型的一对半导体层可以交替地堆叠在第一下部电极层1310a上的二极管层。
另外，第一选择层1320a可以在第一下部电极层1310a上形成为非晶半导体层。非晶半导体层可以具有不连续的电压-电流特性，并且可以包括砷(As)、锗(Ge)、硒(Se)、碲(Te)、硅(Si)、铋(Bi)、硫(S)、锑(Sb)及其组合中的至少一种。
在本示例实施方式中，包括砷(As)、锗(Ge)、碲(Te)、硅(Si)的非晶半导体层可以形成在第一下部电极层1310a上，然后硒(Se)和硫(S)可以通过离子注入工艺注入到非晶半导体层上，从而形成六元素非晶半导体层作为第一选择层1320a。
第二下部电极层1330a可以起第一选择层1320a与第一数据存储层1340a之间的反扩散层的作用。例如，第二下部电极层1330a可以防止第一数据存储层1340a的相变材料与第一选择层1320a的诸如OTS的非晶材料之间的材料扩散。
例如，可以与第一数据存储层1340a的相变材料和第一选择层1320a的非晶材料充分地不起化学作用的金属层可以形成在第一选择层1320a上，然后可以对金属层实施硅化工艺，从而形成金属硅化物层作为第二下部电极层1330a。用于第二下部电极层1330a的金属硅化物可以包括钨硅化物、钴硅化物、镍硅化物、钛硅化物和钽硅化物中的一种。
第一数据存储层1340a可以包括相变材料，其相位可以根据加热温度和时间在具有相对高的电阻率的非晶相与具有相对低的电阻率的晶相之间改变。
相变材料的示例可以包括碲(Te)、硒(Se)、锗(Ge)、锑(Sb)、铋(Bi)、铅(Pb)、锡(Sn)、砷(As)、硫(S)、硅(Si)、磷(P)、氧(O)等等。这些可以单独使用或以其组合使用。例如，第一数据存储层1340a可以包括硫族化物或用杂质掺杂的硫族化物。硫族化物的示例可以包括Ge-Sb-Te、Ge-Te-As、Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te、Bi-Sb-Te等等。这些可以单独使用或以其组合使用。
另外，第一数据存储层1340a可以形成为其中两种或更多种材料可以通过分子束外延(MBE)工艺或原子层沉积(ALD)工艺顺序地堆叠的超晶格结构。超晶格可以需要显著地低的用于相变的热，从而第一数据存储元件1340在非晶相与晶相之间的相变可以在相对低的温度下实施。例如，数据存储层1340a可以包括其中GeTe和SbTe可以按分子或原子的单位交替地堆叠的合金。
第三下部电极层1350a可以进一步形成在第一数据存储层1340a上用于与中部导电线1400的第一组成线1410的接触插塞。第三下部电极1350可以被提供作为第一单元结构1300的组成或者作为第一单元结构与第一组成线1410之间的额外的互连结构。因此，第三下部电极层1350a可以形成在第一数据存储层1340a上，或者可以在中部导电线1400的形成之前在额外的过孔工艺中形成。在本示例实施方式中，第三下部电极层1350a可以形成在第一数据存储层1340a上，并且第三下部电极1350a可以组成第一单元结构1300。第三下部电极层1350a可以包括低电阻金属或低电阻金属的金属硅化物。
因此，第一下部电极层1310a、第一选择层1320a、第二下部电极层1330a、数据存储层1340a和第三下部电极层1350a可以顺序地形成在下部导电层1200a上，从而在下部导电层1200a上形成第一多层1300a。
此后，掩模层(未示出)可以形成在第一多层1300a上，并且可以通过光刻工艺被图案化成第一掩模图案M1。第一掩模图案M1可以形成为在第一方向x上延伸且沿第二方向y间隔开的多条线。
参照图12A和12B，第一多层1300a和下部导电层1200a可以通过将第一掩模图案M1用作蚀刻掩模的蚀刻工艺而从衬底1100上的缓冲层B被部分地去除，从而形成可以在第一方向x上延伸的第一下部线沟槽LLT1和第一单元沟槽CT1。
第三下部电极层1350a、第一数据存储层1340a、第二下部电极层1330a、第一选择层1320a和第一下部电极层1310a可以以在第一方向x上延伸的线的形状被从缓冲层B顺序地且部分地蚀刻掉，从而形成第一单元沟槽CT1。然后，下部导电层1200a可以被从缓冲层B连续地且部分地蚀刻掉，从而形成与第一单元沟槽CT1连通且在第一方向x上延伸的第一下部线沟槽LLT1。因此，第一多层1300a可以形成为可以由第一单元沟槽CT1间隔开的多条第一单元线1300b，并且下部导电层1200a可以形成为可以由第一下部线沟槽LLT1间隔开的多条下部导电线1200。第一单元线1300b可以包括第一下部电极线1310b、第一选择线1320b、第二下部电极线1330b、数据存储线1340b和第三下部电极线1350b。
在本示例实施方式中，可以对第一多层1300a和下部导电层1200a连续地执行蚀刻工艺，从而第一单元沟槽CT1和第一下部线沟槽LLT1可以在相同的蚀刻工艺中连续地形成。
具体地，在第一单元沟槽CT1和第一下部线沟槽LLT1可以向下减小并且第一单元沟槽CT1和第一下部线沟槽LLT1的侧壁可以是连续的且例如相对于第二方向y以第一倾斜角θ1倾斜的蚀刻条件下，第一多层1300a和下部导电层1200a可以通过各向异性的蚀刻工艺被从缓冲层B部分地去除。因此，下部导电线1200和第一单元线1300b可以以第一单元线1300b和下部导电线1200的侧表面可以在相同的梯形中彼此共面这样的方式在缓冲层B上形成为单个梯形。
例如，梯形的第一倾斜角θ1可以相对于第一单元线1300b的上表面在约70°到约85°的范围内，使得第一单元线1300b和下部导电线1200的梯形可以具有在约70°到约85°的范围内的底角。
在本示例实施方式中，第一多层1300a和下部导电层1200a的材料和组成可以以第一单元线1300b和下部导电线1200可以仅通过控制蚀刻条件在相同的蚀刻腔室中在单个蚀刻工艺中被蚀刻掉这样的方式被选择和调整。
参照图13A和13B，第一下部电极线1310b可以通过各向同性的蚀刻工艺沿第二方向y被进一步蚀刻掉，从而第一下部电极线1310b沿第二方向y的宽度(即，最大宽度)可以减小至第二减小的宽度WLH2，其可以小于第一选择线1320b的下表面的第二宽度WLS2。
因此，第二下部单元凹陷LCR2可以以第二下部单元凹陷LCR2可以由第一下部电极线1310b的侧表面、下部导电线1200的上表面和第一选择线1320b的下表面限定并且可以与第一单元沟槽CT1连通这样的方式形成在下部导电线1200与第一选择线1320b之间。因此，相邻的第一单元线之间的绝缘空间可以被扩大像第二下部单元凹陷LCR2的尺寸那样多。
在本示例实施方式中，第一下部电极线1310b的第二减小的宽度WLH2可以是第一选择线1320b的第二宽度WLS2的约1/4至约1/2。
用于形成第二下部单元凹陷LCR2的各向同性的蚀刻工艺可以以第一下部电极线1310b可以相对于第一选择线1320b、第二下部电极线1330b、第一数据存储线1340b和第三下部电极线1350b具有足够的蚀刻选择性这样的方式被控制。
参照图14A和14B，第一下部绝缘图案LIP1可以形成在第一单元沟槽CT1和第一下部线沟槽LLT1中，从而沿着第二方向y隔开相邻的第一单元线1300b和相邻的下部导电线1200。
例如，绝缘层(未示出)可以形成在缓冲层B上至足够的厚度以填充第一单元沟槽CT1和第一下部线沟槽LLT1，然后可以被平坦化直到第一单元线1300b的上表面可以被暴露。因此，绝缘层可以只留在第一单元沟槽CT1和第一下部线沟槽LLT1中，从而形成第一下部绝缘图案LIP1。
因为第一下部线沟槽LLT1和第一单元沟槽CT1可以同时地用相同的绝缘材料填充，所以第一单元线1300b和下部导电线1200可以通过第一下部绝缘图案LIP1的单个绝缘图案彼此隔开。第一下部绝缘图案LIP1的示例可以包括硅氧化物、硅氮化物和硅氧氮化物。
参照图15A和15B，第一组成线1410可以以第一组成线1410沿第一方向x的宽度可以向上减小这样的方式形成在第一单元线1300b和第一下部绝缘图案LIP1上。
例如，低电阻金属可以沉积在第一单元线1300b和第一下部绝缘图案LIP1上，从而在第一单元线1300b和第一下部绝缘图案LIP1上形成第一组成层(未示出)。
用于第一组成层的材料的示例可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、碳(C)、碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)等等。这些可以单独使用或以其组合使用。具体地，第一组成层可以包括与下部导电线1200相同的材料。
然后，第二掩模图案M2可以形成在第一组成层上。第二掩模图案可以包括在第二方向y上延伸且沿第一方向x间隔开的多条线。
此后，第一组成层可以通过将第二掩模图案M2用作蚀刻掩模的各向异性蚀刻工艺被部分地去除掉直到第一单元线1300b和第一下部绝缘图案LIP1可以被暴露，从而形成在第二方向y上延伸的第二下部线沟槽LLT2。具体地，在第二下部线沟槽LLT2可以向下减小并且第二下部线沟槽LLT2的侧壁可以例如相对于第一方向x以第二倾斜角θ2倾斜的蚀刻条件下，第一组成层可以被部分地蚀刻掉。第二倾斜角θ2可以与第一倾斜角θ1不同或相同。因此，第一组成层可以形成为第一组成层1410，其可以成形为在第二方向y上延伸的梯形线。
因为第二下部线沟槽LLT2可以成形为在第二方向y上延伸的梯形线，所以第一单元线1300b和第一下部绝缘图案LIP1可以通过第二下部线沟槽LLT2沿着第二方向y交替地暴露。
在本示例实施方式中，第一组成线1410可以通过反应离子蚀刻(RIE)工艺形成。
参照图16A和16B，可以通过第二下部线沟槽LLT2暴露的第一单元线1300b可以被从缓冲层B部分地去除，从而形成通过其可以暴露下部导电线1200的第一节点分隔孔NH1。第一单元结构1300可以位于下部导电线1200和第一组成线1410的第一交叉点C1的每个处。
具体地，因为第一单元线1300b可以包括类似于第一组成线1410的金属基材料，所以第一单元线1300b可以仅通过改变诸如蚀刻气体及工艺温度和压力的工艺条件在第二下部线沟槽LLT2和第一组成线1410的形成之后被连续地蚀刻掉。在以上蚀刻工艺中，工艺条件可以以可以减小其间的接触电阻这样的方式针对第一至第三下部电极线1310b、1330b和1350b、第一选择线1320b和第一数据存储线1340b的每条被单独地调节。
因此，第一单元线1300b可以在第一方向x上由第一节点分隔孔NH1隔开，而且在第二方向y上由第一下部绝缘图案LIP1隔开，使得第一单元线1300b可以被节点分隔成多个第一单元结构1300。
就是说，第一单元线1300b可以通过用于形成第一节点分隔孔NH1的蚀刻工艺形成为具有第一下部电极1310、第一选择元件1320、第二下部电极1330、第一数据存储元件1340和第三下部元件1350的第一单元结构1300。此外，下部导电线1200的上表面可以通过第一节点分隔孔NH1暴露。
例如，第一节点分隔孔NH1和第二下部线沟槽LIT2可以仅通过控制蚀刻条件在相同的蚀刻腔室中通过单个蚀刻工艺形成。
在第二下部线沟槽LLT2和第一节点分隔孔NH1可以向下减小并且第二下部线沟槽LLT2和第一节点分隔孔NH1的侧壁可以是连续的且以第二倾斜角θ2倾斜的蚀刻条件下，第一组成层和第一单元线1300b可以通过各向异性的蚀刻工艺被部分地蚀刻掉。
因此，第一组成线1410和第一单元结构1300可以以第一单元结构1300和第一组成线1410的侧表面可以在相同的梯形中彼此共面这样的方式形成为单个梯形。
例如，梯形的第二倾斜角θ2可以如同第一倾斜角θ1一样在相对于第一组成线1410的上表面的约70°到约85°的范围内，使得第一单元结构1300和第一组成线1410的梯形可以具有约70°到约85°的底角。
在修改了的示例实施方式中，通过第一节点分隔孔NH1暴露的下部导电线1200可以部分地凹入，从而在下部导电线1200上形成多个第一线凹陷LR1。因此，下部导电线1200可以形成为其中第一线凹陷LR1和第一突起P1可以交替布置在其上部分处的不平坦结构。第一突起P1可以由第一线凹陷LR1限定，并且第一单元结构1300可以布置在第一突起P1上。
下部导电线1200可以通过相对于第一单元结构1300和第一组成线1410具有蚀刻选择性的干蚀刻工艺或湿蚀刻工艺被部分地去除。
下部导电线1200上的相邻的第一单元结构1300之间的热串扰可以由于第一线凹陷LR1的深度而充分地减少，从而提高半导体存储器件2000的操作可靠性和稳定性。
参照图17A和17B，第一下部电极1310可以通过各向同性的蚀刻工艺沿第一方向x被进一步部分地蚀刻掉，从而第一下部电极1310沿第一方向x的宽度，即，最大宽度，可以减小至第一减小的宽度WLH1，其可以小于第一选择元件1320的下表面的第一宽度WLS1。
因此，第一下部单元凹陷LCR1可以以第一下部单元凹陷LCR1可以由第一下部电极1310的侧表面、下部导电线1200的上表面和第一选择元件1320的下表面限定并且可以与第一节点分隔孔NH1连通这样的方式形成在下部导电线1200与第一选择元件1320之间。因此，相邻的第一单元结构1300之间的绝缘空间可以被扩大像第一下部单元凹陷LCR1的尺寸那样多。
在本示例实施方式中，第一下部电极1310的第一减小的宽度WLH1可以是第一选择元件1320的第一宽度WLS1的约1/4到约1/2。
用于形成第一下部单元凹陷LCR1的各向同性的蚀刻工艺可以以第一下部电极1310可以相对于第一选择元件1320、第二下部电极1330、第一数据存储元件1340和第三下部电极1350具有足够的蚀刻选择性这样的方式被控制。
如参照图5A至6B详细描述的，第一下部线凹陷LCR1和第二下部线凹陷LCR2的位置可以根据第一单元结构1300的堆叠结构而变化。
例如，当第一多层1300a可以以第一下部电极层1310a可以插置在第一选择层1320a与第一数据存储层1340a之间这样的方式形成时，第一下部单元凹陷LCR1和第二下部单元凹陷LCR2可以由第一选择元件1320和第一数据存储元件1340限定。
以相同的方式，当第一多层1300a可以以第三下部电极层1350a、第一数据存储层1340a、第二下部电极层1330a、第一选择层1320a和第一下部电极层1310a可以顺序地堆叠在下部导电层1200a上并且第一下部电极层1310a可以插置在第一选择层1320a与第一组成层之间这样的方式形成时，第一下部单元凹陷LCR1和第二下部单元凹陷LCR2可以由第一选择元件1320和第一组成线1410限定。
参照图18A和18B，用于使第一单元结构1300绝缘的下部绝缘柱LIC可以形成在第一节点分隔孔NH1中，用于隔开第一组成线1410的下部绝缘线LIL可以形成在第二下部线沟槽LLT2中，从而形成第二下部绝缘图案LIP2。
例如，绝缘层(未示出)可以通过沉积工艺形成至足够的厚度以填满第二下部线沟槽LLT2和第一节点分隔孔NH1。然后，绝缘层可以通过平坦化工艺被平坦化直到第一组成线1410的上表面可以被暴露，从而同时地形成下部绝缘柱LIC和下部绝缘线LIL。第二下部绝缘图案LIP2可以包括硅氧化物、硅氮化物和硅氧氮化物中的一种。
虽然本示例实施方式公开了下部绝缘线LIL可以在相同的工艺中由与下部绝缘柱LIC相同的绝缘材料形成，但下部绝缘柱LIC和下部绝缘线LIL可以在不同的工艺中用不同的绝缘材料单独地形成。
因此，第一突起P1上的第一单元结构1300可以由其底部可以低于第一单元结构1300的底表面的下部绝缘柱LIC隔开。因此，可以减少相邻的存储单元之间的热串扰，从而增加半导体存储器件2000的操作可靠性。
参照图19A和19B，分隔层1420a、第二组成层1430a和第二多层1500a可以形成在第一组成线1410和下部绝缘线LIL上。
与第一组成线1410相同的金属可以形成在第一组成线1410和下部绝缘线LIL的整个表面上，并且可以对该金属实施硅化工艺，从而在第一组成线1410和下部绝缘线LIL上形成金属硅化物层作为分隔层1420a。然后，第二组成层1430a可以通过诸如化学气相沉积(CVD)工艺和物理气相沉积(PVD)工艺的沉积工艺形成在金属硅化物层上。
此后，第一上部电极层1510a、第二选择层1520a、第二上部电极层1530a、第二数据存储层1540a和第三上部电极层1550a可以顺序地形成在第二组成层1430a上，从而在第二组成层1430a上形成第二多层1500a。
第二多层1500a可以包括与第一多层1300a相同的材料和结构，并且可以在随后的工艺中形成为第二单元结构1500。
然后，第三掩模图案M3可以形成在第二多层1500a上。第三掩模图案M3可以形成为在第二方向y上延伸且沿第一方向x间隔开的多条线。
第二多层1500a可以通过与参照图11A和11B详细描述的用于第一多层1300a的工艺相同的工艺形成，第三掩模图案M3可以通过与参照图12A和12B详细描述的用于第二掩模图案M2的工艺相同的工艺形成。
参照图20A和20B，第二多层1500a可以通过使用第三掩模图案M2作为蚀刻掩模的蚀刻工艺被部分地去除成为线形，从而形成可以在第二方向y上延伸的第二单元沟槽CT2和第二上部线沟槽ULT2。因此，第二多层1500a可以形成为可以在第二方向y上延伸且沿第一方向x由第二单元沟槽CT2间隔开的多条第二单元线1500b。此外，分隔层1420a和第二组成层1430a可以分别形成为分隔线1420和第二组成线1430。具体地，分隔线1420、第二组成线1430和第二单元线1500b可以形成为单个梯形。
例如，第二多层1500a可以被蚀刻成线形，从而形成第二单元沟槽CT2并且形成第二单元线1500b，第二组成层1430a可以通过第二单元沟槽CT2暴露，在第二单元线1500b中第一上部电极线1510b、第二选择线1520b、第二上部电极线1530b、第二数据存储线1540b和第三上部电极线1550b可以正如第一单元线1300b那样地堆叠在第二组成层1430a上。然后，第二组成层1430a和分隔层1420a可以被连续地蚀刻成线形，从而形成可以与第二单元沟槽CT2连通的第二上部线沟槽ULT2，以及形成在第一组成线1410上的第二组成线1430和分隔线1420。
具体地，第二单元沟槽CT2和第二上部线沟槽ULT2可以通过连续的蚀刻工艺连续地形成，所以分隔线1420、第二组成线1430和第二单元线1500b可以成形为单个形状。
在第二单元沟槽CT2和第二上部线沟槽ULT2可以向下减小并且第二单元沟槽CT2和第二上部线沟槽ULT2的侧壁可以是连续的且以第二倾斜角θ2倾斜的蚀刻条件下，第二多层1500a、第二组成层1430a和分隔层1420a可以通过各向异性的蚀刻工艺被部分地去除成线形。
因此，分隔线1420、第二组成线1430和第二单元线1500b可以以第二单元线1500b、第二组成线1430和分隔线1420的侧表面可以在相同的梯形中彼此共面这样的方式在第一组成线1410上形成为单个梯形。
当第二单元沟槽CT2和第二上部线沟槽ULT2可以以与第二下部线沟槽LLT2和第一节点分隔孔NH1相同的倾斜角减小时，第二上部线沟槽ULT2可以组成上部倒梯形的下部分，第二下部线沟槽LLT2可以组成下部倒梯形的上部分。结果，第二上部线沟槽ULT2的下部分的宽度WULT可以小于第二下部线沟槽LLT2的上部分的宽度WLLT，并且第一组成线1410的宽度可以小于第二组成线1430的宽度。
第一组成线1410可以起用于第一存储堆叠MS1的位线的作用，第二组成线1430可以起用于第二存储堆叠MS2的位线的作用。因此，以分隔线1420为媒介的第一组成线1410和第二组成线1430的堆叠结构可以形成为中部导电线1400，并且被提供为用于半导体存储器件2000的公共位线。
因此，在相邻的第一储堆叠MS1与第二存储堆叠MS2之间的中部导电线1400的交叉间隙Gc可以增加像第二上部线沟槽ULT2的宽度WULT与第二下部线沟槽LLT2的宽度WLLT之差那样多，并且在相邻的中部导电线1400之间的绝缘空间可以由于第一单元结构1300和第二单元结构1500的梯形形状而最大化。绝缘空间的增大可以导致第二下部绝缘图案LIP2和第二上部绝缘图案UIP2的宽度的增加，从而增加彼此邻近的第一存储堆叠MS1与第二存储堆叠MS2之间的击穿电压裕度。
此外，第二下部线沟槽LLT2的宽度WLLT的增加可以提高用于形成第三掩模图案M3的光刻工艺的对准裕度，从而减少第二上部线沟槽ULT2与第二下部线沟槽LLT2之间的未对准。
例如，第二单元沟槽CT2和第二上部线沟槽ULT2的第二倾斜角θ2可以在相对于第二单元线1500b的上表面的约70°到约85°的范围内，使得第二单元线1500b、第二组成线1430和分隔线1420的梯形可以具有约70°到约85°的底角。
参照图21A和21B，第一上部电极线1510b可以通过各向同性的蚀刻工艺沿第一方向x被进一步部分地蚀刻掉，从而第一上部电极线1510b沿第一方向x的宽度，即，最大宽度可以减小至第一减小的宽度WUH1，其可以小于第二选择线1520b的下表面的第一宽度WUS1。
因此，第一上部单元凹陷UCR1可以以第一上部单元凹陷UCR1可以由第一上部电极线1510b的侧表面、第二组成线1430的上表面和第二选择线1520b的下表面限定并且可以与第二单元沟槽CT2连通这样的方式形成在第二组成线1430与第二选择线1520b之间。因此，在相邻的第二单元线1500b之间的绝缘空间可以被扩大像第一上部单元凹陷UCR1的尺寸那样多。
在本示例实施方式中，第一上部电极线1510b的第一减小的宽度WUH1可以是第二选择线1520b的第一宽度WUS1的约1/4到约1/2。
用于形成第一上部单元凹陷UCLR1的各向同性蚀刻工艺可以以第一上部电极线1510b可以相对于第二选择线1520b、第二上部电极线1530b、第二数据存储线1540b和第三上部电极线1550b具有足够的蚀刻选择性这样的方式被控制。
参照图22A和22B，第二上部绝缘图案UIP2可以形成在第二单元沟槽CT2和第二上部线沟槽ULT2中，从而沿着第二方向y隔开相邻的第二单元线1500b、相邻的第二组成线1430和相邻的分隔线1420。
例如，绝缘层(未示出)可以形成至足够的厚度以填满第二单元沟槽CT2和第二上部线沟槽ULT2，然后可以被平坦化直到第二单元线1500b的上表面可以被暴露。因此，绝缘层可以只留在第二单元沟槽CT2和第二上部线沟槽ULT2中，从而形成第二上部绝缘图案UIP2。
因为第二上部线沟槽ULT2和第二单元沟槽CT2可以用相同的绝缘材料同时地填充，所以第二单元线1500b、第二组成线1430和分隔线1420可以通过第二上部绝缘图案UIP2的单个绝缘图案彼此隔开。第二上部绝缘图案UIP2的示例可以包括硅氧化物、硅氮化物和硅氧氮化物。
参照图23A和23B，上部导电线1600可以以上部导电线1600沿第二方向y的宽度可以向上减小这样的方式形成在第二单元线1500b和第二上部绝缘图案UIP2上。
例如，低电阻金属可以沉积在第二单元线1500b和第二上部绝缘图案UIP2上，从而在第二单元线1500b和第二上部绝缘图案UIP2上形成上部导电层(未示出)。
用于上部导电层的材料的示例可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、碳(C)、碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)等等。这些可以单独使用或以其组合使用。具体地，上部导电层可以包括与下部导电线1200相同的材料。
然后，第四掩模图案M4可以形成在上部导电层上。第四掩模图案M4可以包括在第一方向x上延伸且沿第二方向y间隔开的多条线。
此后，上部导电层可以通过使用第四掩模图案M4作为蚀刻掩模的各向异性蚀刻工艺被部分地去除掉直到第二单元线1500b和第二上部绝缘图案UIP2可以被暴露，从而形成在第一方向x上延伸的第一上部线沟槽ULT1。具体地，在第一上部线沟槽ULT1可以向下减小并且第一上部线沟槽ULT1的侧壁可以以第一倾斜角θ1倾斜的蚀刻条件下，上部导电层可以被部分地蚀刻掉。第一倾斜角θ1可以与第二倾斜角θ2不同或相同。因此，上部导电层可以形成为上部导电线1600，其可以成形为在第一方向x上延伸的梯形线。
因为第一上部线沟槽ULT1可以成形为在第一方向x上延伸的梯形线，所以第二单元线1500b和第二上部绝缘图案UIP2可以沿着第一方向x通过第一上部线沟槽ULT1交替地暴露。
在本示例实施方式中，上部导电线1600可以通过反应离子蚀刻(RIE)工艺形成。
参照图24A和24B，可以通过第一上部线沟槽ULT1暴露的第二单元线1500b可以被部分地去除，从而形成通过其可以部分地暴露第二组成线1430的第二节点分隔孔NH2。因此，第二单元线1500b可以被节点分隔成第二单元结构1500，其可以位于上部导电线1600和第二组成线1430的第二交叉点C2的每个处。
因为第二单元线1500b可以包括类似于上部导电线1600的金属基材料，所以第二单元线1500b可以仅通过改变诸如蚀刻气体及工艺温度和压力的工艺条件而在第一上部线沟槽ULT1和上部导电线1600的形成之后被连续地部分蚀刻掉。在以上蚀刻工艺中，工艺条件可以以可以减小或最小化其间的接触电阻这样的方式针对第一至第三上部电极线1510b、1530b和1550b、第二选择线1520b和第二数据存储线1540b的每条被单独地调节。因此，第二单元线1500b可以在第二方向y上由第二节点分隔孔NH2隔开，而且在第一方向x上由第二上部绝缘图案UIP2隔开，使得第二单元线1500b可以被节点分隔成多个第二单元结构1500。
就是说，第二单元线1500b可以通过用于形成第二节点分隔孔NH2的蚀刻工艺形成为具有第一上部电极1510、第二选择元件1520、第二上部电极1530、第二数据存储元件1540和第三上部元件1550的第二单元结构1500。此外，第二组成线1430的上表面可以通过第二节点分隔孔NH2暴露。
例如，第二节点分隔孔NH2和第一上部线沟槽UIT1可以仅通过控制蚀刻条件在相同的蚀刻腔室中通过单个蚀刻工艺形成。
在第一上部线沟槽ULT1和第二节点分隔孔NH2可以向下减小并且第一上部线沟槽ULT1和第二节点分隔孔NH2的侧壁可以是连续地共面且以第一倾斜角θ1倾斜的蚀刻条件下，上部导电层和第二单元线1500b可以通过各向异性蚀刻工艺被部分地蚀刻掉。
因此，上部导电线1600和第二单元结构1500可以以第二单元结构1500和上部导电线1600的侧表面可以在相同的梯形中彼此共面这样的方式形成为单个梯形。
例如，梯形的第一倾斜角θ1可以如同第二倾斜角θ2那样地在相对于上部导电线1600的上表面的约70°到约85°的范围内，使得第二单元结构1500和上部导电线1600的梯形可以具有约70°到约85°的底角。
在本示例实施方式中，第二单元沟槽CT2的第一倾斜角θ1可以与第二上部线沟槽ULT2和第二节点分隔孔NH2的第二倾斜角θ2基本相同。然而，根据半导体存储器件2000的交叉点单元阵列的要求，第一倾斜角θ1和第二倾斜角θ2可以彼此不同。
在修改了的示例实施方式中，通过第二节点分隔孔NH2暴露的第二组成线1430可以部分地凹入，从而在第二组成线1430上形成多个第二线凹陷LR2。因此，第二组成线1430可以形成为其中第二线凹陷LR2和第二突起P2可以在其上部分交替地布置的不平坦结构。第二突起P2可以由第二线凹陷LR2限定，并且第二单元结构1500可以布置在第二突起P2上。
第二组成线1430可以通过相对于第二单元结构1500具有蚀刻选择性的干蚀刻工艺或湿蚀刻工艺被部分地去除。
因此，第二组成线1430上的相邻的第二单元结构1500之间的热串扰可以由于第二线凹陷LR2的深度而充分地减少，从而提高半导体存储器件2000的操作可靠性和稳定性。
参照图25A和25B，第一上部电极1510可以通过各向同性蚀刻工艺沿着第二方向y被进一步蚀刻掉，从而第一上部电极1510沿第二方向y的宽度(即，最大宽度)可以被减小至第二减小的宽度WUH2，其可以小于第二选择元件1520的下表面的第二宽度WUS2。
因此，第二上部单元凹陷UCR2可以以第二上部单元凹陷UCR2可以由第一上部电极1510的侧表面、第二组成线1430的上表面和第二选择元件1520的下表面限定并且可以与第二节点分隔孔NH2连通这样的方式形成在第二组成线1430与第二选择元件1520之间。因此，在相邻的第二单元结构1500之间的绝缘空间可以被扩大像第二上部单元凹陷UCR2的尺寸那样多。
在本示例实施方式中，第一上部电极1510的第二减小的宽度WUH2可以是第二选择元件1520的第二宽度WUS2的约1/4到约1/2。
用于形成第二上部单元凹陷UCR2的各向同性蚀刻工艺可以以第一上部电极1510可以相对于第二选择元件1520、第二上部电极1530、第二数据存储元件1540、第三上部电极1550和第二组成线1430具有足够的蚀刻选择性这样的方式被控制。
与如参照图5A至6B详细描述的单元结构300的变形相似，第一上部线凹陷UCR1和第二上部线凹陷UCR2的位置可以根据第二单元结构1500的堆叠结构而变化。
例如，当第二多层1500a可以以第一上部电极层1510a可以插置在第二选择层1520a与第二数据存储层1540a之间这样的方式形成时，第一上部单元凹陷UCR1和第二上部单元凹陷UCR2可以由第二选择元件1520和第二数据存储元件1540限定。
以相同的方式，当第二多层1500a可以以第三上部电极层1550a、第二数据存储层1540a、第二上部电极层1530a、第二选择层1520a和第一上部电极层1510a可以顺序地堆叠在第二组成层1430上并且第一上部电极层1510a可以插置在第二选择层1520a与上部导电层之间这样的方式形成时，第一上部单元凹陷UCR1和第二上部单元凹陷UCR2可以由第二选择元件1520和上部导电线1600限定。
参照图26A和26B，用于使第二单元结构1500绝缘的上部绝缘柱UIC可以形成在第二节点分隔孔NH2中，用于隔开上部导电线1600的上部绝缘线UIL可以形成在第一上部线沟槽ULT1中，从而形成第一上部绝缘图案UIP1。
例如，绝缘层(未示出)可以通过沉积工艺形成至足够的厚度以填满第一上部线沟槽ULT1和第二节点分隔孔NH2。然后，绝缘层可以通过平坦化工艺被平坦化直到上部导电线1600的上表面可以被暴露，从而同时地形成上部绝缘柱UIC和上部绝缘线UIL。第一上部绝缘图案UIP1可以包括硅氧化物、硅氮化物和硅氧氮化物中的一种。
虽然本示例实施方式公开了上部绝缘线UIL可以在相同的工艺中由与上部绝缘柱UIC相同的绝缘材料形成，但上部绝缘柱UIC和上部绝缘线UIL可以用不同的绝缘材料在不同的工艺中单独地形成。
第二突起P2上的第二单元结构1500可以由其底部可以低于第二单元结构1500的底表面的上部绝缘柱UIC隔开。因此，可以减少第二存储堆叠MS2的相邻的存储单元之间的热串扰，从而提高半导体存储器件2000的操作可靠性。
根据半导体存储器件和制造半导体存储器件的方法的示例实施方式，交叉点单元阵列可以随半导体存储器件被提供，并且每个单元可以包括具有加热器电极、例如OTS的选择器和数据存储元件的单元结构。加热器的宽度可以减小到小于选择器的宽度，并且横向的(latitudinal)单元凹陷可以被提供在单元结构中，所以相邻的单元结构之间的间隙距离可以被增加像单元凹陷那样多，并且可以扩大相邻的单元结构之间的绝缘空间，从而改善半导体存储器件的绝缘特性。因此，相邻的单元之间的电干扰可以在半导体存储器件中被充分地减少。具体地，当半导体存储器件的交叉点单元阵列以三维结构被提供在垂直堆叠的存储单元中时，下部存储堆叠与上部存储堆叠之间的击穿电压裕度可以仅通过将单元结构成形为梯形而充分地增加。
公共位线的第一位线可以安置在下部梯形存储堆叠MS1的顶部部分，公共位线的第二位线可以安置在上部梯形存储堆叠MS2的底部部分。因此，第一位线的宽度可以比第二位线的宽度小得多，并且相邻的下部存储堆叠MS1与上部存储堆叠MS2之间的交叉间隙Gc可以增加得像下部位线与上部位线之间的宽度差那样多，这可以充分地改善相邻的下部存储堆叠与上部存储堆叠之间的击穿电压裕度。此外，相邻的下部单元结构的上部分之间的间隙距离可以由于梯形形状而增加，从而增加用于形成上部单元结构的工艺裕度。
示例实施方式提供一种半导体存储器件和制造该半导体存储器件的方法，该半导体存储器件具有其中间隙距离在相邻的单元结构之间增加的交叉点阵列结构，从而改善半导体存储器件的绝缘特性和阈值裕度。因此，绝缘空间被增大并且击穿电压裕度被改善。
在此已经公开了示例实施方式，并且虽然采用了特定的术语，但它们仅在一般和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情况下，如在本申请的提交时对本领域普通技术人员将明显的，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合另外的实施方式描述的特征、特性和/或元件组合使用，除非明确地另有所指。因此，本领域技术人员将理解，可以作出形式和细节上的各种各样的改变而不背离如权利要求中阐明的本发明的精神和范围。
2016年3月18日向韩国知识产权局提交的且发明名称为“半导体存储器件和制造其的方法”的韩国专利申请第10-2016-0032749号通过引用全文合并于此。

Claims (25)

1.一种半导体存储器件，包括：
第一导电线，其在衬底上在第一方向上延伸；
第二导电线，其在所述第一导电线之上在第二方向上延伸，所述第一导电线和所述第二导电线在交叉点处彼此交叉；
单元结构，其位于所述交叉点的每个处，所述单元结构的每个具有数据存储元件、选择元件和电极元件，所述选择元件用于将单元选择信号施加于所述数据存储元件并用于改变所述数据存储元件的数据状态，所述电极元件至少具有一电极，该电极具有一表面，该表面与所述选择元件的一表面接触且小于所述选择元件的该表面；以及
绝缘图案，其使所述第一导电线和所述第二导电线和所述单元结构彼此绝缘。
2.如权利要求1所述的半导体存储器件，其中所述电极元件包括：
第一电极，其用于产生热并用于与所述第一导电线和所述第二导电线中的一条接触；
第二电极，其在所述选择元件与所述数据存储元件之间；以及
第三电极，其与所述第一导电线和所述第二导电线中的另一条接触，所述第一电极具有一表面，该表面与所述选择元件的所述表面接触且小于所述选择元件的所述表面。
3.如权利要求2所述的半导体存储器件，其中所述选择元件包括双向阈值开关，以及所述数据存储元件包括相变材料。
4.如权利要求3所述的半导体存储器件，其中：
所述第一电极、所述选择元件、所述第二电极、所述数据存储元件和所述第三电极以梯形形状顺序地堆叠在所述第一导电线上，以及
所述单元结构包括单元凹陷，该单元凹陷由所述第一电极的侧表面、所述选择元件的下表面和所述第一导电线的上表面限定并用所述绝缘图案填充。
5.如权利要求3所述的半导体存储器件，其中：
所述第二电极、所述选择元件、所述第一电极、所述数据存储元件和所述第三电极以梯形形状顺序地堆叠在所述第一导电线上，以及
所述单元结构包括单元凹陷，该单元凹陷由所述第一电极的侧表面、所述选择元件的上表面和所述数据存储元件的下表面限定并用所述绝缘图案填充。
6.一种半导体存储器件，包括：
下部导电线，其在衬底上在第一方向上延伸；
中部导电线，其在所述下部导电线之上在第二方向上延伸，所述下部导电线和所述中部导电线在多个第一交叉点处彼此交叉，所述中部导电线具有第一组成线和第二组成线，所述第二组成线具有比所述第一组成线的宽度大的宽度；
上部导电线，其在所述中部导电线之上在所述第一方向上延伸，所述中部导电线和所述上部导电线在多个第二交叉点处彼此交叉；
多个第一单元结构，其位于所述下部导电线和所述第一组成线的所述第一交叉点的每个处，所述第一单元结构的每个具有第一数据存储元件、第一选择元件和下部电极元件，所述第一选择元件用于将单元选择信号施加于所述第一数据存储元件并用于改变所述第一数据存储元件的数据状态，所述下部电极元件至少具有一电极，该电极具有一表面，该表面与所述第一选择元件的一表面接触且小于所述第一选择元件的所述表面；以及
多个第二单元结构，其位于所述第二组成线和所述上部导电线的所述第二交叉点的每个处，所述第二单元结构的每个具有第二数据存储元件、第二选择元件和上部电极元件，所述第二选择元件用于将单元选择信号施加于所述第二数据存储元件并用于改变所述第二数据存储元件的数据状态，所述上部电极元件至少具有一电极，该电极具有一表面，该表面与所述第二选择元件的一表面接触且小于所述第二选择元件的所述表面。
7.如权利要求6所述的半导体存储器件，其中所述中部导电线还包括在所述第一组成线与所述第二组成线之间的分隔线，使得所述第二组成线覆盖所述分隔线的整个上表面，以及所述第二组成线的侧表面与所述分隔线的侧表面是连续且共面的，以及所述第一组成线部分地覆盖所述分隔线的下表面，以及所述第一组成线的侧表面与所述分隔线的侧表面是不连续的。
8.如权利要求7所述的半导体存储器件，其中所述第一组成线和所述第二组成线包括相同的金属材料，以及所述分隔线包括所述第一组成线和所述第二组成线的所述金属材料的氮化物。
9.如权利要求7所述的半导体存储器件，还包括：
下部绝缘图案，其使所述下部导电线、所述第一组成线和所述第一单元结构彼此绝缘，使得所述下部绝缘图案覆盖所述分隔线的下表面和所述第一组成线的所述侧表面；以及
上部绝缘图案，其使所述上部导电线、所述第二组成线和所述第二单元结构彼此绝缘，使得所述上部绝缘图案覆盖所述分隔线的所述侧表面并连接到所述下部绝缘图案。
10.如权利要求9所述的半导体存储器件，其中：
所述第一单元结构包括以梯形形状堆叠在所述下部导电线上的第一多层结构，并且所述第一组成线以这样的构造覆盖所述第一多层结构的所述上表面：所述第一组成线的侧表面以与所述第一多层结构的所述梯形形状相同的角度倾斜并且所述第一单元结构的侧表面与所述第一组成线的所述侧表面共面，以及
所述第二单元结构包括以梯形形状堆叠在所述第二组成线上的第二多层结构，以及所述第二组成线的侧表面以与所述第二多层结构的所述梯形形状相同的角度倾斜，并且所述第二单元结构的侧表面与所述第二组成线的所述侧表面共面。
11.如权利要求10所述的半导体存储器件，其中所述下部电极元件包括第一下部电极、第二下部电极和第三下部电极，所述第一下部电极布置在所述下部导电线上作为加热器并具有比所述第一选择元件的宽度小的宽度，所述第二下部电极在所述第一选择元件与所述第一数据存储元件之间，所述第三下部电极在所述第一数据存储元件与所述第一组成线之间，以及所述第一单元结构包括下部单元凹陷，该下部单元凹陷由所述第一下部电极的侧表面、所述第一选择元件的下表面和所述下部导电线的上表面限定并用所述下部绝缘图案填充。
12.如权利要求11所述的半导体存储器件，其中所述第一下部电极与所述第二下部电极交换，使得所述第一下部电极在所述第一选择元件与所述第一数据存储元件之间，以及所述下部单元凹陷由所述第一下部电极的所述侧表面、所述第一选择元件的上表面和所述第一数据存储元件的下表面限定。
13.如权利要求10所述的半导体存储器件，其中所述上部电极元件包括第一上部电极、第二上部电极和第三上部电极，所述第一上部电极布置在所述第二组成线上作为加热器并具有比所述第二选择元件的宽度小的宽度，所述第二上部电极在所述第二选择元件与所述第二数据存储元件之间，所述第三上部电极插置在所述第二数据存储元件与所述上部导电线之间，以及所述第二单元结构包括上部单元凹陷，该上部单元凹陷由所述第一上部电极的侧表面、所述第二选择元件的下表面和所述第二组成线的上表面限定并用所述上部绝缘图案填充。
14.如权利要求13所述的半导体存储器件，其中所述第一上部电极与所述第二上部电极交换，使得所述第一上部电极插置在所述第二选择元件与所述第二数据存储元件之间，以及所述上部单元凹陷由所述第一上部电极的所述侧表面、所述第二选择元件的上表面和所述第二数据存储元件的下表面限定。
15.如权利要求6所述的半导体存储器件，其中所述第一选择元件和所述第二选择元件包括垂直PN结二极管、肖特基二极管和双向阈值开关中的一个。
16.如权利要求15所述的半导体存储器件，其中所述双向阈值开关包括砷(As)、锗(Ge)、硒(Se)、碲(Te)、硅(Si)、铋(Bi)、硫(S)、锑(Sb)及其组合中的任何一种。
17.如权利要求16所述的半导体存储器件，其中所述双向阈值开关包括其中硒(Se)和硫(S)与锗(Ge)、硅(Si)、砷(As)和碲(Te)的化合物组合的六元素材料。
18.一种制造半导体存储器件的方法，所述方法包括：
在衬底上形成多条包括下部导电线和第一单元线的梯形堆叠线，所述下部导电线和所述第一单元线的所述堆叠线在第一方向上延伸并通过第一下部绝缘图案彼此隔开；
形成在第二方向上延伸并成形为梯形的多条第一组成线，使得所述第一组成线与所述第一单元线和所述第一下部绝缘图案交替地接触，以及一对所述第一组成线通过第二线沟槽间隔开；
部分地去除所述第二线沟槽中的所述第一单元线，从而形成通过其暴露所述下部导电线的多个第一节点分隔孔，以及在所述下部导电线和所述第一组成线的每个交叉点处形成多个第一单元结构；
在所述第一节点分隔孔和所述第二线沟槽中形成第二下部绝缘图案，从而将所述第一单元结构和所述第一组成线彼此隔开；
在所述第一组成线的每条上形成多条包括分隔线、第二组成线和第二单元线的梯形堆叠线，所述分隔线、所述第二组成线和所述第二单元线的所述堆叠线在所述第二方向上延伸并通过第二上部绝缘图案彼此隔开；
形成多条在所述第一方向上延伸并成形为梯形的上部导电线，使得所述上部导电线与所述第二单元线和所述第二上部绝缘图案交替地接触，以及一对所述上部导电线通过第一线沟槽间隔开；
部分地去除所述第一线沟槽中的所述第二单元线，从而形成通过其暴露所述第二组成线的多个第二节点分隔孔，以及在所述第二组成线和所述上部导电线的每个交叉点处形成多个第二单元结构；以及
在所述第二节点分隔孔和所述第一线沟槽中形成第一上部绝缘图案，从而将所述第二单元结构和所述上部导电线彼此隔开。
19.如权利要求18所述的方法，其中在所述衬底上形成所述下部导电线和所述第一单元线的所述梯形堆叠线包括：
在所述衬底上顺序地形成下部导电层和第一多层，所述第一多层包括第一选择层、第一数据存储层和下部电极层；
以在所述第一方向上延伸的线形形状部分地去除所述第一多层和所述下部导电层，从而形成多个第一单元沟槽以及所述下部导电线和所述第一单元线的所述梯形堆叠线，所述多个第一单元沟槽的宽度向下减小，所述梯形堆叠线通过所述第一单元沟槽间隔开；以及
将绝缘材料填充到所述第一单元沟槽中，从而形成成形为倒梯形的所述第一下部绝缘图案。
20.如权利要求18所述的方法，其中形成多条包括所述分隔线、所述第二组成线和所述第二单元线的所述梯形堆叠线包括：
在所述第一组成线和所述第二下部绝缘图案上顺序地形成分隔层、第二组成层和第二多层，所述第二多层包括第二选择层、第二数据存储层和上部电极层；
以在所述第二方向上延伸的线形形状部分地去除所述第二多层、所述第二组成层和所述分隔层，从而形成多个第二单元沟槽以及所述分隔线、所述第二组成线和所述第二单元线的所述梯形堆叠线，所述多个第二单元沟槽的宽度向下减小，所述梯形堆叠线通过所述第二单元沟槽间隔开；以及
将绝缘材料填充到所述第二单元沟槽中，从而形成成形为倒梯形的所述第二上部绝缘图案。
21.一种半导体存储器件，包括：
第一导电线，其在衬底上在第一方向上延伸；
第二导电线，其在所述第一导电线之上在第二方向上延伸，所述第一导电线和所述第二导电线在交叉点处彼此交叉；
单元结构，其位于所述交叉点的每个处，所述单元结构的每个具有数据存储元件、选择元件和电极元件，所述选择元件用于将单元选择信号施加于所述数据存储元件并用于改变所述数据存储元件的数据状态，所述电极元件至少具有一电极，该电极具有一表面，该表面与所述选择元件的一表面接触且小于所述选择元件的所述表面；以及
绝缘图案，其沿着所述第一方向和所述第二方向的每个在相邻的单元结构之间。
22.如权利要求21所述的半导体存储器件，其中所述电极元件包括与所述第一导电线和所述第二导电线中的一条直接接触的第一电极，
所述第一电极具有一表面，该表面与所述选择元件的所述表面接触且小于所述选择元件的所述表面。
23.如权利要求22所述的半导体存储器件，其中所述第一电极接触所述第一导电线，所述单元结构具有单元凹陷，该单元凹陷由所述第一电极的侧表面、所述选择元件的下表面和所述第一导电线的上表面限定。
24.如权利要求23所述的半导体存储器件，其中所述单元凹陷用所述绝缘图案填充。
25.如权利要求23所述的半导体存储器件，其中所述单元结构包括具有有从所述第一导电线朝所述第二导电线逐渐增加的宽度的梯形形状。
CN201710167017.XA 2016-03-18 2017-03-20 半导体存储器件和制造其的方法 Active CN107204351B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0032749 2016-03-18
KR1020160032749A KR102495000B1 (ko) 2016-03-18 2016-03-18 반도체 소자 및 이의 제조방법

Publications (2)

Publication Number Publication Date
CN107204351A true CN107204351A (zh) 2017-09-26
CN107204351B CN107204351B (zh) 2023-09-26

Family

ID=59855961

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710167017.XA Active CN107204351B (zh) 2016-03-18 2017-03-20 半导体存储器件和制造其的方法

Country Status (4)

Country Link
US (2) US20170271581A1 (zh)
KR (1) KR102495000B1 (zh)
CN (1) CN107204351B (zh)
TW (1) TWI718256B (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108091691A (zh) * 2017-11-17 2018-05-29 华中科技大学 磁性原子掺杂的超晶格[GeTe/Sb2Te3]n材料及其相应调控方法
CN109659430A (zh) * 2017-10-11 2019-04-19 三星电子株式会社 包括数据存储图案的半导体装置
CN109768159A (zh) * 2017-11-09 2019-05-17 三星电子株式会社 存储器件
CN110137347A (zh) * 2018-02-09 2019-08-16 美光科技公司 存储器装置及用于形成存储组件的方法
CN110335942A (zh) * 2019-07-08 2019-10-15 中国科学院上海微系统与信息技术研究所 一种相变存储器及其制作方法
CN110729399A (zh) * 2018-07-17 2020-01-24 旺宏电子股份有限公司 开关元件与存储器元件
CN110828664A (zh) * 2019-11-19 2020-02-21 中国科学院上海微系统与信息技术研究所 一种相变材料、相变材料的制备方法和相变存储器
TWI706565B (zh) * 2017-10-18 2020-10-01 旺宏電子股份有限公司 類超晶格開關元件
CN112054009A (zh) * 2020-09-16 2020-12-08 浙江驰拓科技有限公司 一种存储器以及一种存储器的制作方法
CN112993155A (zh) * 2019-12-17 2021-06-18 爱思开海力士有限公司 电子器件及其制造方法
CN114512601A (zh) * 2022-01-28 2022-05-17 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法
US11545625B2 (en) 2018-02-09 2023-01-03 Micron Technology, Inc. Tapered memory cell profiles
US11735261B2 (en) 2017-04-28 2023-08-22 Micron Technology, Inc. Programming enhancement in self-selecting memory
US11800816B2 (en) 2018-02-09 2023-10-24 Micron Technology, Inc. Dopant-modulated etching for memory devices

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102530067B1 (ko) * 2016-07-28 2023-05-08 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
KR102527669B1 (ko) * 2016-08-11 2023-05-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR102295524B1 (ko) * 2017-03-27 2021-08-30 삼성전자 주식회사 메모리 소자
US10573811B2 (en) * 2017-08-02 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random-access memory (RRAM) cell with recessed bottom electrode sidewalls
US10541364B2 (en) 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
JP2019161012A (ja) * 2018-03-13 2019-09-19 東芝メモリ株式会社 記憶装置
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US10361367B1 (en) * 2018-07-17 2019-07-23 International Business Machines Corporation Resistive memory crossbar array with top electrode inner spacers
US11088323B2 (en) * 2018-08-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Top electrode last scheme for memory cell to prevent metal redeposit
KR102577244B1 (ko) 2018-09-04 2023-09-12 삼성전자주식회사 스위칭 소자, 가변 저항 메모리 장치 및 그의 제조방법
US11245073B2 (en) 2018-09-04 2022-02-08 Samsung Electronics Co., Ltd. Switching element, variable resistance memory device, and method of manufacturing the switching element
KR102618880B1 (ko) * 2018-09-13 2023-12-29 삼성전자주식회사 스위칭 소자, 가변 저항 메모리 장치 및 그의 제조방법
KR102658194B1 (ko) 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
KR20200085522A (ko) * 2019-01-07 2020-07-15 에스케이하이닉스 주식회사 이종 메모리를 갖는 메인 메모리 장치, 이를 포함하는 컴퓨터 시스템 및 그것의 데이터 관리 방법
JP2020136396A (ja) * 2019-02-15 2020-08-31 キオクシア株式会社 半導体記憶装置
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2020155569A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 記憶装置
KR20200132366A (ko) * 2019-05-17 2020-11-25 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
KR20210012079A (ko) * 2019-07-23 2021-02-03 삼성전자주식회사 정보 저장 물질 패턴을 포함하는 반도체 소자
US11469235B2 (en) * 2019-09-27 2022-10-11 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11289540B2 (en) 2019-10-15 2022-03-29 Macronix International Co., Ltd. Semiconductor device and memory cell
KR20210047405A (ko) 2019-10-21 2021-04-30 삼성전자주식회사 반도체 소자
US11121317B2 (en) * 2019-11-14 2021-09-14 Micron Technology, Inc. Low resistance crosspoint architecture
US11158787B2 (en) 2019-12-17 2021-10-26 Macronix International Co., Ltd. C—As—Se—Ge ovonic materials for selector devices and memory devices using same
US11271155B2 (en) * 2020-03-10 2022-03-08 International Business Machines Corporation Suppressing oxidation of silicon germanium selenium arsenide material
US11362276B2 (en) 2020-03-27 2022-06-14 Macronix International Co., Ltd. High thermal stability SiOx doped GeSbTe materials suitable for embedded PCM application
US11094338B1 (en) 2020-07-09 2021-08-17 Western Digital Technologies, Inc. SOT film stack for differential reader
KR20220020719A (ko) * 2020-08-12 2022-02-21 삼성전자주식회사 저항성 메모리 소자
US20220123209A1 (en) * 2020-10-16 2022-04-21 Macronix International Co., Ltd. SELECTOR DEVICES INCLUDING S-DOPED AsSeGeSi CHALCOGENIDES
KR20220119821A (ko) 2021-02-22 2022-08-30 삼성전자주식회사 반도체 장치
US11763973B2 (en) * 2021-08-13 2023-09-19 Western Digital Technologies, Inc. Buffer layers and interlayers that promote BiSbx (012) alloy orientation for SOT and MRAM devices
US11532323B1 (en) 2021-08-18 2022-12-20 Western Digital Technologies, Inc. BiSbX (012) layers having increased operating temperatures for SOT and MRAM devices
FR3126544A1 (fr) * 2021-08-31 2023-03-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif mémoire résistive et procédé de réalisation
US20230089578A1 (en) * 2021-09-20 2023-03-23 Sandisk Technologies Llc Semiconductor device containing bit lines separated by air gaps and methods for forming the same
WO2023145795A1 (ja) * 2022-01-28 2023-08-03 国立大学法人東北大学 抵抗変化材料、スイッチ素子用材料、スイッチ層、スイッチ素子及び記憶装置
US11875827B2 (en) 2022-03-25 2024-01-16 Western Digital Technologies, Inc. SOT reader using BiSb topological insulator
US11783853B1 (en) 2022-05-31 2023-10-10 Western Digital Technologies, Inc. Topological insulator based spin torque oscillator reader

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552282A (zh) * 2008-04-04 2009-10-07 海力士半导体有限公司 相变存储器件及其制造方法
US20100238704A1 (en) * 2009-03-23 2010-09-23 Kabushiki Kaisha Toshiba Semiconductor memory device, method of manufacturing the same, and method of screening the same
US20100237320A1 (en) * 2009-03-23 2010-09-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing the same
CN102884584A (zh) * 2011-05-11 2013-01-16 松下电器产业株式会社 交叉点型电阻变化非易失性存储装置及其读取方法
US20150207066A1 (en) * 2014-01-17 2015-07-23 Sony Corporation Switch device and storage unit
US20150214478A1 (en) * 2014-01-29 2015-07-30 Jung-Moo Lee Variable resistance memory devices
US20160027845A1 (en) * 2014-07-28 2016-01-28 Dong-Jun Seong Variable resistance memory devices and methods of manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1801896B1 (en) 2005-12-23 2010-05-19 STMicroelectronics Srl Process for manufacturing a selection device with reduced current leakage, and selection device, in particular for phase change memory devices
KR20090081153A (ko) 2008-01-23 2009-07-28 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
JP2009252974A (ja) 2008-04-04 2009-10-29 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
US8278641B2 (en) 2009-12-23 2012-10-02 Intel Corporation Fabricating current-confining structures in phase change memory switch cells
WO2012114744A1 (ja) 2011-02-23 2012-08-30 パナソニック株式会社 不揮発性記憶素子及びその製造方法
JP2012195357A (ja) 2011-03-15 2012-10-11 Toshiba Corp 不揮発性記憶装置
JP5858350B2 (ja) 2011-09-14 2016-02-10 インテル・コーポレーション 装置、方法およびシステム
KR20130060065A (ko) 2011-11-29 2013-06-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 제조 방법
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR102293859B1 (ko) * 2014-12-22 2021-08-25 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US9711713B1 (en) * 2016-01-15 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure, electrode structure and method of forming the same
KR102578481B1 (ko) * 2016-03-15 2023-09-14 삼성전자주식회사 반도체 메모리 소자 및 이의 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552282A (zh) * 2008-04-04 2009-10-07 海力士半导体有限公司 相变存储器件及其制造方法
US20100238704A1 (en) * 2009-03-23 2010-09-23 Kabushiki Kaisha Toshiba Semiconductor memory device, method of manufacturing the same, and method of screening the same
US20100237320A1 (en) * 2009-03-23 2010-09-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing the same
CN102884584A (zh) * 2011-05-11 2013-01-16 松下电器产业株式会社 交叉点型电阻变化非易失性存储装置及其读取方法
US20150207066A1 (en) * 2014-01-17 2015-07-23 Sony Corporation Switch device and storage unit
US20150214478A1 (en) * 2014-01-29 2015-07-30 Jung-Moo Lee Variable resistance memory devices
US20160027845A1 (en) * 2014-07-28 2016-01-28 Dong-Jun Seong Variable resistance memory devices and methods of manufacturing the same

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11735261B2 (en) 2017-04-28 2023-08-22 Micron Technology, Inc. Programming enhancement in self-selecting memory
CN109659430B (zh) * 2017-10-11 2023-09-05 三星电子株式会社 包括数据存储图案的半导体装置
CN109659430A (zh) * 2017-10-11 2019-04-19 三星电子株式会社 包括数据存储图案的半导体装置
TWI706565B (zh) * 2017-10-18 2020-10-01 旺宏電子股份有限公司 類超晶格開關元件
CN109768159A (zh) * 2017-11-09 2019-05-17 三星电子株式会社 存储器件
CN109768159B (zh) * 2017-11-09 2023-08-29 三星电子株式会社 存储器件
CN111952362A (zh) * 2017-11-17 2020-11-17 华中科技大学 磁性原子掺杂的超晶格材料[GeTe/Sb2Te3]n晶体结构模型的构建方法
CN108091691A (zh) * 2017-11-17 2018-05-29 华中科技大学 磁性原子掺杂的超晶格[GeTe/Sb2Te3]n材料及其相应调控方法
CN108091691B (zh) * 2017-11-17 2020-11-17 华中科技大学 磁性原子掺杂的超晶格[GeTe/Sb2Te3]n材料及其相应调控方法
US11545625B2 (en) 2018-02-09 2023-01-03 Micron Technology, Inc. Tapered memory cell profiles
US11800816B2 (en) 2018-02-09 2023-10-24 Micron Technology, Inc. Dopant-modulated etching for memory devices
CN110137347A (zh) * 2018-02-09 2019-08-16 美光科技公司 存储器装置及用于形成存储组件的方法
CN110137347B (zh) * 2018-02-09 2023-04-07 美光科技公司 存储器装置及用于形成存储组件的方法
CN110729399A (zh) * 2018-07-17 2020-01-24 旺宏电子股份有限公司 开关元件与存储器元件
CN110729399B (zh) * 2018-07-17 2023-08-25 旺宏电子股份有限公司 开关元件与存储器元件
CN110335942A (zh) * 2019-07-08 2019-10-15 中国科学院上海微系统与信息技术研究所 一种相变存储器及其制作方法
CN110828664A (zh) * 2019-11-19 2020-02-21 中国科学院上海微系统与信息技术研究所 一种相变材料、相变材料的制备方法和相变存储器
CN112993155A (zh) * 2019-12-17 2021-06-18 爱思开海力士有限公司 电子器件及其制造方法
CN112993155B (zh) * 2019-12-17 2024-02-27 爱思开海力士有限公司 电子器件及其制造方法
CN112054009A (zh) * 2020-09-16 2020-12-08 浙江驰拓科技有限公司 一种存储器以及一种存储器的制作方法
CN114512601A (zh) * 2022-01-28 2022-05-17 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法

Also Published As

Publication number Publication date
US20200335692A1 (en) 2020-10-22
US20170271581A1 (en) 2017-09-21
KR20170108599A (ko) 2017-09-27
TW201801364A (zh) 2018-01-01
US11227991B2 (en) 2022-01-18
TWI718256B (zh) 2021-02-11
CN107204351B (zh) 2023-09-26
KR102495000B1 (ko) 2023-02-02

Similar Documents

Publication Publication Date Title
CN107204351A (zh) 半导体存储器件和制造其的方法
US10734450B2 (en) Memory device and electronic apparatus including the same
TWI716548B (zh) 半導體記憶體裝置及其製造方法
CN106992196B (zh) 可变电阻存储器件
US9871078B2 (en) Memory arrays and methods of forming memory arrays
TW201742281A (zh) 可變電阻記憶體裝置及半導體裝置
US11037992B2 (en) Variable resistance memory device
CN103515386A (zh) 垂直存储器件及其制造方法
CN110858623B (zh) 可变电阻存储器件及其制造方法
US20200220077A1 (en) Variable resistance memory devices, and methods of forming variable resistance memory devices
US11665914B2 (en) Three dimensional semiconductor memory devices
US20180019281A1 (en) Variable resistance memory devices and methods of fabricating the same
CN109216350B (zh) 包括在隔离线之间的数据存储图案的半导体器件
US10971548B2 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
US10700127B2 (en) Semiconductor memory device
KR102666706B1 (ko) 가변 저항 메모리 소자 및 그 제조 방법
KR102659941B1 (ko) 가변 저항 메모리 소자 및 그 제조 방법
CN109659430A (zh) 包括数据存储图案的半导体装置
KR20220074664A (ko) 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant