CN112993155B - 电子器件及其制造方法 - Google Patents

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Abstract

本文提供了一种包括半导体存储器的电子器件。该半导体存储器可以包括存储元件。每个存储元件包括：选择元件层，其中在绝缘材料中掺杂有第一掺杂剂；以及可变电阻层，其中在所述绝缘材料中掺杂有第二掺杂剂，其中，所述第二掺杂剂在所述绝缘材料中的扩散率大于所述第一掺杂剂在所述绝缘材料中的扩散率。

Description

电子器件及其制造方法
相关申请的交叉引用
本申请要求于2019年12月17日提交的申请号为10-2019-0168829的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文件涉及存储电路或器件及其在电子设备或系统中的应用。
背景技术
近来，随着电子设备趋于小型化、低功耗、高性能和多功能等等，在本领域中已对能够在诸如计算机和便携式通信设备等的各种电子设备中储存信息的半导体器件产生需求，并且已经对所述半导体器件进行了研究。这样的半导体器件可以利用其根据被施加的电压或电流在不同的电阻状态之间切换的特性来储存数据，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
该专利文件中公开的技术包括一种能够在确保存储单元的特性的同时实现高集成度并降低工艺难度的电子器件的各种实施例及其制造方法。
在一个实施例中，一种电子器件包括半导体存储器，该半导体存储器包括一个或更多个存储元件。所述存储元件中的每一个包括：选择元件层，其中在绝缘材料中掺杂有第一掺杂剂；以及可变电阻层，其中在所述绝缘材料中掺杂有第二掺杂剂，其中，所述第二掺杂剂在所述绝缘材料中的扩散率大于所述第一掺杂剂在所述绝缘材料中的扩散率。
在另一实施例中，一种用于制造包括半导体存储器的电子器件的方法，该半导体存储器包括一个或更多个存储元件，所述方法包括：形成第一绝缘层；在所述第一绝缘层上方形成扩散阻挡层；在所述扩散阻挡层上方形成第二绝缘层，所述第二绝缘层与所述第一绝缘层由共同的绝缘材料形成；在所述第一绝缘层中掺杂第一掺杂剂和第二掺杂剂中的一种掺杂剂，从而在掺杂了所述第一掺杂剂时形成选择元件层，或者在掺杂了所述第二掺杂剂时形成可变电阻层；以及在所述第二绝缘层中掺杂所述第一掺杂剂和所述第二掺杂剂中的另一种掺杂剂。
在另一实施例中，一种用于制造包括半导体存储器的电子器件的方法，该半导体存储器包括一个或更多个存储元件，所述方法包括：形成绝缘层；在所述绝缘层的下部中掺杂第一掺杂剂和第二掺杂剂中的一种掺杂剂，从而在掺杂了所述第一掺杂剂时形成选择元件层，或者在掺杂了所述第二掺杂剂时形成可变电阻层；以及在所述绝缘层的上部中掺杂所述第一掺杂剂和所述第二掺杂剂中的另一种掺杂剂。
在附图、说明书和权利要求书中更详细地描述了这些和其他方面、实施例以及相关的优点。
附图说明
图1是示出根据本公开的一个实施例的存储元件的截面图。
图2是顺序地示出根据一个实施例的操作图1的存储元件的方法的截面图。
图3A是用于说明操作图1的存储元件的方法的示例的电流-电压曲线图。
图3B是用于说明操作图1的存储元件的方法的另一示例的电流-电压曲线图。
图4A、图4B、图4C和图4D是示出根据一个实施例的用于制造图1的存储元件的方法的截面图。
图5A是用于说明选择元件层中的第一掺杂剂的浓度分布的示例的图。
图5B是用于说明选择元件层中的第一掺杂剂的浓度分布的另一示例的图。
图6是示出根据本公开的一个实施例的存储器件的立体图。
图7A、图7B和图7C是示出根据本公开的一个实施例的用于制造存储元件的方法的截面图。图7D和图7E是示出根据本公开的一个实施例的用于制造存储元件的方法的截面图。
图8是示出根据本公开另一实施例的存储器件的截面图。
图9是实施了基于所公开的技术的存储电路的微处理器的配置图的示例。
图10是实施了基于所公开的技术的存储电路的处理器的配置图的示例。
图11是实施了基于所公开的技术的存储电路的系统的配置图的示例。
图12是实施了基于所公开的技术的存储电路的存储系统的配置图的示例。
具体实施方式
下面参考附图详细描述所公开技术的各种示例和实施例。
附图可能不一定是按比例绘制的，并且在某些情况下，可能已夸大了附图中至少一些结构的比例，以便清楚地示出所描述的示例或实施例的某些特征。在附图或说明书中示出的在多层结构中具有两个或多个层的特定的示例时，所示出的这些的层的相对定位关系或布置这些层的顺序反映了所描述或示出的示例的特定实施例，并且可以是不同的相对定位关系或布置这些层的顺序。另外，所描述或示出的多层结构的示例可以不反映该特定多层结构中存在的所有层(例如，在两个示出的层之间可以存在一个或更多个附加层)。作为特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或在衬底“上”或“上方”时，第一层可以直接形成在第二层或衬底上，但是也可以表示这样的结构，其中在第一层与第二层或衬底之间可以存在一个或更多个其他介于中间的层。
图1是示出根据本公开的一个实施例的存储元件100的截面图。
参考图1，存储元件100可以包括第一电极层110、选择元件层120、扩散阻挡层130、可变电阻层140和第二电极层150的层叠结构。
第一电极层110和第二电极层150可以位于存储元件100的两端，例如，分别位于其下端和上端，并且可以用于施加存储元件100的操作所需的电压。第一电极层110和第二电极层150可以由各种导电材料形成，例如，金属例如铂(Pt)、钨(W)、铝(Al)、铜(Cu)或钽(Ta)，金属氮化物例如氮化钛(TiN)或氮化钽(TaN)，或它们的组合。可替代地，第一电极层110和第二电极层150可以是碳电极。
在包括作为存储单元的存储元件100并具有交叉点阵列结构的存储器件(例如，图6中所示的存储器件600)中，选择元件层120可以起到减小和/或抑制相邻存储单元之间的泄漏电流的作用。为此，选择元件层120可以具有如下特性：当被施加的电压的幅度小于预定阈值时，阻止或几乎不允许电流流过，并且在大于所述阈值时允许突然增大的电流流过。该阈值可以被称为阈值电压，并且基于该阈值电压，选择元件层120可以处于第一状态(例如，导通状态)或第二状态(例如，关断状态)。
在图1所示的实施例中，选择元件层120可以具有其中绝缘材料掺杂有掺杂剂的结构。为了便于描述，以下将选择元件层120中的掺杂剂称为第一掺杂剂125。这里，用于形成选择元件层120的绝缘材料可以包括含硅的绝缘材料，诸如氧化硅、氮化硅或氮氧化硅等。可替代地，用于形成选择元件层120的绝缘材料可以包括绝缘金属氧化物、绝缘金属氮化物或它们的组合。例如，可以使用氧化铝作为所述绝缘金属氧化物，并且例如，可以使用氮化铝作为所述绝缘金属氮化物。
第一掺杂剂125可以用于产生陷阱位点，其俘获在绝缘材料内移动的导电载流子，或者可以为被俘获的导电载流子移动来提供路径，然而第一掺杂剂125在绝缘材料中是基本固定的。当等于或大于阈值电压的电压被施加到选择元件层120时，导电载流子移动通过陷阱位点，从而变为导通状态，其中电流流过选择元件层120。另一方面，当施加到选择元件层120的电压降低到阈值电压之下时，导电载流子不移动，因此选择元件层120变为关断状态，其中基本上没有电流流动。
为了产生如上所述的陷阱位点，可以将能够在绝缘材料中产生能够接收导电载流子的能级的各种元素用作第一掺杂剂125。例如，当绝缘材料包含硅时，第一掺杂剂125可以包括诸如化合价与硅不同的金属的元素。可替代地，当绝缘材料包含金属时，第一掺杂剂125可以包括诸如化合价与该金属不同的金属或硅等的元素。另外，为了实现第一掺杂剂125的上述固定性，可以将具有较低扩散率的元素用作第一掺杂剂125。例如，当绝缘材料包含硅时，第一掺杂剂125可以是在1100℃在硅中的扩散系数(或扩散率)小于给定值(例如，10-15m2/s)的元素。作为示例，第一掺杂剂125可以包括镓(Ga)、硼(B)、铟(In)、磷(P)、砷(As)、锑(Sb)、锗(Ge)、硅(Si)、碳(C)、钨(W)或其组合。
可变电阻层140可以是用于在存储元件100中储存数据的部分。为此，可变电阻层140可以具有可变电阻特性，其根据被施加的电压或电流在不同的电阻状态之间切换。当可变电阻层140处于第一电阻状态(例如，低电阻状态)时，存储元件100可以储存第一数据，例如，数据‘1’。当可变电阻层140处于第二电阻状态(例如，高电阻状态)时，存储元件100可以储存第二数据，例如，数据‘0’。将可变电阻层140从高电阻状态变为低电阻状态的操作可以被称为设定操作，并且设定操作所需的电压可以被称为设定电压(例如，在图3A中的设定电压Vset)。另外，将可变电阻层140从低电阻状态变为高电阻状态的操作可以被称为复位操作，并且复位操作所需的电压可以被称为复位电压(例如，图3A中的复位电压Vreset)。
在图1的实施例中，可变电阻层140可以具有其中与选择元件层120类似的、在绝缘材料中掺杂有掺杂剂的结构。这里，可变电阻层140的绝缘材料可以与选择元件层120的绝缘材料基本相同，同时可变电阻层140的掺杂剂可以与选择元件层120的掺杂剂不同。为了便于描述，可变电阻层140中的掺杂剂可以被称为第二掺杂剂145。
第二掺杂剂145在绝缘材料中是可以移动的，并因此用于在可变电阻层140中产生导电路径。该导电路径也可以被称为导电桥或导电细丝。当将具有预定极性的设定电压施加到可变电阻层140时，可以产生通过可变电阻层140的导电路径以实现低电阻状态。即使当施加到可变电阻层140的电压被去除时，所产生的导电路径也可以稳定地维持，因此可以维持可变电阻层140的低电阻状态。另一方面，当将具有与设定电压相反的极性的复位电压施加到可变电阻层140时，所产生的导电路径可以被切断和/或消除(dissipate)，并且可以实现高电阻状态。即使当施加到可变电阻层140的电压被去除时，导电路径的消除也可以保持。取决于可变电阻层140的设定电压/复位电压与选择元件层120的阈值电压之间的相对大小，存储元件100可以表现出不同的操作特性。这将参考图3A和图3B稍后更详细地描述。
为了如上所述通过第二掺杂剂145的移动来产生或消除导电路径，可以使用具有相对较高扩散率的元素作为第二掺杂剂145。在相同的绝缘材料中第二掺杂剂145的扩散率可以大于第一掺杂剂125的扩散率。例如，当选择元件层120和可变电阻层140的绝缘材料包含硅时，第二掺杂剂145在1100℃在硅中的扩散系数大于给定值(例如10-15m2/s)。作为示例，第二掺杂剂145可以包括铜(Cu)、镍(Ni)、锂(Li)、铁(Fe)、金(Au)、银(Ag)或其组合。在一个实施例中，第二掺杂剂145在给定温度(例如1100℃)在特定材料(例如硅)中的扩散系数为第一掺杂剂125的扩散系数的至少100倍。
扩散阻挡层130可以用于基本上防止选择元件层120的第一掺杂剂125与可变电阻层140的第二掺杂剂145之间的互混。在存储元件100的操作期间，可变电阻层140的第二掺杂剂145可以向选择元件层120移动。这时，如果不存在扩散阻挡层130，则一些第二掺杂剂145可能移动到选择元件层120的与可变电阻层140相邻的部分，因此在选择元件层120与可变电阻层140之间的界面处可能存在第一掺杂剂125与第二掺杂剂145混合的区域。该区域可能会干扰存储元件100的操作。因此，扩散阻挡层130可以介于选择元件层120与可变电阻层140之间以基本防止第一掺杂剂125与第二掺杂剂145的混合。
扩散阻挡层130可以包括导电材料，以在物理上将选择元件层120和可变电阻层140分隔开，同时保持它们之间的电传导。例如，扩散阻挡层130可以包括：金属例如钛(Ti)、钨(W)、钌(Ru)或铝(Al)，金属氮化物例如氮化钛(TiN)或氮化钽(TaN)，或它们的组合。扩散阻挡层130可以具有这样的厚度，该厚度足以防止第二掺杂剂145在存储元件100的操作期间从可变电阻层140扩散到选择元件层120。此外，扩散阻挡层130可以具有这样的厚度：在注入第一掺杂剂125以形成选择元件层120的工艺(参见稍后要描述的图4B)中，该厚度足以允许第一掺杂剂125穿透扩散阻挡层130以被注入到绝缘材料中。例如，扩散阻挡层130的厚度可以为几至几十纳米，更具体地1nm至20nm。
可以省略扩散阻挡层130。由于选择元件层120的第一掺杂剂125具有固定的特性，因此即使省略了扩散阻挡层130，在可变电阻层140与选择元件层120之间的掺杂剂扩散也可以很小。例如，当可变电阻层140和选择元件层120之间的掺杂剂扩散可以足够小来执行存储元件100的操作时，存储元件100可以不包括扩散阻挡层130。
下面将参考图2、图3A和图3B更详细地描述存储元件100的操作方法。
图2是顺序地示出根据一个实施例的操作图1的存储元件100的方法的截面图。
参考图2，在第一状态(参见状态①)下，选择元件层120处于关断状态，其中在选择元件层120中导电载流子不移动，并且可变电阻层140保持高电阻状态HRS，其中在可变电阻层140中第二掺杂剂145随机地分布而不形成一个或更多个导电路径。
第二状态(参见状态②)表示其中写入电压Vwrite通过第一电极层110和第二电极层150被施加到第一状态的存储元件100的状态。写入电压Vwrite可以是用于将可变电阻层140的电阻状态从高电阻状态HRS改变为低电阻状态LRS的电压。在这种情况下，可以基于选择元件层120的导通改变可变电阻层140的电阻状态。具体地，当选择元件层120导通时，可变电阻层140的电阻状态可以从高电阻状态HRS变为低电阻状态LRS。因此，写入电压Vwrite可以具有大于或等于选择元件层120的阈值电压并且大于或等于可变电阻层140的设定电压的幅度。当写入电压Vwrite被施加到存储元件100时，选择元件层120的导电载流子可以通过陷阱位点移动，从而使选择元件层120变为导通状态。另外，可变电阻层140的第二掺杂剂145可以在可变电阻层140中移动以形成在扩散阻挡层130与第二电极层150之间的导电路径CP。结果，可变电阻层140可以变为低电阻状态LRS。作为示例，当第二掺杂剂145是阳离子(例如，金属阳离子)时，可以将负电压施加到第二电极层150，并且可以将正电压或接地电压施加到第一电极层110。在这种情况下，作为选择元件层120的导电载流子的空穴可以通过选择元件层120的陷阱位点在从第一电极层110朝向扩散阻挡层130的方向上移动，从而允许电流在选择元件层120中流动。另外，可变电阻层140的第二掺杂剂145可以从扩散阻挡层130朝向第二电极层150移动以形成导电路径CP。
第三状态(参见状态③)表示在从第二状态的存储元件100去除所施加的写入电压Vwrite之后。在这种情况下，由于在选择元件层120中没有电流流动，所以选择元件层120可以处于关断状态。另外，由于在可变电阻层140中形成的导电路径CP被维持，所以可变电阻层140可以维持低电阻状态LRS。
第四状态(参见状态④)表示其中擦除电压Verase通过第一电极层110和第二电极层150被施加到第三状态的存储元件100的状态。擦除电压Verase可以是用于将可变电阻层140的电阻状态从低电阻状态LRS改变为高电阻状态HRS的电压。擦除电压Verase可以具有与写入电压Vwrite的极性相反的极性，并且擦除电压Verase的幅度可以与写入电压Vwrite的幅度相同或接近。在这种情况下，可以基于选择元件层120的导通改变可变电阻层140的电阻状态。具体地，当选择元件层120被导通时，可变电阻层140的电阻状态可以从低电阻状态LRS变为高电阻状态HRS。因此，擦除电压Verase可以具有大于或等于选择元件层120的阈值电压并且大于或等于可变电阻层140的复位电压的幅度。因此，通过选择元件层120的导电载流子通过陷阱位点的移动，可以将选择元件层120变为导通状态。另外，可变电阻层140的第二掺杂剂145可以在与当施加写入电压Vwrite时的第二掺杂剂145的移动方向相反的方向上移动，因此，先前形成在可变电阻层140中的导电路径CP可以消失。因此，可变电阻层140可以变为高电阻状态HRS。作为示例，当第二掺杂剂145是阳离子(例如，金属阳离子)时，可以将正电压施加到第二电极层150，并且可以将负电压或接地电压施加到第一电极层110。在这种情况下，作为选择元件层120的导电载流子的空穴可以通过选择元件层120的陷阱位点在从扩散阻挡层130朝向第一电极层110的方向上移动，从而允许电流在选择元件层120中流动。另外，可变电阻层140的第二掺杂剂145可以在从第二电极层150朝向扩散阻挡层130的方向上移动，因此导电路径CP可以被破坏。
当施加到第四状态的存储元件100的擦除电压Verase被去除时，存储元件100可以返回到第一状态。因此，选择元件层120可以改变为关断状态，并且可变电阻层140可以保持刚刚之前的电阻状态，即，高电阻状态HRS。
图3A是用于说明操作图1的存储元件100的方法的示例的电流-电压曲线图。图3A的曲线图涉及其中选择元件层120的阈值电压Vth的幅度小于可变电阻层140的设定电压Vset和复位电压Vreset中的每一个的幅度的情况。此外，图3A的曲线图涉及其中设定电压Vset为正电压而复位电压Vreset为负电压的情况。
参考图1至图3A，当施加到存储元件100的电压从0V改变到接近用于导通选择元件层120的阈值电压±Vth时，非常低的电流可以流过选择元件层120。该状态可以被称为选择元件层120的关断状态。由于选择元件层120被关断并且对可变电阻层140的访问被阻止，所以可变电阻层140保持其电阻状态，即高电阻状态HRS或低电阻状态LRS。结果，当在0V与阈值电压±Vth之间的电压被施加到存储元件100时，存储元件100可以具有关断状态的选择元件层120和高电阻状态HRS的可变电阻层140，或可以具有关断状态的选择元件层120和低电阻状态LRS的可变电阻层140。
当施加到存储元件100的电压的幅度变得大于阈值电压±Vth的幅度时，选择元件层120被导通，使得相对大的电流可以流过选择元件层120。然而，除非施加到存储元件100的电压达到设定电压Vset或复位电压Vreset，否则可变电阻层140仍保持其电阻状态，即，高电阻状态HRS或低电阻状态LRS。结果，当在正阈值电压+Vth与设定电压Vset之间的电压或在负阈值电压-Vth与复位电压Vreset之间的电压被施加到存储元件100时，存储元件100可以具有导通状态的选择元件层120和低电阻状态LRS的可变电阻层140，或者可以具有导通状态的选择元件层120和高电阻状态HRS的可变电阻层140。在这种情况下，由于选择元件层120处于导通状态，所以可以进行对可变电阻层140的访问，因此可以读取可变电阻层140中储存的数据，即可变电阻层140的电阻状态。在图3A的实施例中，用于读取可变电阻层140中所储存的数据的读取电压Vread具有在正阈值电压+Vth与设定电压Vset之间的值。然而，本公开的实施例不限于此，并且读取电压Vread可以具有在负阈值电压-Vth与复位电压Vreset之间的值。当可变电阻层140处于低电阻状态LRS时，流过存储元件100的电流量可以相对较大，因此可以确定存储元件100具有低电阻状态。另一方面，当可变电阻层140处于高电阻状态HRS时，流过存储元件100的电流量可以相对较小，因此可以确定存储元件100具有高电阻状态。
当施加到存储元件100的电压达到设定电压Vset时，在选择元件层120的导通状态下，可变电阻层140的电阻状态可以从高电阻状态HRS变为低电阻状态LRS。另外，当施加到存储元件100的电压达到复位电压Vreset时，在选择元件层120的导通状态下，可变电阻层140的电阻状态可以从低电阻状态LRS变为高电阻状态HRS。
在图3A的实施例中，由于设定电压Vset的幅度大于正阈值电压+Vth的幅度，因此当施加到存储元件100的电压达到设定电压Vset时，可以执行将可变电阻层140的电阻状态从高电阻状态HRS改变为低电阻状态LRS的写入操作。即，写入电压Vwrite可以具有与设定电压Vset相同的极性，并且可以具有等于或大于设定电压Vset的幅度以确保裕度。另外，在图3A的实施例中，由于复位电压Vreset的幅度大于负阈值电压-Vth的幅度，因此当施加到存储元件100的电压达到复位电压Vreset时，可以执行将可变电阻层140的电阻状态从低电阻状态LRS改变为高电阻状态HRS的擦除操作。即，擦除电压Verase可以具有与复位电压Vreset相同的极性，并且可以具有等于或大于复位电压Vreset的幅度以确保裕度。
图3B是用于说明操作图1的存储元件100的方法的另一示例的电流-电压曲线图。图3B的曲线图涉及其中选择元件层120的阈值电压的幅度大于可变电阻层140的设定电压/复位电压的幅度的情况。此外，图3B的曲线图涉及其中设定电压为正电压而复位电压为负电压的情况。
首先，将描述在正方向上增大电压以及相应的写入操作的情况。
参考图1、图2和图3B，当在可变电阻层140的高电阻状态HRS的状态下，施加到存储元件100的电压在正方向上逐渐增大时，施加到选择元件层120的电压可以大于施加到可变电阻层140的电压。例如，大部分电压可以被施加到选择元件层120。这是因为选择元件层120的关断状态的电阻大于可变电阻层140的高电阻状态HRS的电阻。
然后，当施加到存储元件100的电压达到高阈值电压+Vth_high时，选择元件层120可以被导通，并且同时，可变电阻层140的电阻状态可以从高电阻状态HRS变为低电阻状态LRS。即，可以执行写入操作。写入电压Vwrite可以具有与高阈值电压+Vth_high相同的极性，并且可以具有等于或大于高阈值电压+Vth_high的幅度。因为选择元件层120的阈值电压的幅度大于可变电阻层140的设定电压，所以可以在存储元件100的高阈值电压+Vth_high处执行写入操作。
同时，一旦执行写入操作，即，当可变电阻层140具有低电阻状态LRS时，存储元件100的阈值电压可以降低。在该状态下的存储元件100的阈值电压可以被称为低阈值电压+Vth_low。
因此，当在可变电阻层140的低电阻状态LRS的状态下，施加到存储元件100的电压在正方向上逐渐增大并达到低阈值电压+Vth_low时，选择元件层120可以被导通。结果，与选择元件层120的导通状态和可变电阻层140的低电阻状态LRS相对应的电流可以流过存储元件100。
读取电压Vread可以具有在低阈值电压+Vth_low与高阈值电压+Vth_high之间的值。当施加了读取电压Vread时，根据可变电阻层140的高电阻状态HRS和选择元件层120的关断状态，存储元件100可以处于高电阻状态，或者根据可变电阻层140的低电阻状态LRS和选择元件层120的导通状态，存储元件100可以处于低电阻状态。
接下来，将描述在负方向上增大电压以及相应的擦除操作的情况。
返回参考图1、图2和图3B，当在可变电阻层140的低电阻状态LRS的状态下，施加到存储元件100的电压在负方向上逐渐增大时，施加到选择元件层120的电压的幅度可以大于施加到可变电阻层140的电压的幅度。这是因为选择元件层120的关断状态的电阻大于可变电阻层140的低电阻状态LRS的电阻。
然后，当施加到存储元件100的电压达到高阈值电压-Vth_high时，选择元件层120可以被导通，并且同时，可变电阻层140的电阻状态可以从低电阻状态LRS变为高电阻状态HRS。即，可以执行擦除操作。擦除电压Verase可以具有与高阈值电压-Vth_high相同的极性，并且可以具有等于或大于高阈值电压-Vth_high的幅度。因为选择元件层120的阈值电压的幅度大于可变电阻层140的复位电压，所以在存储元件100的高阈值电压-Vth_high处可以执行擦除操作。
如参考图3A和图3B所描述的，选择元件层120的阈值电压与可变电阻层140的设定电压/复位电压之间的相对差可以根据选择元件层120和可变电阻层140的绝缘材料的类型、掺杂剂的类型、掺杂剂的量或绝缘材料的厚度等而变化。
图4A、图4B、图4C和图4D是示出用于制造图1的存储元件100的方法的截面图。与图1相同的组件由相同的附图标记表示，并且为了简洁起见，将省略对其冗余的描述。
参考图4A，可以提供第一电极层110、第一绝缘层122、扩散阻挡层130和第二绝缘层142的层叠结构。
通过在其中形成有预定的下部结构的衬底(未示出)上方沉积用于形成第一电极层110的导电材料，可以形成第一电极层110。
通过在第一电极层110上方沉积用于形成第一绝缘层122的绝缘材料，可以形成第一绝缘层122。第一绝缘层122可以包括含硅的绝缘材料，例如氧化硅、氮化硅或氮氧化硅等。可替代地，第一绝缘层122可以包括绝缘金属氧化物、绝缘金属氮化物或它们的组合。例如，可以使用氧化铝作为所述绝缘金属氧化物，并且例如，可以使用氮化铝作为所述绝缘金属氮化物。
通过在第一绝缘层122上方沉积用于形成扩散阻挡层130的导电材料，可以形成扩散阻挡层130。
通过在扩散阻挡层130上方沉积用于形成第二绝缘层142的绝缘材料，可以形成第二绝缘层142。在一个实施例中，第二绝缘层142可以由与第一绝缘层122相同的绝缘材料形成。因此，第一绝缘层122的形成工艺和第二绝缘层142的形成工艺可以基本相同。
参考图4B，通过在第一绝缘层122中掺杂第一掺杂剂125(参见箭头)，可以形成选择元件层120。
可以通过离子注入来掺杂第一掺杂剂125。另外，第一掺杂剂125可以是在第一绝缘层122中产生用于捕获或移动导电载流子的陷阱位点的元素。
第一掺杂剂125的离子注入工艺可以以使得Rp(投影射程)点位于第一绝缘层122的内部的方式来执行。这里，Rp点可以表示在对特定层的离子注入工艺期间元素在该层的厚度方向上投射的距离。例如，Rp点(或投影射程)可以指从所注入掺杂剂进入通过的层的表面到所注入的掺杂剂达到最大浓度的点的距离。在选择元件层120的厚度方向上，即，在用于形成存储元件的层的层叠方向上，第一掺杂剂125的浓度可以尽可能均匀。当选择元件层120的厚度相对较小时，第一掺杂剂125的浓度在厚度方向上可以相对均匀。然而，当选择元件层120具有相对较大的厚度时，第一掺杂剂125的浓度在厚度方向上可能不均匀。在这种情况下，可以通过不同地调节离子注入工艺的次数和Rp点的位置来均匀地调节第一掺杂剂125的浓度。这将在下面参考图5A和图5B更详细地描述。
图5A是用于说明选择元件层(例如，图4B中的选择元件层120)中的第一掺杂剂(例如，图4B中的第一掺杂剂125)的浓度分布的一个示例的图，并且图5B是用于说明选择元件层中的第一掺杂剂的浓度分布的另一示例的图。图5A和图5B各自示出了其中选择元件层具有相对较大的厚度的情况。
参考图5A，示出了在执行单个离子注入工艺和随后的热处理工艺之后的第一掺杂剂的浓度分布C。在此，第一掺杂剂浓度在Rp点处(参见虚线)可以基本上最高，同时随着在选择元件层120的厚度方向上距Rp点的距离增大(参见箭头)而降低。例如，第一掺杂剂的浓度分布C可以具有高斯分布，其中Rp点是第一掺杂剂的浓度峰值点。在图5A的实施例中，Rp点可以是与选择元件层120的距选择元件层120的顶表面大约1/2厚度相对应的点。在这种情况下，第一掺杂剂的浓度在选择元件层120的上部和下部界面部分处可以相对较小，因此可能难以产生期望的陷阱位点。因此，在这些界面部分处可能发生绝缘击穿。
参考图5B，与图5A不同，可以在改变Rp点的同时执行多个第一掺杂剂的离子注入工艺。作为示例，当定位了距选择元件层120的顶表面具有不同距离的第一Rp点Rp1至第三Rp点Rp3时，可以基于第一Rp点Rp1至第三Rp点Rp3执行三个离子注入工艺。在这种情况下，第一掺杂剂的浓度可以在第一Rp点Rp1至第三Rp点Rp3中的每个点处基本上是最高的，并且第一掺杂剂的浓度可以随着在选择元件层120的厚度方向上距第一Rp点Rp1至第三Rp点Rp3中的每个点的距离的增大而减小。即，第一掺杂剂的第一浓度分布C1可以具有高斯分布，其中第一Rp点Rp1是浓度峰值点，第一掺杂剂的第二浓度分布C2可以具有高斯分布，其中第二Rp点Rp2是浓度峰值点，并且第三掺杂剂的第三浓度分布C3可以具有高斯分布，其中第三Rp点RP3是浓度峰值点。结果，选择元件层120中的第一掺杂剂的总体浓度分布Ct在厚度方向上可以基本上是恒定的。例如，选择元件层120中的第一掺杂剂的总体浓度分布Ct的最大浓度和最小浓度之间的差可以等于或小于所述最大浓度的10％、5％、3％或1％。
返回参考图4B，可以考虑选择元件层120的厚度，通过调整次数和Rp点来执行第一掺杂剂125的离子注入工艺。
在这种情况下，由于第一掺杂剂125穿过第二绝缘层142、扩散阻挡层130以及第一绝缘层122的一部分，所以可以以相对大的离子注入能量来执行离子注入工艺。
参考图4C，通过在第二绝缘层142中掺杂第二掺杂剂145(参见箭头)，可以形成可变电阻层140。
可以通过离子注入来掺杂第二掺杂剂145。另外，第二掺杂剂145可以是具有以下特性的元素：其适用于在第二绝缘层142中通过移动来产生和消除导电路径。
第二掺杂剂145的离子注入工艺可以以使得Rp点位于第二绝缘层142中的方式来执行。在可变电阻层140的厚度方向上，第二掺杂剂145的浓度可以尽可能是均匀的。为此，可以考虑可变电阻层140的厚度来调整离子注入工艺的次数和Rp点。例如，当可变电阻层140的厚度较小时，可以执行图5A中描述的离子注入。可替代地，当可变电阻层140的厚度相对较大时，可以执行图5B中描述的离子注入。
与第一掺杂剂125不同，第二掺杂剂145可以仅穿过第二绝缘层142的一部分。因此，第二掺杂剂145的离子注入能量可以小于第一掺杂剂125的离子注入能量。
参考图4D，可以在可变电阻层140上方形成第二电极层150。可以通过在可变电阻层140上方沉积用于形成第二电极层150的导电材料来形成第二电极层150。
尽管未示出，但是除了上述制造工艺之外，还可以执行用于激活第一掺杂剂125和第二掺杂剂145的热处理工艺，或执行用于选择性地刻蚀图4D的层叠结构以具有期望的形状(例如，柱形形状)的刻蚀工艺，或者可以执行这两者。
根据上述存储元件及其制造方法，可以获得以下有益的方面。
首先，通过使用相同的绝缘层来形成选择元件层和可变电阻层，而通过仅改变掺杂剂的类型，可以提供具有简单容易的工艺的在交叉点存储器件中能够基本防止泄漏电流的存储元件。结果，存储器件的高度集成是可能的。
另外，由于重复地执行针对相同绝缘层的相同工艺以形成选择元件层和可变电阻层，所以该工艺可以是容易且简单的。例如，返回参考图4A，因为第一绝缘层122和第二绝缘层142可以包括相同的材料，或者可以具有基本相同的尺寸，或者可以是这两者，所以用于形成第一绝缘层122的工艺可以类似于用于形成第二绝缘层142的工艺，从而使得包括选择元件层120和可变电阻层140的存储元件100的制造工艺相对简单。另外，由于可以使用相同的刻蚀气体来刻蚀这些绝缘层，所以该工艺也可以是容易和简单的。
此外，将掺杂剂掺杂到每个绝缘层中以形成选择元件层和可变电阻层的工艺可以相对较晚地执行。即，可以在形成用于形成可变电阻层的绝缘层之后并且在形成第二电极层之前执行该掺杂工艺。因此，可以抑制这些掺杂剂的掺杂分布的变化。结果，可以改善存储器件的特性诸如可靠性。相反，如果首先形成了掺杂剂掺杂的选择元件层，然后在其上形成扩散阻挡层、可变电阻层等，则选择元件层的掺杂分布会显著改变，从而降低了存储器件的可靠性。
图6是示出根据本公开的实施例的存储器件600的立体图。图6可以是包括图1的存储元件100的存储器件。
参考图6，存储器件600可以包括第一层叠体ST1，该第一层叠体ST1包括：多个第一导线L1，其在第一方向上延伸并且彼此平行；多个第二导线L2，其在与第一方向相交的第二方向上延伸并且彼此平行；以及层叠结构，其包括第一选择元件层120、第一扩散阻挡层130和第一可变电阻层140，并介于第一导线L1与第二导线L2之间、在第一导电线L1和第二导电线L2的每个交叉处。第一层叠体ST1可以被称为交叉点结构，并且单位存储单元可以被设置在第一导线110和第二导线140的每个交叉处。第一层叠体ST1的存储单元在下文中可以被称为第一存储单元MC1。图6中的第一选择元件层120、第一扩散阻挡层130和第一可变电阻层140可以分别与图1中的选择元件层120、扩散阻挡层130和可变电阻层140基本相同。第一导线L1和第二导线L2可以用作第一存储单元MC1的电极。然而，本公开的实施例不限于此。例如，图1的第一电极层110和第二电极层150还可以分别介于第一导线L1与第一选择元件层120之间以及第二导线L2与第一可变电阻层140之间，并且被包括在第一存储单元MC1中。
第二层叠体ST2可以形成在第一层叠体ST1上方。第二层叠体ST2可以包括：第二导电线L2；多个第三导电线L3，其在与第二导线L2交叉的第一方向上延伸并且彼此平行；以及层叠结构，其包括第二可变电阻层240、第二扩散阻挡层230和第二选择元件层220，并介于第二导线L2与第三导线L3之间、在第二导线L2与第三导线L3的每个交叉处。类似于第一层叠体ST1，第二层叠体ST2可以具有交叉点结构，其中第二存储单元MC2被设置在第二导线L2和第三导线L3的每个交叉处。第二可变电阻层240、第二扩散阻挡层230和第二选择元件层220可以分别与第一可变电阻层140、第一扩散阻挡层130和第一选择元件层120基本相同。
这里，第二导线L2可以由第一层叠体ST1和第二层叠体ST2共享。例如，当第一导线L1在第一层叠体ST1中用作字线时，第三导线L3可以在第二层叠体ST2中用作字线，并且第二导线L2可以用作第一层叠体ST1和第二层叠体ST2的公共位线。因此，第一存储单元MC1和第二存储单元MC2可以相对于介于其间的第二导线L2对称。因此，在第一存储单元MC1中，从下到上依次层叠有第一选择元件层120、第一扩散阻挡层130和第一可变电阻层140，但是在第二存储单元MC2中，从下到上依次层叠有第二可变电阻层240、第二扩散阻挡层230和第二选择元件层220。除了层的层叠顺序以及由于层叠顺序导致的工艺的差异之外，第一存储单元MC1和第二存储单元MC2可以基本相同。
形成第一存储单元MC1的工艺可以与上述实施例中描述的工艺基本相同。即，在形成下部绝缘层(未示出)、扩散阻挡层130和上部绝缘层(未示出)的层叠结构之后，可以将第一掺杂剂掺杂到下部绝缘层中以形成第一绝缘层120，并可以将第二掺杂剂掺杂到上部绝缘层中以形成第一可变电阻层140。
另一方面，形成第二存储单元MC2的工艺可以包括形成下部绝缘层(未示出)、扩散阻挡层230和上部绝缘层(未示出)的层叠结构的相同工艺。然而，与第一存储单元MC1的形成工艺不同的是，可以将第二掺杂剂掺杂到下部绝缘层中以形成第二可变电阻层240，并且可以将第一掺杂剂掺杂到上部绝缘层中以形成第二选择元件层220。
在图6的实施例中，示出了两个层叠体，即第一层叠体ST1和第二层叠体ST2，但是可以重复地层叠三个或更多个层叠体。
同时，已经描述了在上述图1的存储元件中可以省略扩散阻挡层。下面将参考图7A至图7C描述在这种情况下的制造存储元件的方法。将针对与上述实施例的不同之处来说明该方法。
图7A、图7B和图7C是示出根据本公开的一个实施例的用于制造存储元件的方法的截面图。
参考图7A，可以提供第一电极层310和绝缘层322的层叠结构。
绝缘层322可以包括含硅的绝缘材料，诸如氧化硅、氮化硅或氮氧化硅等。可替代地，绝缘层322可以包括绝缘金属氧化物、绝缘金属氮化物或它们的组合。例如，可以使用氧化铝作为所述绝缘金属氧化物，并且例如，可以使用氮化铝作为所述绝缘金属氮化物。
参考图7B，通过在绝缘层322的下部中掺杂第一掺杂剂325，可以使绝缘层322的下部转变成选择元件层320。图7B的绝缘层322的上部322a可以保持不被转变成选择元件层320。这里，图7B的绝缘层322的下部可以指距与第一电极层310接触的表面的距离小于图7A的绝缘层322的总厚度的区域。作为示例，从与第一电极层310接触的表面到选择元件层320的顶表面的距离可以对应于图7A的绝缘层322的总厚度的大约1/2。
可以通过离子注入工艺来掺杂第一掺杂剂325，并且该离子注入工艺可以以使得Rp点位于绝缘层322的下部中的方式来执行。如上所述，可以根据选择元件层320的厚度通过改变Rp点来执行一次或几次该离子注入工艺。
参考图7C，通过在绝缘层322的上部322a中掺杂第二掺杂剂345，可以使绝缘层322的上部322a转变成可变电阻层340。
可以通过离子注入工艺来掺杂第二掺杂剂345，并且该离子注入工艺可以以使得Rp点位于绝缘层322的上部322a中的方式来执行。如上所述，可以根据可变电阻层340的厚度通过改变Rp点来执行一次或几次该离子注入工艺。
随后，尽管未示出，但是可以进一步执行在可变电阻层340上形成第二电极层的工艺等，以形成存储元件。
根据图7A至图7C所示的实施例，存储元件的制造工艺可以更简单。例如，根据图7A至图7C所示的实施例的存储元件的制造工艺可以比根据图4A至图4D所示的实施例的制造工艺简单。
同时，在图1的存储元件中，扩散阻挡层是通过沉积工艺与选择元件层和可变电阻层分开地形成的。然而，可以通过在图7A至图7C的工艺中另外执行离子注入工艺来形成扩散阻挡层。下面将参考图7D和图7E来描述在这种情况下的制造存储元件的方法。下面将针对与上述实施例的不同之处来说明该方法。
图7D和图7E是示出根据本公开的另一实施例的用于制造存储元件的方法的截面图。
首先，可以执行上述图7A和图7B的工艺。
随后，参考图7D，通过在绝缘层322的中间部分中掺杂第三掺杂剂335，可以使图7A的绝缘层322的中间部分转变成扩散阻挡层330。绝缘层322的上部322a保持不被转变成选择元件层320。这里，绝缘层322的中间部分可以表示选择元件层320与稍后将描述的可变电阻层之间的部分。扩散阻挡层330的厚度可以小于选择元件层320的厚度和稍后将描述的可变电阻层的厚度。
可以通过离子注入工艺来掺杂第三掺杂剂335，并且第三掺杂剂335可以不同于第一掺杂剂325和稍后将描述的第二掺杂剂。可以使用硼(B)、碳(C)、氮(N)或其组合作为第三掺杂剂335。
参考图7E，通过用第二掺杂剂345掺杂绝缘层322的上部322a，可以使绝缘层322的上部322a转变成可变电阻层340。
随后，尽管未示出，但是可以进一步执行在可变电阻层340上形成第二电极层的工艺等，以形成存储元件。
根据图7D和图7E的实施例，可以形成扩散阻挡层330，同时存储元件的制造工艺相对简单。
图8是示出根据本公开的另一实施例的存储器件的截面图。图8可以是包括图1的存储元件100的存储器件。
参考图8，该存储器件可以包括：衬底400；多个水平电极410和多个层间绝缘层405，二者交替地设置在衬底400上方；柱状竖直电极450，其穿过水平电极410和层间绝缘层405的交替层叠的结构与衬底400连接；以及层叠层，其介于水平电极410与竖直电极450之间，并包括选择元件层420、扩散阻挡层430和可变电阻层440。单位存储单元MC可以设置在每个水平电极410与竖直电极450之间。
图8中的选择元件层420、扩散阻挡层430和可变电阻层440可以分别与图1中的选择元件层120、扩散阻挡层130和可变电阻层140基本相同。然而，选择元件层420、扩散阻挡层430和可变电阻层440中的每一个可以在垂直于衬底400的顶表面的方向上延伸。例如，竖直电极450可以在垂直于衬底400的顶表面的特定方向上延伸，并且选择元件层420、扩散阻挡层430和可变电阻层440中的每一个可以在该特定方向上延伸。
另外，在图8的实施例中，选择元件层420、扩散阻挡层430和可变电阻层440被布置在从水平电极410向竖直电极450的方向上。然而，可替代地，选择元件层420、扩散阻挡层430和可变电阻层440可以被布置在从竖直电极450向水平电极410的方向上。即布置顺序可以与图8所示的顺序相反。
制造这种存储器件的方法将简要描述如下。
首先，可以在衬底400上方交替沉积多个层间绝缘层405和多个水平电极410。随后，可以选择性地刻蚀层间绝缘层405与水平电极410的交替层叠的结构以形成穿透该交替层叠的结构的孔H。随后，可以在孔H的侧壁上形成选择元件层420、扩散阻挡层430和可变电阻层440。形成选择元件层420、扩散阻挡层430和可变电阻层440的工艺可以与上述图4A至图4C的工艺基本相同。即，在孔H的侧壁上依次形成第一绝缘层(未示出)、扩散阻挡层430和第二绝缘层(未示出)之后，靠近孔H的侧壁的第一绝缘层可以用第一掺杂剂掺杂以形成选择元件层420，并且远离孔H的侧壁的第二绝缘层可以用第二掺杂剂掺杂以形成可变电阻层440。在这种情况下，该掺杂可以通过倾斜离子注入(tilt ion implantation)工艺来执行。接下来，通过用导电材料来填充其中形成有选择元件层420、扩散阻挡层430和可变电阻层440的孔H，可以形成竖直电极450。
同时，根据图8中所示的实施例的存储器件包括图1的存储器元件100作为存储单元MC，但是本公开的实施例不限于此。图8的存储器件的存储单元MC可以被形成为包括参考图7A至图7C描述的存储元件(使用其制造方法)，或被形成为包括参考图7A、7B、7D和7E描述的存储元件(使用其制造方法)。
根据上述实施例，可以在确保存储单元的特性的同时实现高集成度并降低工艺难度。
基于所公开的技术的以上和其他存储电路或半导体器件可以用在一系列设备或系统中。图9、图10、图11和图12提供了可以实施本文公开的存储电路的设备或系统的一些示例。
图9是实施了基于所公开的技术的存储电路的微处理器的配置图示例。
参考图9，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理数据并将处理结果输出到外部设备的一系列处理的任务。微处理器1000可以包括存储单元1010、运算单元1020和控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是在微处理器1000中储存数据的部分，如处理器寄存器或寄存器等。存储单元1010可以包括各种寄存器，诸如数据寄存器、地址寄存器和浮点寄存器等。存储单元1010可以执行以下功能：临时储存要被运算单元1020执行运算的数据、执行所述运算的结果数据以及储存用于执行所述运算的数据的地址。
存储单元1010可以包括根据所述实施例的上述半导体器件中的一种或更多种。例如，存储单元1010可以包括存储元件。所述存储元件中的每一个包括：选择元件层，其中在绝缘材料中掺杂第一掺杂剂；以及可变电阻层，其中在所述绝缘材料中掺杂第二掺杂剂，其中，所述第二掺杂剂在所述绝缘材料中的扩散率大于所述第一掺杂剂在所述绝缘材料中的扩散率。由此，在存储单元101中，可以改善可靠性和制造工艺。结果，可以改善微处理器1000的操作特性。
运算单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从微处理器1000的存储单元1010、运算单元1020和外部设备接收信号，执行命令的提取、解码和控制微处理器1000的信号的输入和输出，并且执行以程序表示的处理。
根据该实施例的微处理器1000还可以额外地包括高速缓冲存储单元1040，其可以临时储存要从除存储单元1010之外的外部设备输入的数据或要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
图10是实施了基于所公开的技术的存储电路的处理器的配置图。
参考图10，处理器1100可以通过包括除上述微处理器1000的功能以外的各种功能来提高性能并实现多功能。处理器1100可以包括：用作微处理器的核心单元1110，用于临时储存数据的高速缓冲存储单元1120，以及用于在内部与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
该实施例的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、运算单元1112和控制单元1113。存储单元1111、运算单元1112和控制单元1113可以与存储单元1010、运算单元1020和控制单元1030实质相同。
高速缓冲存储单元1120是临时地储存数据的部件，以补偿在高速操作的核心单元1110与低速操作的外部设备之间的数据处理速度的差异。高速缓冲存储单元1120可以包括一级储存部分1121和二级储存部分1122。此外，在需要高储存容量的情况下，高速缓冲存储单元1120可以包括三级储存部分1123。必要时，高速缓冲存储单元1120可以包括更多数目的储存部分。即，可以根据设计改变高速缓冲存储单元1120中所包括的储存部分的数量。一级储存部分1121、二级储存部分1122和三级储存部分1123储存和区分数据的速度可以相同或不同。在各个储存部分1121、1122和1123的速度不同的情况下，一级储存部分1121的速度可以是最大的。高速缓冲存储单元1120的一级储存部分1121、二级储存部分1122和三级储存部分1123中的至少一个储存部分可以包括根据所述实施例的上述半导体器件中的一种或更多种。例如，高速缓冲存储单元1120可以包括存储元件。所述存储元件中的每一个包括：选择元件层，其中在绝缘材料中掺杂第一掺杂剂；以及可变电阻层，其中在所述绝缘材料中掺杂第二掺杂剂，其中，所述第二掺杂剂在所述绝缘材料中的扩散率大于所述第一掺杂剂在所述绝缘材料中的扩散率。由此，在高速缓冲存储单元1120中，可以改善可靠性和制造工艺。结果，可以改善处理器1100的操作特性。
尽管在该实施例中示出了一级储存部分1121、二级储存部分1122和三级储存部分1123全部都被配置在高速缓冲存储单元1120的内部，但是，高速缓冲存储单元1120的一级储存部分1121、二级储存部分1122和三级储存部分1123中的至少一个可以被配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。
总线接口1130是这样的部件，其连接核心单元1110、高速缓冲存储单元1120和外部设备，并允许有效地传输数据。
根据本实施例的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110与高速缓冲存储单元1120可以直接连接或者通过总线接口1130连接。多个核心单元1110可以以与上述核心单元1110的配置相同的方式来配置。每个核心单元1110中的储存部分可以被配置为通过总线接口1130与在核心单元1110外部的储存部分共享。
根据该实施例的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其能够以有线或无线方式向外部设备发送数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理过的数据或从外部输入设备输入的数据，并将处理后的数据输出到外部接口设备等。此外，处理器1100可以包括多个不同的模块和器件。在这种情况下，被附加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据以及与彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器相似的功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块，并可以包括这两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组访问(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如无需传输线即可发送和接收数据的各种设备等。
存储器控制单元1160管理和处理在处理器1100与根据不同通信标准进行操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如可以控制以下的设备：IDE(集成设备电子器件)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。
媒体处理单元1170可以处理在处理器1100中处理过的数据或从外部输入设备以图像、语音和其他的形式输入的数据，并将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)以及高清晰度多媒体接口(HDMI)控制器等。
图11是实施了基于所公开的技术的存储电路的系统的配置图。
参考图11，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以执行针对数据的一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230和接口设备1240等。该实施例的系统1200可以是使用处理器操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统和智能电视等。
处理器1210可以对输入的命令进行解码，处理针对系统1200中所储存的数据的操作、比较等，并且可以控制这些操作。处理器1210可以与上述微处理器1000或上述处理器1100实质相同。
主存储器件1220是这样的储存器：其能够在程序被执行时临时储存、调用和执行来自辅助存储器件1230的程序代码或数据，并且即使在切断电源时也能够保存所存储的内容。辅助存储器件1230是用于储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230能够储存更大量的数据。主存储器件1220或辅助存储器件1230可以包括根据所述实施例的上述半导体器件中的一种或更多种。例如，主存储器件1220或辅助存储器件1230可以包括存储元件。所述存储元件中的每一个包括：选择元件层，其中在绝缘材料中掺杂有第一掺杂剂；以及可变电阻层，其在所述绝缘材料中掺杂有第二掺杂剂，其中，所述第二掺杂剂在所述绝缘材料中的扩散率大于所述第一掺杂剂在所述绝缘材料中的扩散率。由此，在主存储器件1220或辅助存储器件1230中，可以改善可靠性和制造工艺。结果，可以改善系统1200的操作特性。
另外，除了上述半导体器件以外或者在不包括上述半导体器件的情况下，主存储器件1220或辅助存储器件1230还可以包括存储系统(参见图12的附图标记1300)。
接口设备1240可以在该实施例的系统1200与外部设备之间执行命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)、通信设备等。该通信设备可以与上述通信模块单元1150实质相同。
图12是实施了基于所公开的技术的存储电路的存储系统的配置图。
参考图12，存储系统1300可以包括：存储器1310，其作为用于储存数据的组件具有非易失性特性；控制器1320，其控制存储器1310；接口1330，其用于与外部设备连接；以及缓冲存储器1340，其用于临时储存数据以在接口1330与存储器1310之间有效地传输数据。存储系统1300可以简单地表示用于储存数据的存储器，并且也可以表示一种用于长期保存所储存的数据的数据储存设备。存储系统1300可以是诸如固态盘(SSD)等的盘类型，和卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。
存储器1310或缓冲存储器1340可以包括根据所述实施例的上述半导体器件中的一种或更多种。例如，存储器1310或缓冲存储器1340可以包括存储元件。所述存储元件中的每一个包括：选择元件层，其中在绝缘材料中掺杂有第一掺杂剂；以及可变电阻层，其中在所述绝缘材料中掺杂有第二掺杂剂，其中，所述第二掺杂剂在所述绝缘材料中的扩散率大于所述第一掺杂剂在所述绝缘材料中的扩散率。由此，在存储器1310或缓冲存储器1340中，可以改善可靠性和制造工艺。结果，可以改善存储系统1300的操作特性。
除了上述半导体器件之外或在不包括上述半导体器件的情况下，存储器1310或缓冲存储器1340还可以包括诸如非易失性存储器或易失性存储器之类的各种存储器。
控制器1320可以控制存储器1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，该处理器1321用于执行以下操作：处理从存储系统1300的外部通过接口1330输入的命令，等。
接口1330执行存储系统1300与外部设备之间的命令和数据的交换。在存储系统1300是卡类型或盘类型的情况下，接口1330可以与在具有卡类型或盘类型的设备中使用的接口兼容，或者可以与在类似上述设备的设备中使用的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
基于本文件中公开的存储器件的上述图9至图12的电子设备或系统的示例中的特征可以实施在在各种设备、系统或应用中。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本或便携式计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信能力的手表或其他可穿戴设备等。
尽管该专利文件包含许多细节，但是这些细节不应被解释为对任何公开内容或可要求保护的范围的限制，而是对特定公开内容的特定实施例的特定的特征的描述。在本专利文件中在不同的实施例的背景中描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的背景中描述的各种特征也可以单独地在多个实施例中或以任何合适的子组合来实施。而且，尽管以上可以将特征描述为以某些组合起作用并且甚至最初是这样要求保护的，但是在某些情况下可以从所要求保护的组合中删除该组合的一个或更多个特征，并且所要求保护的组合可以针对子组合或子组合的变体。
类似地，尽管操作在附图中以特定的顺序来描绘，但是这不应理解为为了得到期望的结果，要求这些操作应以所示的特定顺序或以连续的顺序来执行或者应执行所有示出的操作。此外，在该专利文件中描述的实施例中的各种系统组件的分隔不应被理解为在所有实施例中都需要这种分隔。
仅描述了一些实施例和示例。可以基于该专利文件中描述和示出的内容来作出其他实施例、增强和变型。

Claims (40)

1.一种电子器件，其包括半导体存储器，所述半导体存储器包括一个或更多个存储元件，每个所述存储元件包括：
选择元件层，其中在绝缘材料中掺杂有第一掺杂剂；和
可变电阻层，其中在所述绝缘材料中掺杂有第二掺杂剂，
其中，所述第二掺杂剂在所述绝缘材料中的扩散率大于所述第一掺杂剂在所述绝缘材料中的扩散率。
2.根据权利要求1所述的电子器件，其中，所述第一掺杂剂在所述绝缘材料中产生陷阱位点，以及
其中，根据施加到所述存储元件的电压，所述第二掺杂剂在所述绝缘材料中是可移动的。
3.根据权利要求2所述的电子器件，其中，所述绝缘材料包括含硅的绝缘材料，
其中，所述第一掺杂剂在1100℃在硅中的扩散系数小于10-15m2/s，
其中，所述第二掺杂剂在1100℃在硅中的扩散系数大于10-15m2/s。
4.根据权利要求1所述的电子器件，其中，所述绝缘材料包括含硅的绝缘材料或含金属的绝缘材料，
其中，所述第一掺杂剂包括镓(Ga)、硼(B)、铟(In)、磷(P)、砷(As)、锑(Sb)、锗(Ge)、硅(Si)、碳(C)、钨(W)或其组合，以及
其中，所述第二掺杂剂包括铜(Cu)、镍(Ni)、锂(Li)、铁(Fe)、金(Au)、银(Ag)或其组合。
5.根据权利要求1所述的电子器件，其中，所述存储元件还包括：扩散阻挡层，其介于所述选择元件层与所述可变电阻层之间。
6.根据权利要求5所述的电子器件，其中，所述扩散阻挡层的厚度足以防止所述可变电阻层的第二掺杂剂在所述存储元件的操作期间扩散到所述选择元件层中。
7.根据权利要求6所述的电子器件，其中，所述扩散阻挡层的厚度在1nm至20nm的范围内。
8.根据权利要求5所述的电子器件，其中，所述扩散阻挡层是其中在所述绝缘材料中掺杂有第三掺杂剂的层，所述第三掺杂剂不同于所述第一掺杂剂和所述第二掺杂剂。
9.根据权利要求8所述的电子器件，其中，所述第三掺杂剂包括硼(B)、碳(C)或氮(N)。
10.根据权利要求1所述的电子器件，其中，所述半导体存储器还包括：
多个第一导线，其各自在第一方向上延伸；和
多个第二导线，其各自在与所述第一方向相交的第二方向上延伸，以及
其中，所述存储元件包括第一多个存储元件，所述第一多个存储元件介于所述多个第一导线和所述多个第二导线的各个交叉处。
11.根据权利要求10所述的电子器件，其中，所述半导体存储器还包括：多个第三导线，其各自在所述第一方向上延伸，以及
其中，所述存储元件还包括第二多个存储元件，所述第二多个存储元件介于所述多个第二导线和所述多个第三导线的各个交叉处，以及
其中，所述第一多个存储元件中的每一个与所述第二多个存储元件中的每一个相对于处于它们之间的所述第二导电线中相应的一个对称。
12.根据权利要求10所述的电子器件，其中，所述存储元件中的每一个还包括：扩散阻挡层，其介于所述选择元件层与所述可变电阻层之间。
13.根据权利要求1所述的电子器件，其中，所述半导体存储器还包括：
层叠结构，其包括在衬底上方交替地层叠的多个层间绝缘层与多个水平电极；和
竖直电极，其穿透所述层叠结构，以及
其中，所述存储元件中的每个介于所述水平电极中的每个与所述竖直电极之间。
14.根据权利要求13所述的电子器件，其中，所述竖直电极在特定方向上延伸，并且所述选择元件层和所述可变电阻层中的每一个在所述特定方向上延伸。
15.根据权利要求13所述的电子器件，其中，所述存储元件中的每一个还包括：扩散阻挡层，其介于所述选择元件层与所述可变电阻层之间。
16.根据权利要求1所述的电子器件，还包括微处理器，所述微处理器包括：
控制单元，其被配置为从所述微处理器的外部接收包括命令的信号，并执行所述命令的提取、解码，或对所述微处理器的信号的输入或输出的控制；
运算单元，其被配置为基于所述控制单元对所述命令进行解码的结果来执行运算；和
存储单元，其被配置为储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或被执行所述运算的数据的地址，
其中，所述半导体存储器是所述微处理器中的所述存储单元的一部分。
17.根据权利要求1所述的电子器件，还包括处理器，所述处理器包括：
核心单元，其被配置为基于从所述处理器的外部输入的命令，通过使用数据来执行与所述命令相对应的操作；
高速缓冲存储单元，其被配置为储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或被执行所述操作的数据的地址；和
总线接口，其连接在所述核心单元与所述高速缓冲存储单元之间，并被配置为在所述核心单元与所述高速缓冲存储单元之间传输数据；
其中，所述半导体存储器是所述处理器中的所述高速缓冲存储单元的一部分。
18.根据权利要求1所述的电子器件，还包括处理系统，所述处理系统包括：
处理器，其被配置为对由所述处理器接收的命令进行解码，并基于对所述命令进行解码的结果来控制对信息的操作；
辅助存储器件，其被配置为储存用于对所述命令进行解码的程序和所述信息；
主存储器件，其被配置为从所述辅助存储器件调用所述程序和所述信息并将其储存，使得在执行所述程序时所述处理器能够使用所述程序和所述信息来执行所述操作；和
接口设备，其被配置为在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，
其中，所述半导体存储器是所述处理系统中的所述辅助存储器件或所述主存储器件的一部分。
19.根据权利要求1所述的电子器件，还包括存储系统，所述存储系统包括：
存储器，其被配置为储存数据并无论电源如何都保存所储存的数据；
存储器控制器，其被配置为根据从外部输入的命令来控制向所述存储器的数据输入以及从所述存储器的数据输出；
缓冲存储器，其被配置为对在所述存储器与所述外部之间交换的数据进行缓冲；和
接口，其被配置为在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间执行通信，
其中，所述半导体存储器是所述存储器系统中的所述存储器或所述缓冲存储器的一部分。
20.根据权利要求1所述的电子器件，其中，所述第二掺杂剂在给定温度在所述绝缘材料中的扩散率为所述第一掺杂剂在所述给定温度在所述绝缘材料中的扩散率的至少100倍。
21.一种用于制造包括半导体存储器的电子器件的方法，所述半导体存储器包括一个或更多个存储元件，所述方法包括：
形成第一绝缘层；
在所述第一绝缘层上方形成扩散阻挡层；
在所述扩散阻挡层上方形成第二绝缘层，所述第二绝缘层和所述第一绝缘层由共同的绝缘材料形成；
在所述第一绝缘层中掺杂第一掺杂剂和第二掺杂剂中的一种掺杂剂，从而在掺杂了所述第一掺杂剂时形成选择元件层，或者在掺杂了所述第二掺杂剂时形成可变电阻层；以及
在所述第二绝缘层中掺杂所述第一掺杂剂和所述第二掺杂剂中的另一种掺杂剂。
22.根据权利要求21所述的方法，其中，所述第一掺杂剂在所述绝缘材料中产生陷阱位点，以及
其中，根据施加到所述可变电阻层的电压，所述第二掺杂剂在所述绝缘材料中是可移动的。
23.根据权利要求22所述的方法，其中，所述第二掺杂剂在所述绝缘材料中的扩散率大于所述第一掺杂剂在所述绝缘材料中的扩散率。
24.根据权利要求23所述的方法，其中，所述绝缘材料包括含硅的绝缘材料，
其中，所述第一掺杂剂在1100℃在硅中的扩散系数小于10-15m2/s，
其中，所述第二掺杂剂在1100℃在硅中的扩散系数大于10-15m2/s。
25.根据权利要求21所述的方法，其中，所述绝缘材料包括含硅的绝缘材料或含金属的绝缘材料，
其中，所述第一掺杂剂包括镓(Ga)、硼(B)、铟(In)、磷(P)、砷(As)、锑(Sb)、锗(Ge)、硅(Si)、碳(C)、钨(W)或其组合，以及
其中，所述第二掺杂剂包括铜(Cu)、镍(Ni)、锂(Li)、铁(Fe)、金(Au)、银(Ag)或其组合。
26.根据权利要求21所述的方法，其中，在掺杂所述第一掺杂剂和第二掺杂剂中的一种掺杂剂中使用的离子注入能量大于在掺杂所述第一掺杂剂和第二掺杂剂中的另一种掺杂剂中使用的离子注入能量。
27.根据权利要求21所述的方法，其中，所述第一掺杂剂和第二掺杂剂中的一种掺杂剂的掺杂步骤，或所述第一掺杂剂和第二掺杂剂中的另一种掺杂剂的掺杂步骤，或这两个步骤通过执行多个离子注入工艺来执行。
28.根据权利要求27所述的方法，其中，分别与所述多个离子注入工艺相关联的多个投影射程点是彼此不同的。
29.根据权利要求21所述的方法，其中，所述扩散阻挡层的厚度足以允许所述第一绝缘层中掺杂的所述第一掺杂剂和所述第二掺杂剂中的一种掺杂剂穿过其中。
30.根据权利要求29所述的方法，其中，所述扩散阻挡层的厚度在1nm至20nm的范围内。
31.一种用于制造包括半导体存储器的电子器件的方法，所述半导体存储器包括一个或更多个存储元件，所述方法包括：
形成绝缘层；
在所述绝缘层的下部中掺杂第一掺杂剂和第二掺杂剂中的一种掺杂剂，从而在掺杂了所述第一掺杂剂时形成选择元件层，或者在掺杂了所述第二掺杂剂时形成可变电阻层；以及
在所述绝缘层的上部中掺杂所述第一掺杂剂和所述第二掺杂剂中的另一种掺杂剂。
32.根据权利要求31所述的方法，其中，所述第一掺杂剂在所述绝缘层中产生陷阱位点，以及
其中，根据施加到所述可变电阻层的电压，所述第二掺杂剂在所述绝缘层中是可移动的。
33.根据权利要求32所述的方法，其中，所述第二掺杂剂在所述绝缘层中的扩散率大于所述第一掺杂剂在所述绝缘层中的扩散率。
34.根据权利要求33所述的方法，其中，所述绝缘层包括含硅的绝缘材料，
其中，所述第一掺杂剂在1100℃在硅中的扩散系数小于10-15m2/s，
其中，所述第二掺杂剂在1100℃在硅中的扩散系数大于10-15m2/s。
35.根据权利要求31所述的方法，其中，所述绝缘层包括含硅的绝缘材料或含金属的绝缘材料，
其中，所述第一掺杂剂包括镓(Ga)、硼(B)、铟(In)、磷(P)、砷(As)、锑(Sb)、锗(Ge)、硅(Si)、碳(C)、钨(W)或其组合，以及
其中，所述第二掺杂剂包括铜(Cu)、镍(Ni)、锂(Li)、铁(Fe)、金(Au)、银(Ag)或其组合。
36.根据权利要求31所述的方法，其中，在掺杂所述第一掺杂剂和第二掺杂剂中的一种掺杂剂中使用的离子注入能量大于在掺杂所述第一掺杂剂和第二掺杂剂中的另一种掺杂剂中使用的离子注入能量。
37.根据权利要求31所述的方法，其中，所述第一掺杂剂和第二掺杂剂中的一种掺杂剂的掺杂步骤，或所述第一掺杂剂和第二掺杂剂中的另一种掺杂剂的掺杂步骤，或这两个步骤通过执行多个离子注入工艺来执行。
38.根据权利要求37所述的方法，其中，分别与所述多个离子注入工艺相关联的多个投影射程点是彼此不同的。
39.根据权利要求31所述的方法，在所述第一掺杂剂和第二掺杂剂中的一种掺杂剂的掺杂与所述第一掺杂剂和第二掺杂剂中的另一种掺杂剂的掺杂之间，所述方法还包括：
在所述绝缘层的中间部分中掺杂第三掺杂剂以形成扩散阻挡层，所述第三掺杂剂不同于所述第一掺杂剂和所述第二掺杂剂。
40.根据权利要求39所述的方法，其中，所述第三掺杂剂包括硼(B)、碳(C)或氮(N)。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210077319A (ko) * 2019-12-17 2021-06-25 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2021144968A (ja) 2020-03-10 2021-09-24 キオクシア株式会社 記憶装置及び記憶装置の製造方法
JP2021190574A (ja) * 2020-05-29 2021-12-13 キオクシア株式会社 記憶装置
KR102592961B1 (ko) * 2023-03-17 2023-10-23 한국표준과학연구원 수직 구조 메모리 소자 및 이의 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1551352A (zh) * 2003-05-13 2004-12-01 ������������ʽ���� 半导体器件及其制造方法，便携式电子设备和集成电路卡
CN102856208A (zh) * 2011-06-30 2013-01-02 英飞凌科技奥地利有限公司 具有电压补偿结构的半导体器件
CN106558587A (zh) * 2015-09-22 2017-04-05 爱思开海力士有限公司 半导体器件及其制造方法
CN106935611A (zh) * 2015-12-30 2017-07-07 爱思开海力士有限公司 电子设备及其制造方法
CN106960856A (zh) * 2016-01-08 2017-07-18 爱思开海力士有限公司 开关器件及包括其的电阻式随机存取存储器
CN107204351A (zh) * 2016-03-18 2017-09-26 三星电子株式会社 半导体存储器件和制造其的方法
CN109698214A (zh) * 2017-10-23 2019-04-30 三星电子株式会社 非易失性存储器件
CN110036479A (zh) * 2016-12-27 2019-07-19 英特尔公司 存储单元的选择器和储存材料的掺杂
CN110277494A (zh) * 2018-03-15 2019-09-24 爱思开海力士有限公司 非易失性存储器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718155B1 (ko) * 2006-02-27 2007-05-14 삼성전자주식회사 두 개의 산화층을 이용한 비휘발성 메모리 소자
KR20100023610A (ko) 2008-08-22 2010-03-04 주식회사 하이닉스반도체 저항 메모리 장치 및 그 제조 방법
KR20120116707A (ko) * 2011-04-13 2012-10-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2013162086A (ja) * 2012-02-08 2013-08-19 Toshiba Corp 不揮発性抵抗変化素子
KR102266709B1 (ko) * 2014-09-22 2021-06-22 삼성전자주식회사 반도체 메모리 장치
KR102527408B1 (ko) 2016-06-03 2023-05-02 에스케이하이닉스 주식회사 스위칭 소자 및 저항 변화 메모리 장치의 제조 방법
CN107887507A (zh) * 2016-09-29 2018-04-06 华邦电子股份有限公司 电阻式随机存取存储器、其制造方法及其操作方法
KR20210077319A (ko) * 2019-12-17 2021-06-25 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1551352A (zh) * 2003-05-13 2004-12-01 ������������ʽ���� 半导体器件及其制造方法，便携式电子设备和集成电路卡
CN102856208A (zh) * 2011-06-30 2013-01-02 英飞凌科技奥地利有限公司 具有电压补偿结构的半导体器件
CN106558587A (zh) * 2015-09-22 2017-04-05 爱思开海力士有限公司 半导体器件及其制造方法
CN106935611A (zh) * 2015-12-30 2017-07-07 爱思开海力士有限公司 电子设备及其制造方法
CN106960856A (zh) * 2016-01-08 2017-07-18 爱思开海力士有限公司 开关器件及包括其的电阻式随机存取存储器
CN107204351A (zh) * 2016-03-18 2017-09-26 三星电子株式会社 半导体存储器件和制造其的方法
CN110036479A (zh) * 2016-12-27 2019-07-19 英特尔公司 存储单元的选择器和储存材料的掺杂
CN109698214A (zh) * 2017-10-23 2019-04-30 三星电子株式会社 非易失性存储器件
CN110277494A (zh) * 2018-03-15 2019-09-24 爱思开海力士有限公司 非易失性存储器件

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