KR20210077319A - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

본 실시예의 메모리 소자는, 절연 물질에 제1 도펀트가 도핑된 선택 소자층; 및 상기 절연 물질에 제2 도펀트가 도핑된 가변 저항층을 포함하고, 상기 제1 도펀트는, 상기 절연 물질 내에서 트랩 사이트 생성이 가능하고, 상기 제2 도펀트는, 상기 메모리 소자에 인가되는 전압에 따라 상기 절연 물질 내에서 이동 가능할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 고집적화 및 공정 난이도 감소가 가능하고 메모리 셀의 특성을 확보할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 하나 이상의 메모리 소자를 갖는 반도체 메모리를 포함하는 전자 장치로서, 상기 메모리 소자는, 절연 물질에 제1 도펀트가 도핑된 선택 소자층; 및 상기 절연 물질에 제2 도펀트가 도핑된 가변 저항층을 포함하고, 상기 제1 도펀트는, 상기 절연 물질 내에서 트랩 사이트 생성이 가능하고, 상기 제2 도펀트는, 상기 메모리 소자에 인가되는 전압에 따라 상기 절연 물질 내에서 이동 가능할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 하나 이상의 메모리 소자를 갖는 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 제1 절연층을 형성하는 단계; 제1 절연층 상에 확산 방지층을 형성하는 단계; 상기 확산 방지층 상에 상기 제1 절연층과 동일한 절연 물질로 형성된 제2 절연층을 형성하는 단계; 상기 제1 절연층으로 상기 절연 물질을 선택 소자층으로 변형시키기 위한 제1 도펀트 및 상기 절연 물질을 가변 저항층으로 변형시키기 위한 제2 도펀트 중 어느 하나를 도핑하는 단계; 및 상기 제2 절연층으로 상기 제1 및 제2 도펀트 중 다른 하나를 도핑하는 단계를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 하나 이상의 메모리 소자를 갖는 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 절연층을 형성하는 단계; 상기 절연층의 하부에 상기 절연층을 선택 소자층으로 변형시키기 위한 제1 도펀트 및 상기 절연층을 가변 저항층으로 변형시키기 위한 제2 도펀트 중 어느 하나를 도핑하는 단계; 및 상기 절연층의 상부에 상기 제1 및 제2 도펀트 중 다른 하나를 도핑하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 고집적화 및 공정 난이도 감소가 가능하고 메모리 셀의 특성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자를 설명하기 위한 단면도이다.
도 2는 도 1의 메모리 소자의 동작 방법을 설명하기 위한 순차적인 단면도이다.
도 3a는 도 1의 메모리 소자의 동작 방법의 일례를 설명하기 위한 전류-전압 그래프이다
도 3b는 도 1의 메모리 소자의 동작 방법의 다른 일례를 설명하기 위한 전류-전압 그래프이다.
도 4a 내지 도 4d는 도 1의 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 5a는 선택 소자층 내의 제1 도펀트의 농도 분포의 일례를 설명하기 위한 도면이고, 도 5b는 선택 소자층 내의 제1 도펀트의 농도 분포의 다른 일례를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 사시도이다.
도 7a 내지 도 7c는 본 발명의 다른 일 실시예에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7d 및 도 7e는 본 발명의 또 다른 일 실시예에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 다른 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 실시예의 메모리 소자(100)는, 제1 전극층(110), 선택 소자층(120), 확산 방지층(130), 가변 저항층(140) 및 제2 전극층(150)의 적층 구조물을 포함할 수 있다.
제1 전극층(110) 및 제2 전극층(150)은 메모리 소자(100)의 양단 예컨대, 하단 및 상단에 각각 위치하여 메모리 소자(100)의 동작에 필요한 전압을 인가하기 위한 것으로서, 다양한 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 또는, 제1 전극층(110) 및 제2 전극층(150)은 탄소 전극일 수도 있다.
선택 소자층(120)은, 이러한 메모리 소자(100)를 메모리 셀로 포함하면서 크로스 포인트 어레이 구조를 갖는 메모리 장치(후술하는 도 6 참조)에 있어서, 인접하는 메모리 셀 사이의 누설 전류를 감소 및/또는 억제하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(120)은 문턱 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라고 하며, 문턱 전압을 기준으로 선택 소자층(120)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다.
본 실시예에서, 선택 소자층(120)은 절연 물질 내에 도펀트가 도핑된 구조를 가질 수 있다. 설명의 편의를 위하여 선택 소자층(120) 내의 도펀트를 이하, 제1 도펀트(125)라 하기로 한다. 여기서, 선택 소자층(120) 형성을 위한 절연 물질은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 실리콘 함유 절연 물질을 포함할 수 있다. 또는, 선택 소자층(120) 형성을 위한 절연 물질은, 절연성의 금속 산화물, 절연성의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 절연성의 금속 산화물로는, 예컨대, 알루미늄 산화물이 이용될 수 있고, 절연성의 금속 질화물로는, 예컨대, 알루미늄 질화물이 이용될 수 있다.
제1 도펀트(125)는, 자신은 절연 물질 내에서 이동하지 않으면서(immobile), 절연 물질 내에서 이동하는 전도성 캐리어를 포획하거나 포획된 전도성 캐리어가 다시 이동하는 통로를 제공하는 트랩 사이트를 생성하는 역할을 할 수 있다. 선택 소자층(120)에 문턱 전압 이상의 전압이 인가되는 경우, 전도성 캐리어가 트랩 사이트를 통하여 이동함으로써 선택 소자층(120)을 통하여 전류가 흐르는 온 상태가 구현될 수 있다. 반면, 선택 소자층(120)에 인가되는 전압을 문턱 전압 미만으로 감소시키는 경우, 전도성 캐리어가 이동하지 않아 전류가 흐르지 않는 오프 상태가 구현될 수 있다.
위와 같은 트랩 사이트 생성을 위하여, 절연 물질 내에서 전도성 캐리어를 수용할 수 있는 에너지 준위 생성이 가능한 다양한 원소들이 제1 도펀트(125)로 이용될 수 있다. 예컨대, 절연 물질이 실리콘을 함유하는 경우, 제1 도펀트(125)는 실리콘과 상이한 원자가를 갖는 금속 등의 원소를 포함할 수 있다. 또는, 절연 물질이 금속을 함유하는 경우, 제1 도펀트(125)는 이 금속과 상이한 원자가를 갖는 금속, 실리콘 등의 원소를 포함할 수 있다. 아울러, 위와 같은 이동 불가능한 특성을 구현하기 위하여, 확산도가 상대적으로 낮은 원소들이 제1 도펀트(125)로 이용될 수 있다. 예컨대, 절연 물질이 실리콘을 함유하는 경우, 제1 도펀트(125)는 1100℃를 기준으로 실리콘 내에서의 확산 계수(Diffusion coefficient, 이하, D)가 10-15m2/s보다 낮은 원소일 수 있다. 일례로서, 제1 도펀트(125)는 갈륨(Ga), 보론(B), 인듐(In), 인(P), 비소(As), 안티몬(Sb), 게르마늄(Ge), 실리콘(Si), 탄소(C), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다.
가변 저항층(140)은 메모리 소자(100)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(140)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(140)이 저저항 상태에 있는 경우, 메모리 소자(100)는 특정 데이터 예컨대, 데이터 '1'을 저장한다고 할 수 있고, 가변 저항층(140)이 고저항 상태에 있는 경우, 메모리 소자(100)는 가변 저항층(140)이 저저항 상태에 있는 경우와 상이한 데이터 예컨대, 데이터 '0'을 저장한다고 할 수 있다. 가변 저항층(140)이 고저항 상태에서 저저항 상태로 가변되는 동작을 셋(set) 동작이라 하고, 셋 동작에 요구되는 전압을 셋 전압(Vset)이라 할 수 있다. 또한, 가변 저항층(140)이 저저항 상태에서 고저항 상태로 가변되는 동작을 리셋(reset) 동작이라 하고, 리셋 동작에 요구되는 전압을 리셋 전압(Vreset)이라 할 수 있다.
본 실시예에서, 가변 저항층(140)은, 선택 소자층(120)과 유사하게, 절연 물질 내에 도펀트가 도핑된 구조를 가질 수 있다. 여기서, 가변 저항층(140)의 절연 물질은 선택 소자층(120)의 절연 물질과 실질적으로 동일한 반면, 가변 저항층(140)의 도펀트는 선택 소자층(120)의 도펀트와 서로 상이할 수 있다. 설명의 편의를 위하여 가변 저항층(140) 내의 도펀트를 제2 도펀트(145)라 하기로 한다.
제2 도펀트(145)는, 자신이 절연 물질 내에서 이동 가능(mobile)할 수 있고, 그에 따라 가변 저항층(140) 내에 전도성 경로를 생성하는 역할을 할 수 있다. 이 전도성 경로를 전도성 브릿지(bridge) 또는 필라멘트(filament)라 하기도 한다. 가변 저항층(140)에 소정 극성의 셋 전압이 인가되는 경우, 가변 저항층(140)을 통하는 전도성 경로가 생성되어 저저항 상태가 구현될 수 있다. 생성된 전도성 경로는 가변 저항층(140)에 인가되는 전압이 제거되어도 안정적으로 유지되어 가변 저항층(140)의 저저항 상태가 유지될 수 있다. 반면, 가변 저항층(140)에 셋 전압과 반대 극성의 리셋 전압이 인가되는 경우, 생성된 전도성 경로가 끊어져서 고저항 상태가 구현될 수 있다. 전도성 경로의 소멸 또한 가변 저항층(140)에 인가되는 전압이 제거되어도 유지될 수 있다. 가변 저항층(140)의 셋 전압/리셋 전압과 전술한 선택 소자층(120)의 문턱 전압 사이의 상대적인 크기에 따라 메모리 소자(100)는 서로 다른 동작 특성을 보일 수 있다. 이에 대해서는, 도 3a 및 도 3b를 참조하여 후술하기로 한다.
위와 같이 제2 도펀트(145)의 이동에 의한 전도성 경로의 생성 또는 소멸을 위하여, 확산도가 상대적으로 높은 원소들이 제2 도펀트(145)로 이용될 수 있다. 제2 도펀트(145)의 확산도는 동일한 절연 물질 내에서 제1 도펀트(125)의 확산도보다 클 수 있다. 예컨대, 선택 소자층(120) 및 가변 저항층(140)의 절연 물질이 실리콘을 함유하는 경우, 제2 도펀트(145)는 1100℃를 기준으로 실리콘 내에서의 확산 계수(D)가 10-15m2/s보다 큰 원소일 수 있다. 일례로서, 제2 도펀트(145)는 구리(Cu), 니켈(Ni), 리튬(Li), 철(Fe), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다.
확산 방지층(130)은 선택 소자층(120)의 제1 도펀트(125)와 가변 저항층(140)의 제2 도펀트(145) 사이의 섞임(intermixing)을 방지하기 위한 것일 수 있다. 메모리 소자(100)의 동작 중에 가변 저항층(140)의 제2 도펀트(145)는 선택 소자층(120)을 향하는 방향으로 이동할 수 있는데, 확산 방지층(130)이 부존재한다면 제2 도펀트(145)의 일부가 가변 저항층(140)과 인접한 선택 소자층(120)의 일부까지 이동하여 선택 소자층(120)의 가변 저항층(140)과의 계면부에 제1 도펀트(125)와 제2 도펀트(145)가 혼재하는 영역이 존재할 수 있다. 이 영역은 메모리 소자(100)의 동작을 방해할 수도 있다. 따라서, 제1 도펀트(125)와 제2 도펀트(145)의 섞임을 방지하기 위한 확산 방지층(130)이 선택 소자층(120)과 가변 저항층(140) 사이에 개재될 수 있다.
확산 방지층(130)은 선택 소자층(120)과 가변 저항층(140)을 물리적으로 분리시키면서도 이들 사이의 전기적 도통이 유지되도록 도전성 물질을 포함할 수 있다. 예컨대, 확산 방지층(130)은 티타늄(Ti), 텅스텐(W), 루테늄(Ru), 알루미늄(Al) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 아울러, 확산 방지층(130)은, 메모리 소자(100)의 동작 중에 가변 저항층(140)으로부터 선택 소자층(120)으로 제2 도펀트(145)가 확산되는 것을 방지하면서도, 메모리 소자(100)의 제조시 선택 소자층(120) 형성을 위하여 제1 도펀트(125)를 주입하는 공정(후술하는 도 4b 참조)에서 제1 도펀트(125)가 확산 방지층(130)을 뚫고 절연 물질로 들어갈 수 있도록 적절한 두께를 가질 수 있다. 예컨대, 확산 방지층(130)은 수 내지 수십nm, 더 상세하게는, 1 내지 20nm의 두께를 가질 수 있다.
이러한 확산 방지층(130)은 생략될 수도 있다. 선택 소자층(120)의 제1 도펀트(125)가 이동 불가능한 특성을 가지므로, 확산 방지층(130)이 생략되더라도 가변 저항층(140)과 선택 소자층(120) 사이의 도펀트 확산 정도가 작을 수 있기 때문이다.
이상으로 설명한 메모리 소자(100)의 동작 방법에 대하여는 이하의 도 2 내지 도 4를 참조하여 보다 상세히 설명하기로 한다.
도 2는 도 1의 메모리 소자의 동작 방법을 설명하기 위한 순차적인 단면도이다.
도 2를 참조하면, 제1 상태(state ① 참조)는, 선택 소자층(120)이 자신의 내부에서 전도성 캐리어가 이동하지 않는 오프(OFF) 상태이고, 가변 저항층(140)은 제2 도펀트(145)가 전도성 경로를 형성하지 않고 랜덤하게 분포된 고저항 상태(HRS)를 유지하는 경우는 보여준다.
제2 상태(state ② 참조)는, 제1 상태의 메모리 소자(100)에 제1 및 제2 전극(110, 150)을 통하여 라이트 전압(Vwrite)이 인가된 상태를 나타낸다. 라이트 전압(Vwrite)은 가변 저항층(140)의 저항 상태를 고저항 상태(HRS)에서 저저항 상태(LRS)로 변경시키기 위한 전압일 수 있다. 이때, 가변 저항층(140)의 저항 상태 변경은 선택 소자층(120)의 턴온을 전제로 할 수 있다. 따라서, 라이트 전압(Vwrite)은 선택 소자층(120)의 문턱 전압 이상의 크기 및 가변 저항층(140)의 셋 전압 이상의 크기를 가질 수 있다. 라이트 전압(Vwrite)이 인가되면, 선택 소자층(120)의 전도성 캐리어가 트랩 사이트를 통하여 이동함으로써 선택 소자층(120)이 온 상태로 변형될 수 있다. 또한, 가변 저항층(140)의 제2 도펀트(145)가 이동하여 가변 저항층(140) 내에서 확산 방지층(130)과 제2 전극층(150) 사이를 잇는 전도성 경로(CP)를 형성할 수 있고, 그에 따라 가변 저항층(140)은 저저항 상태(LRS)로 변형될 수 있다. 일례로서, 제2 도펀트(145)가 양이온 예컨대, 금속 양이온인 경우, 제2 전극층(150)에 상대적으로 음전압이 인가되고 제1 전극층(110)에 상대적으로 양전압 또는 접지 전압이 인가될 수 있다. 이러한 경우, 선택 소자층(120)의 전도성 캐리어로서 정공이 선택 소자층(120)의 트랩 사이트를 통하여 제1 전극층(110)으로부터 확산 방지층(130)을 향하는 방향으로 이동함으로써 선택 소자층(120) 내에 전류를 흐르게 할 수 있다. 또한, 가변 저항층(140)의 제2 도펀트(145)가 확산 방지층(130)으로부터 제2 전극층(150)을 향하는 방향으로 이동하여 전도성 경로(CP)를 형성할 수 있다.
제3 상태(state ③ 참조)는, 제2 상태의 메모리 소자(100)에서 인가되는 라이트 전압(Vwrite)을 제거한 후를 나타낸다. 이 경우, 선택 소자층(120) 내에서는 전류가 흐르지 않으므로 선택 소자층(120)은 오프 상태일 수 있다. 또한, 가변 저항층(140)에 형성된 전도성 경로(CP)는 유지되므로 가변 저항층(140)은 저저항 상태(LRS)를 유지할 수 있다.
제4 상태(state ④ 참조)는, 제3 상태의 메모리 소자(100)에 제1 및 제2 전극(110, 150)을 통하여 이레이즈 전압(Verase)이 인가된 상태를 나타낸다. 이레이즈 전압(Verase)은 가변 저항층(140)의 저항 상태를 저저항 상태(LRS)에서 고저항 상태(HRS)로 변경시키기 위한 전압일 수 있다. 이레이즈 전압(Verase)은 라이트 전압(Vwrite)과 반대의 극성을 가질 수 있고, 그 크기는 동일 또는 유사할 수 있다. 이때, 가변 저항층(140)의 저항 상태 변경은 선택 소자층(120)의 턴온을 전제로 할 수 있다. 따라서, 이레이즈 전압(Verase)은 선택 소자층(120)의 문턱 전압 이상의 크기 및 가변 저항층(140)의 리셋 전압 이상의 크기를 가질 수 있다. 그에 따라, 선택 소자층(120)의 전도성 캐리어가 트랩 사이트를 통하여 이동함으로써 선택 소자층(120)이 온 상태로 변형될 수 있다. 또한, 가변 저항층(140)의 제2 도펀트(145)가 라이트 전압(Vwrite) 인가시의 이동 방향과 반대로 이동하여 가변 저항층(140) 내에 기 형성된 전도성 경로(CP)가 소멸될 수 있고, 그에 따라 가변 저항층(140)은 고저항 상태(HRS)로 변형될 수 있다. 일례로서, 제2 도펀트(145)가 양이온 예컨대, 금속 양이온인 경우, 제2 전극층(150)에 상대적으로 양전압이 인가되고 제1 전극층(110)에 상대적으로 음전압 또는 접지 전압이 인가될 수 있다. 이러한 경우, 선택 소자층(120)의 전도성 캐리어로서 정공이 선택 소자층(120)의 트랩 사이트를 통하여 확산 방지층(130)으로부터 제1 전극층(110)을 향하는 방향으로 이동함으로써 선택 소자층(120) 내에 전류를 흐르게 할 수 있다. 또한, 가변 저항층(140)의 제2 도펀트(145)가 제2 전극층(150)으로부터 확산 방지층(130)을 향하는 방향으로 이동하여 전도성 경로(CP)가 끊어질 수 있다.
제4 상태의 메모리 소자(100)에 인가되는 이레이즈 전압(Verase)이 제거되면, 메모리 소자는 다시 제1 상태로 돌아갈 수 있다. 그에 따라, 선택 소자층(120)은 오프 상태로 변형될 수 있고, 가변 저항층(140)은 직전의 저항 상태 즉, 고저항 상태(HRS)를 유지할 수 있다.
도 3a는 도 1의 메모리 소자의 동작 방법의 일례를 설명하기 위한 전류-전압 그래프이다. 도 3a의 그래프는, 선택 소자층(120)의 문턱 전압(Vth)의 크기가 가변 저항층(140)의 셋 전압(Vset)/리셋 전압(Vreset)의 크기보다 작은 경우에 관한 것이다. 또한, 셋 전압(Vset)이 양전압이고, 리셋 전압(Vreset)이 음전압인 경우에 관한 것이다.
도 1 내지 도 3a를 함께 참조하면, 메모리 소자(100)에 인가되는 전압을 0V에서 선택 소자층(120)을 턴온시키기 위한 문턱 전압(±Vth) 직전까지 증가시키는 경우, 선택 소자층(120)을 통하여 매우 낮은 정도의 전류가 흐를 수 있다. 이 상태를 선택 소자층(120)의 오프 상태(OFF)라 할 수 있다. 선택 소자층(120)이 오프 상태여서 가변 저항층(140)으로의 접근이 차단되므로, 가변 저항층(140)은 자신의 저항 상태 즉, 고저항 상태(HRS) 또는 저저항 상태(LRS)를 유지할 수 있다. 결과적으로, 메모리 소자(100)에 0V와 문턱 전압(±Vth) 사이의 전압이 인가되는 경우, 메모리 소자(100)는 선택 소자층(120)의 오프 상태(OFF) 및 가변 저항층(140)의 고저항 상태(HRS)를 갖거나, 선택 소자층(120)의 오프 상태(OFF) 및 가변 저항층(140)의 저저항 상태(LRS)를 가질 수 있다.
메모리 소자(100)에 인가되는 전압을 문턱 전압(±Vth) 이상으로 증가시키면 선택 소자층(120)은 온 상태(ON)가 되어 선택 소자층(120)을 통하여 상대적으로 큰 전류가 흐를 수 있다. 그러나, 메모리 소자(100)에 인가되는 전압이 셋 전압(Vset) 또는 리셋 전압(Vreset)에 도달하기 전까지는 가변 저항층(140)은 여전히 자신의 저항 상태 즉, 고저항 상태(HRS) 또는 저저항 상태(LRS)를 유지할 수 있다. 결과적으로, 메모리 소자(100)에 양의 문턱 전압(+Vth)과 셋 전압(Vset) 사이 또는 음의 문턱 전압(-Vth)과 리셋 전압(Vreset) 사이의 전압이 인가되는 경우, 메모리 소자(100)는 선택 소자층(120)의 온 상태(ON) 및 가변 저항층(140)의 저저항 상태(LRS)를 갖거나, 선택 소자층(120)의 온 상태(ON) 및 가변 저항층(140)의 고저항 상태(HRS)를 가질 수 있다. 이 경우, 선택 소자층(120)은 온 상태(ON)이므로, 가변 저항층(140)으로의 접근이 가능하여 가변 저항층(140)의 저항 상태 즉, 가변 저항층(140)에 저장된 데이터를 읽을 수 있다. 본 실시예에서는 가변 저항층(140)에 저장된 데이터를 읽기 위한 리드 전압(Vread)이 양의 문턱 전압(+Vth)과 셋 전압(Vset) 사이의 값을 갖는 경우를 나타내었으나, 이와는 달리, 음의 문턱 전압(-Vth)과 리셋 전압(Vreset) 사이의 전압이 리드 전압이 될 수도 있다. 가변 저항층(140)이 저저항 상태(LRS)인 경우, 가변 저항층(140)이 고저항 상태(HRS)인 경우에 비하여 메모리 소자(100) 흐르는 전류의 크기가 상대적으로 크므로 리드 동작시 메모리 소자(100)가 저저항 상태를 갖는다고 판별할 수 있고, 반대의 경우 메모리 소자(100)가 고저항 상태를 갖는다고 판별할 수 있다.
메모리 소자(100)에 인가되는 전압이 셋 전압(Vset)에 도달하면, 선택 소자층(120)의 온 상태(ON)에서 가변 저항층(140)의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 바뀔 수 있다. 또한, 메모리 소자(100)에 인가되는 전압이 리셋 전압(Vreset)에 도달하면, 선택 소자층(120)의 온 상태(ON)에서 가변 저항층(140)의 저항 상태가 저저항 상태(LRS)에서 고저항 상태(HRS)로 바뀔 수 있다.
본 실시예에서는, 양의 문턱 전압(+Vth)의 크기보다 셋 전압(Vset)의 크기가 더 크기 때문에, 메모리 소자(100)에 인가되는 전압이 셋 전압(Vset)에 도달하면 가변 저항층(140)의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 변경되는 라이트 동작이 수행될 수 있다. 즉, 라이트 전압(Vwrite)은 셋 전압(Vset)과 동일한 극성을 가지면서 셋 전압(Vset)과 크기가 동일하거나 마진(margin) 확보를 위하여 셋 전압(Vset)보다 크기가 더 클 수 있다. 또한, 본 실시예에서는 음의 문턱 전압(-Vth)의 크기보다 리셋 전압(Vreset)의 크기가 더 크기 때문에, 메모리 소자(100)에 인가되는 전압이 리셋 전압(Vreset)에 도달하면 가변 저항층(140)의 저항 상태가 저저항 상태(LRS)에서 고저항 상태(HRS)로 변경되는 이레이즈 동작이 수행될 수 있다. 즉, 이레이즈 전압(Verase)은 리셋 전압(Vreset)과 동일한 극성을 가지면서 리셋 전압(Vreset)과 크기가 동일하거나 마진(margin) 확보를 위하여 리셋 전압(Vreset)보다 크기가 더 클 수 있다.
도 3b는 도 1의 메모리 소자의 동작 방법의 다른 일례를 설명하기 위한 전류-전압 그래프이다. 도 3b의 그래프는, 선택 소자층(120)의 문턱 전압의 크기가 가변 저항층(140)의 셋 전압/리셋 전압의 크기보다 큰 경우에 관한 것이다. 또한, 셋 전압이 양전압이고 리셋 전압이 음전압인 경우에 관한 것이다.
먼저, 양의 방향으로 전압을 증가시키는 경우 및 그에 따른 라이트 동작을 설명하기로 한다.
도 1, 도 2 및 도 3b를 참조하면, 가변 저항층(140)이 고저항 상태(HRS)에서 메모리 소자(100)에 인가되는 전압을 양의 방향으로 서서히 증가시키면, 대부분의 전압이 선택 소자층(120)에 걸리게 된다. 선택 소자층(120)의 오프 상태(OFF)의 저항이 가변 저항층(140)의 고저항 상태(HRS)의 저항보다 더 크기 때문이다.
그러다가 메모리 소자(100)에 인가되는 전압이 높은 문턱 전압(+Vth_high)에 도달하면, 선택 소자층(120)이 턴온되면서 동시에 가변 저항층(140)의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 변경될 수 있다. 즉, 라이트 동작이 수행될 수 있다. 라이트 전압(Vwrite)은 높은 문턱 전압(+Vth_high)과 동일한 극성을 가지면서 크기가 그 이상일 수 있다. 메모리 소자(100)의 높은 문턱 전압(+Vth_high)에서 라이트 동작이 수행될 수 있는 것은, 선택 소자층(120)의 문턱 전압의 크기가 가변 저항층(140)의 셋 전압보다 크기 때문이다.
한편, 일단 라이트 동작이 수행되면, 즉, 가변 저항층(140)이 저저항 상태(LRS)를 갖게 되면, 메모리 소자(100)의 문턱 전압이 감소할 수 있다. 이 상태의 메모리 소자(100)의 문턱 전압을 낮은 문턱 전압(+Vth_low)이라 할 수 있다.
따라서, 가변 저항층(140)이 저저항 상태(LRS)에서 메모리 소자(100)에 인가되는 전압을 양의 방향으로 서서히 증가시키면, 메모리 소자(100)에 인가되는 전압이 낮은 문턱 전압(+Vth_low)에 도달시 선택 소자층(120)이 턴온될 수 있다. 그 결과 메모리 소자(100)를 통하여 선택 소자층(120)의 온 상태 및 가변 저항층(140)의 저저항 상태(LRS)에 해당하는 전류가 흐를 수 있다.
리드 전압(Vread)은 낮은 문턱 전압(+Vth_low)과 높은 문턱 전압(+Vth_high) 사이의 값을 가질 수 있다. 리드 전압(Vread) 인가시, 메모리 소자(100)는 가변 저항층(140)의 고저항 상태(HRS) 및 선택 소자층(120)의 오프 상태(OFF)에 따른 고저항 상태를 갖거나, 가변 저항층(140)의 저저항 상태(LRS) 및 선택 소자층(120)의 온 상태(ON)에 따른 저저항 상태를 가질 수 있다.
다음으로, 음의 방향으로 전압을 증가시키는 경우 및 그에 따른 이레이즈 동작을 설명하기로 한다.
도 1, 도 2 및 도 3b를 다시 참조하면, 가변 저항층(140)이 저저항 상태(LRS)에서 메모리 소자(100)에 인가되는 전압을 음의 방향으로 서서히 증가시키면, 대부분의 전압이 선택 소자층(120)에 걸리게 된다. 선택 소자층(120)의 오프 상태(OFF)의 저항이 가변 저항층(140)의 저저항 상태(LRS)의 저항보다 더 크기 때문이다.
그러다가 메모리 소자(100)에 인가되는 전압이 높은 문턱 전압(-Vth_high)에 도달하면, 선택 소자층(120)이 턴온되면서 동시에 가변 저항층(140)의 저항 상태가 저저항 상태(LRS)에서 고저항 상태(HRS)로 변경될 수 있다. 즉, 이레이즈 동작이 수행될 수 있다. 이레이즈 전압(Verase)은 높은 문턱 전압(-Vth_high)과 동일한 극성을 가지면서 크기가 그 이상일 수 있다. 메모리 소자(100)가 높은 문턱 전압(-Vth_high)에서 이레이즈 동작이 수행될 수 있는 것은, 선택 소자층(120)의 문턱 전압의 크기가 가변 저항층(140)의 리셋 전압보다 크기 때문이다.
도 3a 및 도 3b에서 설명한 바와 같이, 선택 소자층(120)의 문턱 전압과 가변 저항층(140)의 셋 전압/리셋 전압의 상대적인 차이는, 선택 소자층(120) 및 가변 저항층(140)을 구성하는 절연 물질의 종류, 도펀트의 종류, 도펀트의 양, 절연 물질의 두께 등에 따라 가변될 수 있다.
도 4a 내지 도 4d는 도 1의 메모리 소자의 제조 방법을 설명하기 위한 단면도이다. 도 1과 동일한 구성 요소에 대하여는 동일한 도면부호로 표기하고, 중복되는 설명은 생략하기로 한다.
도 4a를 참조하면, 제1 전극층(110), 제1 절연층(122), 확산 방지층(130) 및 제2 절연층(142)의 적층 구조물이 제공될 수 있다.
제1 전극층(110)은 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 제1 전극층(110) 형성을 위한 도전 물질을 증착하는 방식으로 형성될 수 있다.
제1 절연층(122)은 제1 전극층(110) 상에 제1 절연층(122) 형성을 위한 절연 물질을 증착하는 방식으로 형성될 수 있다. 제1 절연층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 실리콘 함유 절연 물질을 포함할 수 있다. 또는, 제1 절연층(122)은 절연성의 금속 산화물, 절연성의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 절연성의 금속 산화물로는, 예컨대, 알루미늄 산화물이 이용될 수 있고, 절연성의 금속 질화물로는, 예컨대, 알루미늄 질화물이 이용될 수 있다.
확산 방지층(130)은 제1 절연층(122) 상에 확산 방지층(130) 형성을 위한 도전 물질을 증착하는 방식으로 형성될 수 있다.
제2 절연층(142)은 확산 방지층(130) 상에 제2 절연층(142) 형성을 위한 절연 물질을 증착하는 방식으로 형성될 수 있다. 본 실시예에서, 제2 절연층(142)은 제1 절연층(122)과 동일한 절연 물질로 형성될 수 있다. 그에 따라, 제1 절연층(122)의 형성 공정과 제2 절연층(142)의 형성 공정은, 실질적으로 동일할 수 있다.
도 4b를 참조하면, 제1 절연층(122)으로 제1 도펀트(125)를 도핑(화살표 참조)하여 선택 소자층(120)을 형성할 수 있다.
제1 도펀트(125)는 이온 주입 방식으로 도핑될 수 있다. 또한, 제1 도펀트(125)는 제1 절연층(122) 내에서 전도성 캐리어의 포획 또는 이동을 위한 트랩 사이트를 생성하는 원소일 수 있다.
제1 도펀트(125)의 이온 주입 공정은, Rp(projection range) 점(point)이 제1 절연층(122)의 내부에 위치하도록 수행될 수 있다 여기서, Rp 점이란, 특정 층에 대한 이온 주입 공정시 층의 두께 방향으로 원소가 투사하는 거리를 의미할 수 있다. 선택 소자층(120)의 두께 방향 다시 말하면, 메모리 소자 형성을 위한 층들의 적층 방향에서, 제1 도펀트(125)의 농도는 가급적 균일한 것이 바람직할 수 있다. 선택 소자층(120)의 두께가 상대적으로 작은 경우, 두께 방향에서 제1 도펀트(125)의 농도가 균일할 수 있다. 그러나, 선택 소자층(120)이 두께가 상대적으로 큰 경우, 두께 방향에서 제1 도펀트(125)의 농도는 균일하지 않을 수 있다. 이러한 경우, 이온 주입 회수 및 Rp 점의 위치를 다양하게 조절하여 제1 도펀트(125)의 농도를 균일하게 조절할 수 있다. 이에 대하여는 이하의 도 5a 및 도 5b를 참조하여 예시적으로 더 상세히 설명하기로 한다.
도 5a는 선택 소자층 내의 제1 도펀트의 농도 분포의 일례를 설명하기 위한 도면이고, 도 5b는 선택 소자층 내의 제1 도펀트의 농도 분포의 다른 일례를 설명하기 위한 도면이다. 도 5a 및 도 5b는 선택 소자층이 상대적으로 큰 두께를 갖는 경우를 나타내고 있다.
도 5a를 참조하면, 제1 도펀트의 1회의 이온 주입 공정 및 후속 열처리 후, 제1 도펀트의 농도 분포(C)를 살펴보면, Rp 점(점선 참조)에서 제1 도펀트의 농도가 실질적으로 가장 높고 Rp 점으로부터 선택 소자층(120)의 두께 방향의 거리가 증가할수록(화살표 참조) 제1 도펀트의 농도가 감소함을 알 수 있다. 즉, 제1 도펀트의 농도 분포(C)는 Rp 점을 제1 도펀트의 농도 피크점으로 하는 가우시안 분포를 이룰 수 있다. 본 실시예에서 Rp 점은 선택 소자층(120)의 상면으로부터 선택 소자층(120)의 두께의 약 1/2에 해당하는 지점일 수 있다. 이러한 경우, 선택 소자층(120)의 상하 계면부에서 제1 도펀트 농도가 작아 원하는 정도의 트랩 사이트 생성이 어려울 수 있고, 그에 따라 이 계면부에서 절연 파괴가 발생하는 문제가 발생할 수 있다.
도 5b를 참조하면, 도 5a와 달리, 제1 도펀트의 이온 주입 공정은 Rp 점을 달리하면서 수회 수행될 수 있다. 일례로서, 선택 소자층(120)의 상면으로부터의 거리가 상이한 제1 내지 제3 Rp 점이 위치한다고 할 때, 제1 내지 제3 Rp 점을 기준으로 3회의 이온 주입 공정이 수행될 수 있다. 이러한 경우, 제1 내지 제3 Rp 점 각각에서 제1 도펀트의 농도가 실질적으로 가장 높고 제1 내지 제3 Rp 점 각각으로부터 선택 소자층(120)의 두께 방향의 거리가 증가할수록 제1 도펀트의 농도가 감소함을 알 수 있다. 즉, 제1 도펀트의 제1 농도 분포(C1)는 제1 Rp 점을 농도 피크점으로 하는 가우시안 분포를 이룰 수 있고, 제1 도펀트의 제2 농도 분포(C2)는 제2 Rp 점을 농도 피크점으로 하는 가우시안 분포를 이룰 수 있고. 제1 도펀트의 제3 농도 분포(C3)는 제3 Rp 점을 농도 피크점으로 하는 가우시안 분포를 이룰 수 있다. 그 결과, 선택 소자층(120) 내에서의 제1 도펀트의 전체적인 농도 분포(Ct)는 두께 방향에서 실질적으로 일정할 수 있다.
다시 도 4b로 돌아와서, 제1 도펀트(125)의 이온 주입 공정은, 선택 소자층(120)의 두께를 고려하여 회수 및 Rp 점을 조절하는 방식으로 수행될 수 있다.
이때, 제1 도펀트(125)는 제2 절연층(142), 확산 방지층(130) 및 제1 절연층(122)의 일부를 뚫고 지나가야 하므로, 상대적으로 큰 이온 주입 에너지로 이온 주입 공정이 수행될 수 있다.
도 4c를 참조하면, 제2 절연층(142)으로 제2 도펀트(145)를 도핑(화살표 참조)하여 가변 저항층(140)을 형성할 수 있다.
제2 도펀트(145)는 이온 주입 방식으로 도핑될 수 있다. 또한, 제2 도펀트(125)는 제2 절연층(142) 내에서 이동함으로써 전도성 경로의 생성/소멸을 가능하게 하는 원소일 수 있다.
제2 도펀트(145)의 이온 주입 공정은, Rp 점이 제2 절연층(142)의 내부에 위치하도록 수행될 수 있다. 가변 저항층(140)의 두께 방향에서, 제2 도펀트(145)의 농도는 가급적 균일한 것이 바람직할 수 있다. 이를 위하여 가변 저항층(140)의 두께를 고려하여 제2 도펀트(145) 이온 주입 공정의 회수와 Rp 점들이 조절될 수 있다. 예컨대, 가변 저항층(140)의 두께가 상대적으로 작은 경우 도 5a에서 설명된 방식의 이온 주입이 수행될 수 있고, 가변 저항층(140)의 두께가 상대적으로 큰 경우 도 5b에서 설명된 방식의 이온 주입이 수행될 수 있다.
제2 도펀트(145)는 제1 도펀트(125)와 제2 절연층(142)의 일부만 뚫고 지나가면 된다. 따라서, 제2 도펀트(145)의 이온 주입 에너지는 제1 도펀트(125)의 이온 주입 에너지보다 작을 수 있다.
도 4d를 참조하면, 가변 저항층(140) 상에 제2 전극층(150)을 형성할 수 있다. 제2 전극층(150)은 가변 저항층(140) 상에 제2 전극층(150) 형성을 위한 도전 물질을 증착하는 방식으로 형성될 수 있다.
도시하지는 않았으나, 위 제조 공정에 있어서, 제1 및 제2 도펀트(125, 145)를 활성화하기 위한 열처리 공정, 도 4d의 적층 구조물이 요구되는 소정 형상 예컨대, 기둥 형상을 갖도록 도 4d의 적층 구조물을 선택적으로 식각하는 공정 등이 더 수행될 수 있다.
이상으로 설명한 메모리 소자 및 그 제조 방법에 의하면 아래와 같은 장점이 획득될 수 있다.
우선, 선택 소자층과 가변 저항층 형성을 위하여 동일한 절연층을 이용하되, 도핑되는 물질의 종류만 달리함으로써, 용이하고 단순한 공정으로 크로스 포인트 구조의 메모리 장치에서 누설 전류를 방지할 수 있는 메모리 소자를 제공할 수 있다. 결과적으로 메모리 장치의 고집적화가 가능할 수 있다.
또한, 선택 소자층과 가변 저항층 형성을 위하여 동일한 절연층 형성 공정을 반복하므로 공정이 용이하고 단순할 수 있다. 아울러, 이들 절연층의 식각시 동일한 식각 가스를 이용할 수 있으므로, 마찬가지로 공정이 용이하고 단순할 수 있다.
나아가, 선택 소자층과 가변 저항층 형성을 위한 절연층 각각에 도펀트를 도핑하는 공정이 상대적으로 후반부에 위치하기 때문에, 다시 말하면, 가변 저항층 형성을 위한 절연층 형성 후 및 제2 전극층 형성 전에 도펀트 도핑 공정이 수행되므로, 이들 도펀트의 도핑 프로파일 변형을 최대한 억제할 수 있다. 결과적으로 메모리 소자의 신뢰성 등 특성이 향상될 수 있다. 만약, 도펀트가 도핑된 선택 소자층을 먼저 형성한 후, 그 위에 확산 방지층, 가변 저항층 등을 형성하는 경우라면, 선택 소자층의 도펀트의 도핑 프로파일이 크게 변형되어 메모리 소자의 신뢰성이 저하되는 문제가 발생할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 사시도이다. 도 6은 도 1의 메모리 소자를 포함하는 메모리 장치일 수 있다.
도 6을 참조하면, 본 실시예의 메모리 장치는, 제1 방향으로 연장하고 서로 평행한 복수의 제1 도전 라인(L1), 제1 방향과 교차하는 제2 방향으로 연장하고 서로 평행한 복수의 제2 도전 라인(L2), 및 제1 도전 라인(L1)과 제2 도전 라인(L2)의 교차점마다 제1 도전 라인(L1)과 제2 도전 라인(L2) 사이에 개재되는 제1 선택 소자층(120), 제1 확산 방지층(130) 및 제1 가변 저항층(140)의 적층 구조물을 포함하는 제1 스택(ST1)을 포함할 수 있다. 이러한 제1 스택(ST1)과 같은 구조를 크로스 포인트 구조라 하며, 제1 도전 라인(110)과 제2 도전 라인(140)의 교차점마다 단위 메모리 셀이 배치될 수 있다. 제1 스택(ST1)의 메모리 셀을 이하, 제1 메모리 셀(MC1)이라 할 수 있다. 제1 선택 소자층(120), 제1 확산 방지층(130) 및 제1 가변 저항층(140)은, 전술한 실시예의 선택 소자층(120), 확산 방지층(130) 및 가변 저항츠(140)과 실질적으로 동일할 수 있다. 제1 도전 라인(L1) 및 제2 도전 라인(L2)은 제1 메모리 셀(MC1)의 전극으로 기능할 수 있다. 그러나, 본 실시예와 달리, 제1 도전 라인(L1) 및 제2 도전 라인(L2)과 별개로, 전술한 실시예의 제1 전극층(110) 및 제2 전극층(150)이 제1 도전 라인(L1)과 제1 선택 소자층(120)의 사이 및 제2 도전 라인(L2)과 제1 가변 저항층(140)의 사이에 더 개재되어 제1 메모리 셀(MC1)의 일부를 구성할 수 있다.
제1 스택(ST2) 상에는 제2 도전 라인(L2), 제2 도전 라인(L2)과 교차하는 제1 방향으로 연장하고 서로 평행한 복수의 제3 도전 라인(L3), 및 제2 도전 라인(L2)과 제3 도전 라인(L3)의 교차점마다 제2 도전 라인(L2)과 제3 도전 라인(L3) 사이에 개재되는 제2 가변 저항층(240), 제2 확산 방지층(230) 및 제2 선택 소자층(220)의 적층 구조를 포함하는 제2 스택(ST2)이 배치될 수 있다. 제1 스택(ST1)과 마찬가지로 제2 도전 라인(L2)과 제3 도전 라인(L3)의 교차점마다 제2 메모리 셀(MC2)이 배치되는 크로스 포인트 구조를 가질 수 있다. 제2 가변 저항층(240), 제2 확산 방지층(230) 및 제2 선택 소자층(220)은 각각 제1 선택 소자층(120), 제1 확산 방지층(130) 및 제1 가변 저항층(140)과 실질적으로 동일할 수 있다.
여기서, 제2 도전 라인(L2)은 제1 및 제2 스택(ST1, ST2)에 공유될 수 있다. 일례로서, 제1 스택(ST1)에서 제1 도전 라인(L1)이 워드라인으로 기능하는 경우, 제2 스택(ST2)에서는 제3 도전 라인(L3)이 워드라인으로 기능하고 제2 도전 라인(L2)은 제1 및 제2 스택(ST1, ST2)의 공통 비트라인으로 기능할 수 있다. 이 때문에, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 제2 도전 라인(L2)을 사이에 두고 서로 대칭일 수 있다. 그에 따라, 제1 메모리 셀(MC1)에서는 제1 선택 소자층(120), 제1 확산 방지층(130) 및 제1 가변 저항층(140)의 순서로 층들이 적층되었으나, 제2 메모리 셀(MC2)에서는 반대의 순서로 즉, 제2 가변 저항층(240), 제2 확산 방지층(230) 및 제2 선택 소자층(220)의 순서로 층들이 적층될 수 있다. 적층 순서 및 그에 따른 공정상의 차이를 제외하고는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 실질적으로 동일할 수 있다.
제1 메모리 셀(MC1) 형성 공정은 전술한 실시예에서 설명한 것과 실질적으로 동일할 수 있다. 즉, 하부 절연층(미도시됨)-확산 방지층(130)-상부 절연층(미도시됨)의 적층 구조를 형성한 후, 하부 절연층에 제1 도펀트를 도핑하여 제1 선택 소자층(120)을 형성하고 상부 절연층에 제2 도펀트를 도핑하여 제1 가변 저항층(140)을 형성할 수 있다.
반면, 제2 메모리 셀(MC2) 형성 공정은, 하부 절연층(미도시됨)-확산 방지층(230)-상부 절연층(미도시됨)의 적층 구조를 형성하는 공정까지는 제1 메모리 셀(MC1)의 형성 공정과 동일하나, 하부 절연층에 제2 도펀트를 도핑하여 제2 가변 저항층(240)을 형성하고 상부 절연층에 제1 도펀트를 도핑하여 제2 선택 소자층(220)을 형성한다는 점에서, 제1 메모리 셀(MC1)의 형성 공정과 상이할 수 있다.
본 실시예에서는 두 개의 스택 즉, 제1 스택(ST1) 및 제2 스택(ST2)만을 도시하였으나, 3개 이상의 스택이 반복하여 적층될 수 있음은 물론이다.
한편, 전술한 도 1의 메모리 소자에서 확산 방지층이 생략될 수 있음은 설명하였다. 이러한 경우의 메모리 소자의 제조 방법을 이하의 도 7a 내지 도 7c를 참조하여 전술한 실시예와의 차이점을 중심으로 간략히 설명하기로 한다.
도 7a 내지 도 7c는 본 발명의 다른 일 실시예에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7a를 참조하면, 제1 전극층(310) 및 절연층(322)의 적층 구조물이 제공될 수 있다.
절연층(322)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 실리콘 함유 절연 물질을 포함할 수 있다. 또는, 절연층(322)은 절연성의 금속 산화물, 절연성의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 절연성의 금속 산화물로는, 예컨대, 알루미늄 산화물이 이용될 수 있고, 절연성의 금속 질화물로는, 예컨대, 알루미늄 질화물이 이용될 수 있다.
도 7b를 참조하면, 절연층(322)의 하부에 제1 도펀트(325)를 도핑하여 절연층(322)의 하부를 선택 소자층(320)으로 변형시킬 수 있다. 선택 소자층(320)으로 변형되지 않고 잔류하는 절연층(322)의 상부는 여전히 도면부호 322로 표기하였다. 여기서, 절연층(322)의 하부라 함은 제1 전극층(310)과 접하는 면으로부터의 거리가 절연층(322)의 총 두께보다 작은 영역을 의미할 수 있다. 일례로서, 절연층(322)의 하부는 제1 전극층(310)과 접하는 면으로부터의 거리가 절연층(322)의 총 두께의 약 1/2에 해당할 수 있다.
제1 도펀트(325)는 이온 주입 공정으로 도핑될 수 있고, 이 이온 주입 공정은 절연층(322)의 하부 내에 Rp 점이 위치하도록 수행될 수 있다. 선택 소자층(320)의 두께에 따라 이온 주입 공정이 1회 또는 Rp 점을 달리하여 수회 수행될 수 있음은 전술하였다.
도 7c를 참조하면, 절연층(322)의 상부에 제2 도펀트(345)를 도핑하여 절연층(322)의 상부를 가변 저항층(340)으로 변형시킬 수 있다.
제2 도펀트(345)는 이온 주입 공정으로 도핑될 수 있고, 이 이온 주입 공정은 절연층(322)의 상부 내에 Rp 점이 위치하도록 수행될 수 있다. 가변 저항층(340)의 두께에 따라 이온 주입 공정이 1회 또는 Rp 점을 달리하여 수회 수행될 수 있음은 전술하였다.
이어서, 도시하지는 않았으나, 가변 저항층(340) 상에 제2 전극층을 형성하는 공정 등을 더 수행하여 메모리 소자를 형성할 수 있다.
본 실시예에 의하는 경우, 공정이 더욱 단순할 수 있다.
한편, 전술한 도 1의 메모리 소자에서는 확산 방지층이 선택 소자층 및 가변 저항층과 별개로 증착 공정으로 형성되었다. 그러나, 이 확산 방지층은 도 7a 내지 도 7c의 공정에서 이온 주입 공정을 추가로 수행하여 형성될 수도 있다. 이러한 경우의 메모리 소자의 제조 방법을 이하의 도 7d 및 도 7e를 참조하여 설명하기로 한다. 전술한 실시예와의 차이점을 중심으로 간략히 설명하기로 한다.
도 7d 및 도 7e는 본 발명의 또 다른 일 실시예에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 전술한 도 7a 및 도 7b의 공정을 수행할 수 있다.
이어서, 도 7d를 참조하면, 절연층(322)의 중간 부분에 제3 도펀트(335)를 도핑하여 절연층(322)의 중간 부분을 확산 방지층(330)으로 변형시킬 수 있다. 선택 소자층(320) 및 확산 방지층(330)으로 변형되지 않고 잔류하는 절연층(322)의 상부는 여전히 도면부호 322로 표기하였다. 여기서, 절연층(322)의 중간 부분이라 함은 선택 소자층(320)과 후술하는 가변 저항층 사이의 부분을 의미할 수 있다. 확산 방지층(330)의 두께는 선택 소자층(320)의 두께 및 후술하는 가변 저항층의 두께보다 작을 수 있다.
제3 도펀트(335)는 이온 주입 공정으로 도핑될 수 있고, 제1 도펀트(325) 및 후술하는 제2 도펀트와 상이할 수 있다. 제3 도펀트(335)로는 보론(B), 탄소(C), 질소(N) 또는 이들의 조합이 이용될 수 있다.
도 7e를 참조하면, 절연층(322)에 제2 도펀트(345)를 도핑하여 절연층(322)의 상부를 가변 저항층(340)으로 변형시킬 수 있다.
이어서, 도시하지는 않았으나, 가변 저항층(340) 상에 제2 전극층을 형성하는 공정 등을 더 수행하여 메모리 소자를 형성할 수 있다.
본 실시예에 의하는 경우, 공정이 단순하면서 확산 방지층(330)의 형성이 가능하다.
도 8은 본 발명의 다른 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도이다. 도 8은 도 1의 메모리 소자를 포함하는 메모리 장치일 수 있다.
도 8을 참조하면, 본 실시예의 메모리 장치는, 기판(400), 기판(400) 상에 배치되고 복수의 층간 절연막(405)과 교대로 배치되는 복수의 수평 전극(410), 복수의 층간 절연막(405) 및 복수의 수평 전극(410)의 교대 적층 구조물을 관통하여 기판(400)과 접속하는 기둥 형상의 수직 전극(450), 및 수평 전극(410)과 수직 전극(450) 사이에 개재되는 선택 소자층(420), 확산 방지층(430) 및 가변 저항층(440)의 적층막을 포함할 수 있다. 수직 전극(450)과 수평 전극(410)의 사이마다 단위 메모리 셀(MC)이 배치될 수 있다.
선택 소자층(420), 확산 방지층(430) 및 가변 저항층(440)은, 전술한 실시예의 선택 소자층(120), 확산 방지층(130) 및 가변 저항층(140)과 실질적으로 동일할 수 있다. 다만, 선택 소자층(420), 확산 방지층(430) 및 가변 저항층(440) 각각은 기판(400)의 상면에 대해 수직한 방향으로 연장할 수 있다.
또한, 본 실시예에서는 수평 전극(410)에서 수직 전극(450)을 향하는 방향으로 선택 소자층(420), 확산 방지층(430) 및 가변 저항층(440)이 배열되었다. 그러나, 이와는 달리, 수직 전극(450)에서 수평 전극(410)을 향하는 방향으로 선택 소자층(420), 확산 방지층(430) 및 가변 저항층(440)이 배열될 수도 있다. 즉, 배열 순서가 도시된 것과 반대일 수도 있다.
이러한 메모리 장치의 제조 방법을 간략히 설명하면 아래와 같다.
먼저, 기판(400) 상에 복수의 층간 절연막(405)과 복수의 수평 전극(410)을 교대로 증착할 수 있다. 이어서, 복수의 층간 절연막(405) 및 복수의 수평 전극(410)의 교대 적층 구조물을 선택적으로 식각하여 교대 적층 구조물을 관통하는 홀(H)을 형성할 수 있다. 이어서, 홀(H)의 측벽에 선택 소자층(420), 확산 방지층(430) 및 가변 저항층(440)을 형성할 수 있다. 선택 소자층(420), 확산 방지층(430) 및 가변 저항층(440)의 형성 공정은, 전술한 도 4A 내지 도 4c의 공정과 실질적으로 동일할 수 있다. 즉, 홀(H)의 측벽 상에 절연층(미도시됨) - 확산 방지층(430) - 절연층(미도시됨)을 순차적으로 형성한 후, 홀(H)의 측벽과 가까운 절연층에 제1 도펀트를 도핑하여 선택 소자층(420)을 형성하고 홀(H)의 측벽과 먼 절연층에 제2 도펀트를 도핑하여 가변 저항층(440)을 형성할 수 있다. 단, 이 경우, 도핑은, 틸트 이온 주입 공정으로 수행될 수 있다. 이어서, 선택 소자층(420), 확산 방지층(430) 및 가변 저항층(440)이 형성된 홀(H)을 도전 물질로 매립하여 수직 전극(450)을 형성할 수 있다.
한편, 위 실시예의 메모리 장치는 도 1의 메모리 소자를 메모리 셀(MC)로서 포함하나, 본 개시가 이에 한정되는 것은 아니다. 도 8의 메모리 장치의 메모리 셀(MC)은 도 7a 내지 도 7c에서 설명한 메모리 소자 및 그 제조 방법에 의해 형성되거나, 또는, 도 7a, 도 7b, 도 7d 및 도 7e에서 설명한 메모리 소자 및 그 제조 방법에 의해 형성될 수도 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 9 내지 도 12는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는 절연 물질에 제1 도펀트가 도핑된 선택 소자층; 및 상기 절연 물질에 제2 도펀트가 도핑된 가변 저항층을 포함하고, 상기 제1 도펀트는, 상기 절연 물질 내에서 트랩 사이트 생성이 가능하고, 상기 제2 도펀트는, 상기 메모리 소자에 인가되는 전압에 따라 상기 절연 물질 내에서 이동 가능할 수 있다. 이를 통해, 기억부(1010)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10을 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는, 절연 물질에 제1 도펀트가 도핑된 선택 소자층; 및 상기 절연 물질에 제2 도펀트가 도핑된 가변 저항층을 포함하고, 상기 제1 도펀트는, 상기 절연 물질 내에서 트랩 사이트 생성이 가능하고, 상기 제2 도펀트는, 상기 메모리 소자에 인가되는 전압에 따라 상기 절연 물질 내에서 이동 가능할 수 있다. 이를 통해 캐시 메모리부(1120)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는, 절연 물질에 제1 도펀트가 도핑된 선택 소자층; 및 상기 절연 물질에 제2 도펀트가 도핑된 가변 저항층을 포함하고, 상기 제1 도펀트는, 상기 절연 물질 내에서 트랩 사이트 생성이 가능하고, 상기 제2 도펀트는, 상기 메모리 소자에 인가되는 전압에 따라 상기 절연 물질 내에서 이동 가능할 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 16과 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 12를 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는, 절연 물질에 제1 도펀트가 도핑된 선택 소자층; 및 상기 절연 물질에 제2 도펀트가 도핑된 가변 저항층을 포함하고, 상기 제1 도펀트는, 상기 절연 물질 내에서 트랩 사이트 생성이 가능하고, 상기 제2 도펀트는, 상기 메모리 소자에 인가되는 전압에 따라 상기 절연 물질 내에서 이동 가능할 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 메모리 시스템(1300)의 동작 특성이 향상될 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 메모리 소자 110: 제1 전극층
120: 선택 소자층 130: 확산 방지층
140: 가변 저항층 150: 제2 전극층

Claims (39)

  1. 하나 이상의 메모리 소자를 갖는 반도체 메모리를 포함하는 전자 장치로서,
    상기 메모리 소자는,
    절연 물질에 제1 도펀트가 도핑된 선택 소자층; 및
    상기 절연 물질에 제2 도펀트가 도핑된 가변 저항층을 포함하고,
    상기 제2 도펀트는 상기 절연 물질 내에서의 확산도가 상기 제1 도펀트보다 큰
    전자 장치.
  2. 제1 항에 있어서,
    상기 제1 도펀트는, 상기 절연 물질 내에서 트랩 사이트 생성이 가능하고,
    상기 제2 도펀트는, 상기 메모리 소자에 인가되는 전압에 따라 상기 절연 물질 내에서 이동 가능한
    전자 장치.
  3. 제2 항에 있어서,
    상기 절연 물질은, 실리콘 함유 절연 물질을 포함하고,
    상기 제1 도펀트는, 1100℃에서 실리콘 내에서의 확산 계수가 10-15m2/s보다 작고,
    상기 제2 도펀트는, 1100℃에서 실리콘 내에서의 확산 계수가 10-15m2/s보다 큰
    전자 장치.
  4. 제1 항에 있어서,
    상기 절연 물질은, 실리콘 함유 절연 물질 또는 금속 함유 절연 물질을 포함하고,
    상기 제1 도펀트는, 갈륨(Ga), 보론(B), 인듐(In), 인(P), 비소(As), 안티몬(Sb), 게르마늄(Ge), 실리콘(Si), 탄소(C), 텅스텐(W) 또는 이들의 조합을 포함하고,
    상기 제2 도펀트는, 구리(Cu), 니켈(Ni), 리튬(Li), 철(Fe), 금(Au), 은(Ag) 또는 이들의 조합을 포함하는
    전자 장치.
  5. 제1 항에 있어서,
    상기 메모리 소자는,
    상기 선택 소자층과 상기 가변 저항층 사이에 개재되는 확산 방지층을 더 포함하는
    전자 장치.
  6. 제5 항에 있어서,
    상기 확산 방지층은,
    상기 메모리 소자의 동작시 상기 가변 저항층으로부터 상기 제2 도펀트가 상기 선택 소자층으로 확산되는 것을 방지하는 두께를 갖는
    전자 장치.
  7. 제6 항에 있어서,
    상기 확산 방지층은,
    1 내지 20nm의 두께를 갖는
    전자 장치.
  8. 제5 항에 있어서,
    상기 확산 방지층은,
    상기 절연 물질에 상기 제1 도펀트 및 상기 제2 도펀트와 상이한 제3 도펀트가 도핑된
    전자 장치.
  9. 제8 항에 있어서,
    상기 제3 도펀트는, 보론(B), 탄소(C) 또는 질소(N)를 포함하는
    전자 장치.
  10. 제1 항에 있어서,
    상기 반도체 메모리는,
    제1 방향으로 연장하는 복수의 제1 도전 라인; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인을 더 포함하고,
    상기 메모리 소자는, 상기 제1 도전 라인과 상기 제2 도전 라인의 교차점마다 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 개재되는
    전자 장치.
  11. 제10 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 방향으로 연장하는 복수의 제3 도전 라인을 더 포함하고,
    상기 메모리 소자는, 상기 제2 도전 라인과 상기 제3 도전 라인의 교차점마다 상기 제2 도전 라인과 상기 제3 도전 라인 사이에 개재되고,
    상기 제1 도전 라인과 상기 제2 도전 라인 사이의 상기 메모리 소자는, 상기 제2 도전 라인과 상기 제3 도전 라인 사이의 상기 메모리 소자와 상기 제2 도전 라인을 사이에 두고 대칭 구조를 갖는
    전자 장치.
  12. 제10 항에 있어서,
    상기 메모리 소자는,
    상기 선택 소자층과 상기 가변 저항층 사이에 개재되는 확산 방지층을 더 포함하는
    전자 장치.
  13. 제1 항에 있어서,
    상기 반도체 메모리는,
    기판 상에 교대로 적층된 복수의 층간 절연막 및 복수의 수평 전극을 포함하는 적층 구조물; 및
    상기 적층 구조물을 관통하는 수직 전극을 더 포함하고,
    상기 메모리 소자는, 상기 수평 전극과 상기 수직 전극의 사이마다 개재되는
    전자 장치.
  14. 제13 항에 있어서,
    상기 선택 소자층 및 상기 가변 저항층은, 상기 수직 전극과 평행한 방향으로 연장하는
    전자 장치.
  15. 제13 항에 있어서,
    상기 메모리 소자는,
    상기 선택 소자층과 상기 가변 저항층 사이에 개재되는 확산 방지층을 더 포함하는
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  20. 하나 이상의 메모리 소자를 갖는 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    제1 절연층을 형성하는 단계;
    제1 절연층 상에 확산 방지층을 형성하는 단계;
    상기 확산 방지층 상에 상기 제1 절연층과 동일한 절연 물질로 형성된 제2 절연층을 형성하는 단계;
    상기 제1 절연층으로 상기 절연 물질을 선택 소자층으로 변형시키기 위한 제1 도펀트 및 상기 절연 물질을 가변 저항층으로 변형시키기 위한 제2 도펀트 중 어느 하나를 도핑하는 단계; 및
    상기 제2 절연층으로 상기 제1 및 제2 도펀트 중 다른 하나를 도핑하는 단계를 포함하는
    전자 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 제1 도펀트는, 상기 절연 물질 내에서 트랩 사이트 생성이 가능하고,
    상기 제2 도펀트는, 상기 가변 저항층에 인가되는 전압에 따라 상기 절연 물질 내에서 이동 가능한
    전자 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 제2 도펀트는 상기 절연 물질 내에서의 확산도가 상기 제1 도펀트보다 큰
    전자 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 절연 물질은, 실리콘 함유 절연 물질을 포함하고,
    상기 제1 도펀트는, 1100℃에서 실리콘 내에서의 확산 계수가 10-15m2/s보다 작고,
    상기 제2 도펀트는, 1100℃에서 실리콘 내에서의 확산 계수가 10-15m2/s보다 큰
    전자 장치의 제조 방법.
  24. 제20 항에 있어서,
    상기 절연 물질은, 실리콘 함유 절연 물질 또는 금속 함유 절연 물질을 포함하고,
    상기 제1 도펀트는, 갈륨(Ga), 보론(B), 인듐(In), 인(P), 비소(As), 안티몬(Sb), 게르마늄(Ge), 실리콘(Si), 탄소(C), 텅스텐(W) 또는 이들의 조합을 포함하고,
    상기 제2 도펀트는, 구리(Cu), 니켈(Ni), 리튬(Li), 철(Fe), 금(Au), 은(Ag) 또는 이들의 조합을 포함하는
    전자 장치의 제조 방법.
  25. 제20 항에 있어서,
    상기 제1 절연층으로 상기 제1 및 제2 도펀트 중 어느 하나를 도핑하는 단계는, 상기 제2 절연층으로 상기 제1 및 제2 도펀트 중 다른 하나를 도핑하는 단계에 비하여 더 큰 이온 주입 에너지를 사용하는
    전자 장치의 제조 방법.
  26. 제20 항에 있어서,
    상기 제1 절연층으로 상기 제1 및 제2 도펀트 중 어느 하나를 도핑하는 단계 또는, 상기 제2 절연층으로 상기 제1 및 제2 도펀트 중 다른 하나를 도핑하는 단계는, 복수회의 이온주입 공정으로 수행되는
    전자 장치의 제조 방법.
  27. 제26 항에 있어서,
    상기 복수회의 이온주입 공정시 Rp 점이 서로 상이한
    전자 장치의 제조 방법.
  28. 제20 항에 있어서,
    상기 확산 방지층은,
    상기 제1 절연층으로 도핑되는 상기 제1 및 제2 도펀트 중 어느 하나가 상기 확산 방지층을 관통 가능하게 하는 두께를 갖는
    전자 장치의 제조 방법.
  29. 제28 항에 있어서,
    상기 확산 방지층은,
    1 내지 20nm의 두께를 갖는
    전자 장치의 제조 방법.
  30. 하나 이상의 메모리 소자를 갖는 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    절연층을 형성하는 단계;
    상기 절연층의 하부에 상기 절연층을 선택 소자층으로 변형시키기 위한 제1 도펀트 및 상기 절연층을 가변 저항층으로 변형시키기 위한 제2 도펀트 중 어느 하나를 도핑하는 단계; 및
    상기 절연층의 상부에 상기 제1 및 제2 도펀트 중 다른 하나를 도핑하는 단계를 포함하는
    전자 장치의 제조 방법.
  31. 제30 항에 있어서,
    상기 제1 도펀트는, 상기 절연층 내에서 트랩 사이트 생성이 가능하고,
    상기 제2 도펀트는, 상기 가변 저항층에 인가되는 전압에 따라 상기 절연층 내에서 이동 가능한
    전자 장치의 제조 방법.
  32. 제31 항에 있어서,
    상기 제2 도펀트는 상기 절연층 내에서의 확산도가 상기 제1 도펀트보다 큰
    전자 장치의 제조 방법.
  33. 제32 항에 있어서,
    상기 절연층은, 실리콘 함유 절연 물질을 포함하고,
    상기 제1 도펀트는, 1100℃에서 실리콘 내에서의 확산 계수가 10-15m2/s보다 작고,
    상기 제2 도펀트는, 1100℃에서 실리콘 내에서의 확산 계수가 10-15m2/s보다 큰
    전자 장치의 제조 방법.
  34. 제30 항에 있어서,
    상기 절연층은, 실리콘 함유 절연 물질 또는 금속 함유 절연 물질을 포함하고,
    상기 제1 도펀트는, 갈륨(Ga), 보론(B), 인듐(In), 인(P), 비소(As), 안티몬(Sb), 게르마늄(Ge), 실리콘(Si), 탄소(C), 텅스텐(W) 또는 이들의 조합을 포함하고,
    상기 제2 도펀트는, 구리(Cu), 니켈(Ni), 리튬(Li), 철(Fe), 금(Au), 은(Ag) 또는 이들의 조합을 포함하는
    전자 장치의 제조 방법.
  35. 제30 항에 있어서,
    상기 절연층의 하부로 상기 제1 및 제2 도펀트 중 어느 하나를 도핑하는 단계는, 상기 절연층의 상부로 상기 제1 및 제2 도펀트 중 다른 하나를 도핑하는 단계에 비하여 더 큰 이온 주입 에너지를 사용하는
    전자 장치의 제조 방법.
  36. 제30 항에 있어서,
    상기 절연층의 하부로 상기 제1 및 제2 도펀트 중 어느 하나를 도핑하는 단계 또는, 상기 절연층의 상부로 상기 제1 및 제2 도펀트 중 다른 하나를 도핑하는 단계는, 복수회의 이온주입 공정으로 수행되는
    전자 장치의 제조 방법.
  37. 제36 항에 있어서,
    상기 복수회의 이온주입 공정시의 Rp 점이 서로 상이한
    전자 장치의 제조 방법.
  38. 제30 항에 있어서,
    상기 제1 도펀트를 도핑하는 단계와 상기 제2 도펀트를 도핑하는 단계 사이에,
    상기 절연층의 중부에 상기 제1 및 제2 도펀트와 상이한 제3 도펀트를 도핑하여 확산 방지층을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  39. 제38 항에 있어서,
    상기 제3 도펀트는, 보론(B), 탄소(C) 또는 질소(N)를 포함하는
    전자 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102592961B1 (ko) * 2023-03-17 2023-10-23 한국표준과학연구원 수직 구조 메모리 소자 및 이의 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210077319A (ko) * 2019-12-17 2021-06-25 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2021144968A (ja) * 2020-03-10 2021-09-24 キオクシア株式会社 記憶装置及び記憶装置の製造方法
JP2021190574A (ja) * 2020-05-29 2021-12-13 キオクシア株式会社 記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342682A (ja) * 2003-05-13 2004-12-02 Sharp Corp 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード
KR100718155B1 (ko) * 2006-02-27 2007-05-14 삼성전자주식회사 두 개의 산화층을 이용한 비휘발성 메모리 소자
KR20100023610A (ko) 2008-08-22 2010-03-04 주식회사 하이닉스반도체 저항 메모리 장치 및 그 제조 방법
KR20120116707A (ko) * 2011-04-13 2012-10-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8633095B2 (en) * 2011-06-30 2014-01-21 Infineon Technologies Austria Ag Semiconductor device with voltage compensation structure
JP2013162086A (ja) * 2012-02-08 2013-08-19 Toshiba Corp 不揮発性抵抗変化素子
KR102266709B1 (ko) * 2014-09-22 2021-06-22 삼성전자주식회사 반도체 메모리 장치
KR102461082B1 (ko) * 2015-09-22 2022-11-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102547815B1 (ko) * 2015-12-30 2023-06-27 에스케이하이닉스 주식회사 전자장치 및 그 제조방법
KR102485485B1 (ko) * 2016-01-08 2023-01-06 에스케이하이닉스 주식회사 스위칭 소자 및 이를 포함하는 저항 변화 메모리 장치
KR102495000B1 (ko) * 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
KR102527408B1 (ko) 2016-06-03 2023-05-02 에스케이하이닉스 주식회사 스위칭 소자 및 저항 변화 메모리 장치의 제조 방법
CN114256416A (zh) * 2016-09-29 2022-03-29 华邦电子股份有限公司 电阻式随机存取存储器、其制造方法及其操作方法
US10008665B1 (en) * 2016-12-27 2018-06-26 Intel Corporation Doping of selector and storage materials of a memory cell
KR20190044780A (ko) * 2017-10-23 2019-05-02 삼성전자주식회사 비휘발성 메모리 장치
KR102377569B1 (ko) * 2018-03-15 2022-03-22 에스케이하이닉스 주식회사 비휘발성 메모리 소자
KR20210077319A (ko) * 2019-12-17 2021-06-25 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102592961B1 (ko) * 2023-03-17 2023-10-23 한국표준과학연구원 수직 구조 메모리 소자 및 이의 제조 방법

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