KR20210047195A - 전자 장치 및 전자 장치의 제조 방법 - Google Patents

전자 장치 및 전자 장치의 제조 방법 Download PDF

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Abstract

반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 컬럼 라인들; 상기 컬럼 라인들과 교차된 로우 라인들; 상기 컬럼 라인들과 상기 로우 라인들의 교차 영역에 위치된 메모리 셀들; 상기 메모리 셀들과 이웃하여 위치된 더미 절연 패턴들; 상기 메모리 셀들의 측벽에 형성된 라이너막들; 및 상기 더미 절연 패턴들의 측벽에 형성된 더미 라이너막들을 포함할 수 있다.

Description

전자 장치 및 전자 장치의 제조 방법{ELECTRONIC DEVICE AND MANUFACTURING METHOD OF ELECTRONIC DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 메모리를 포함하는 전자 장치 및 전자 장치의 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 따라서, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들은 동작 특성 및 신뢰도를 향상시킬 수 있는 전자 장치 및 전자 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 컬럼 라인들; 상기 컬럼 라인들과 교차된 로우 라인들; 상기 컬럼 라인들과 상기 로우 라인들의 교차 영역에 위치된 메모리 셀들; 상기 메모리 셀들과 이웃하여 위치된 더미 절연 패턴들; 상기 메모리 셀들의 측벽에 형성된 라이너막들; 및 상기 더미 절연 패턴들의 측벽에 형성된 더미 라이너막들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 베이스의 셀 영역에 셀 적층물을 형성하는 단계: 상기 베이스의 주변 영역에 제1 절연막을 형성하는 단계; 상기 셀 적층물을 패터닝하여 셀 패턴들을 형성하는 단계; 상기 제1 절연막을 패터닝하여 제1 더미 절연 패턴들을 형성하는 단계; 상기 셀 패턴들의 측벽에 라이너막들을 형성하는 단계; 및 상기 제1 더미 절연 패턴들의 측벽에 더미 라이너막들을 형성하는 단계를 포함할 수 있다.
전자 장치의 동작 특성 및 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 도면이다.
도 3a 내지 도 12a, 도 3b 내지 도 12b 및 도 13은 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있다. 반도체 메모리는 비휘발성 메모리 장치일 수 있고, 가변 저항 메모리 장치일 수 있다.
반도체 메모리는 로우 라인들(RL) 및 로우 라인들(RL)과 교차된 컬럼 라인들(CL)을 포함할 수 있다. 로우 라인들(RL)은 제2 방향(Ⅱ)으로 평행하게 확장될 수 있다. 컬럼 라인들(CL)은 제2 방향(Ⅱ)과 교차된 제1 방향(I)으로 확장될 수 있다. 여기서, 로우 라인들(RL)은 워드 라인일 수 있고, 컬럼 라인(CL)들은 비트 라인일 수 있다. 참고로, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들(RL)이 비트 라인이고 컬럼 라인들(CL)이 워드 라인인 것도 가능하다.
셀 어레이(100)는 컬럼 라인들(CL)과 로우 라인들(RL)의 사이에 각각 배치된 메모리 셀들(MC)을 포함할 수 있다. 여기서, 메모리 셀들(MC)은 컬럼 라인들(CL)과 로우 라인들(RL)이 교차되는 지점에 배치될 수 있다. 각각의 메모리 셀들(MC)은 선택 소자 또는 메모리 소자 중 적어도 하나를 포함할 수 있다. 메모리 소자는 데이터를 저장하기 위한 저장 노드로서, 가변 저항 물질을 포함할 수 있다. 선택 소자는 메모리 셀(MC)을 선택하기 위한 것으로서, 스위칭 물질을 포함할 수 있다. 참고로, 각각의 메모리 셀들(MC)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 선택 소자가 생략되거나, 메모리 소자가 생략될 수 있다.
전자 장치는 더미 절연 패턴들을 더 포함할 수 있다. 더미 절연 패턴들은 셀 어레이(100)의 외곽에 위치될 수 있고, 주변 회로 등이 위치된 주변 영역에 위치될 수 있다. 더미 절연 패턴들은 적어도 하나의 제1 더미 절연 패턴들(DP1)을 포함하거나, 적어도 하나의 제2 더미 절연 패턴들(DP2)을 포함하거나, 제1 및 제2 더미 절연 패턴들(DP1, DP2)을 포함할 수 있다.
제1 더미 절연 패턴들(DP1)은 메모리 셀들(MC), 로우 라인들(RL) 및 컬럼 라인들(CL)과 제1 방향(I)으로 이웃하게 배치될 수 있다. 제1 더미 절연 패턴들(DP1)은 라인 형태의 평면을 갖거나, 섬 형태의 평면을 가질 수 있다. 라인 형태의 경우, 제1 더미 절연 패턴들(DP1)이 로우 라인들(RL)과 평행하게 확장될 수 있고, 제2 방향(Ⅱ)으로 확장될 수 있다. 섬 형태의 경우, 제1 더미 절연 패턴들(DP1)이 제1 방향(I) 및/또는 제2 방향(Ⅱ)으로 이웃하여 배열될 수 있다.
제1 더미 절연 패턴들(DP1) 각각은 제2 방향(Ⅱ)의 길이와 제1 방향(I)의 폭을 가질 수 있다. 제1 더미 절연 패턴들(DP1)은 로우 라인들(RL)에 비해 넓은 폭을 가질 수 있다. 제1 더미 절연 패턴들(DP1)은 동일한 길이를 갖거나 상이한 길이를 가질 수 있다. 또한, 제1 더미 절연 패턴들(DP1)은 동일한 폭을 갖거나 상이한 폭을 가질 수 있다.
제2 더미 절연 패턴들(DP2)은 메모리 셀들(MC), 로우 라인들(RL) 및 컬럼 라인들(CL)과 제2 방향(Ⅱ)으로 이웃하게 배치될 수 있다. 제2 더미 절연 패턴들(DP2)은 라인 형태의 평면을 갖거나, 섬 형태의 평면을 가질 수 있다. 라인 형태의 경우, 제2 더미 절연 패턴들(DP2)이 컬럼 라인들(CL)과 평행하게 확장될 수 있고, 제1 방향(I)으로 확장될 수 있다. 섬 형태의 경우, 제2 더미 절연 패턴들(DP2)이 제1 방향(I) 및/또는 제2 방향(Ⅱ)으로 이웃하여 배열될 수 있다.
제2 더미 절연 패턴들(DP2) 각각은 제1 방향(I)의 길이와 제2 방향(Ⅱ)의 폭을 가질 수 있다. 제2 더미 절연 패턴들(DP2)은 컬럼 라인들(CL)에 비해 넓은 폭을 가질 수 있다. 제2 더미 절연 패턴들(DP2)은 동일한 길이를 갖거나 상이한 길이를 가질 수 있다. 또한, 제2 더미 절연 패턴들(DP2)은 동일한 폭을 갖거나 상이한 폭을 가질 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 도면이다. 도 2a는 도 1의 제1 방향(I) 단면도일 수 있고, 도 2b는 도 1의 제2 방향(Ⅱ) 단면도일 수 있다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 로우 라인들(RL), 메모리 셀들(MC), 컬럼 라인들(CL), 더미 절연 패턴들(DP1, DP2), 제1 라이너막들(16), 제2 라이너막들(18), 제1 더미 라이너막들(17) 및 제2 더미 라이너막들(19)을 포함할 수 있다. 전자 장치는 베이스(10) 및 절연막(20, 21)을 더 포함할 수 있다.
베이스(10)는 셀 영역(CR) 및 주변 영역(PR)을 포함할 수 있다. 셀 영역(CR)은 셀 어레이가 위치되는 영역일 수 있다. 주변 영역(PR)은 셀 어레이를 구동하기 위한 주변 회로 등이 위치된 영역일 수 있다. 로우 라인들(RL), 메모리 셀들(MC), 컬럼 라인들(CL), 제1 라이너막들(16) 및 제2 라이너막들(18)은 셀 영역(CR)에 위치될 수 있다. 또한, 제1 더미 절연 패턴들(DP1), 제2 더미 절연 패턴들(DP2), 제1 더미 라이너막들(17) 및 제2 더미 라이너막들(19)은 주변 영역(PR)에 위치될 수 있다.
각각의 메모리 셀들(MC)은 제1 전극(11), 스위칭막(12), 제2 전극(13), 가변 저항막(14) 및 제3 전극(15)을 포함할 수 있다. 스위칭막(12)과 가변 저항막(14)의 위치는 상대적인 것으로, 서로 바뀌어 위치될 수 있다.
가변 저항막(14)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 간에 가역적으로 천이하는 특성을 가질 수 있다. 따라서, 가변 저항막(14)이 저저항 상태를 가지면 데이터 '1'이 저장될 수 있고, 가변 저항막(14)이 고저항 상태를 가지면 데이터 '0'이 저장될 수 있다.
가변 저항막(14)이 저항성 물질인 경우, 전이 금속 산화물(transition metal oxide)을 포함하거나, 페로브스카이트계 물질과 같은 금속 산화물을 포함할 수 있다. 따라서, 가변 저항막(14) 내에 전기적 통로가 생성되거나 소멸됨으로써, 데이터를 저장할 수 있다.
가변 저항막(14)이 MTJ 구조를 갖는 경우, 자화 고정층, 자화 자유층 및 이들 사이에 개재된 터널 베리어층을 포함할 수 있다. 예를 들어, 자화 고정층 및 자화 자유층은 자성 물질을 포함할 수 있고, 터널 베리어층은 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 티타늄(Ti) 등의 산화물을 포함할 수 있다. 여기서, 자화 자유층의 자화 방향은 인가되는 전류 내의 전자들의 스핀 토크(spin torque)에 의해 변경될 수 있다. 따라서, 자화 고정층의 자화 방향에 대한 자화 자유층의 자화 방향 변화에 따라 데이터를 저장할 수 있다.
가변 저항막(14)이 상변화 물질인 경우, 칼코게나이드계 물질을 포함할 수 있다. 가변 저항막(14)은 칼코게나이드계 물질로서, 실리콘(Si), 저마늄(Ge), 안티몬(Sb), 텔레륨(Te), 비스무트(Bi), 인듐(In), 주석(Sn), 셀레늄(Se) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 예를 들어, 가변 저항막(14)은 Ge-Sb-Te(GST)일 수 있으며, Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등일 수 있다. 여기서, 가변 저항막(14)의 화학 조성비는 용융점, 결정화 온도 등의 특성을 고려하여 결정될 수 있으며, 가변 저항막(14)은 탄소(C), 질소(N) 등의 불순물을 더 포함할 수 있다. 상변화 물질은 결정 상태에서 저저항의 특성을 갖고 비정질 상태에서 고저항의 특성을 갖는다. 따라서, 고저항의 비정질 상태로부터 저저항의 결정 상태로 변화하는 셋(SET) 동작 및 저저항의 결정 상태로부터 고저항의 비정질 상태로 변화하는 리셋(RESET) 동작에 의해, 데이터를 저장할 수 있다.
스위칭막(12)은 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 조정하는 선택 소자일 수 있다. 스위칭막(12)은 인가되는 전압 또는 전류의 크기가 임계값 이하이면 전류를 거의 흘리지 않고, 임계값을 초과하면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다.
스위칭막(12)이 MIT(Metal Insulator Transition) 소자인 경우, VO2, NbO2, TiO2, WO2, TiO2 등을 포함할 수 있다. 스위칭막(12)이 MIEC(Mixed Ion-Electron Conducting) 소자인 경우, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등을 포함할 수 있다. 또한, 스위칭막(12)이 OTS(Ovonic Threshold Switching) 소자인 경우, Te, Se, Ge, Si, As, Ti, S, Sb 등을 포함할 수 있다. 예를 들어, 스위칭막(12)은 AsTe, AsSe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe 등과 같은 칼코게나이드 계열의 물질을 포함할 수 있다.
제1 전극(11)은 로우 라인(RL)과 전기적으로 연결될 수 있고, 제2 전극(13)은 스위칭막(12)과 가변 저항막(14)의 사이에 개재될 수 있고, 제3 전극(15)은 컬럼 라인(CL)과 전기적으로 연결될 수 있다. 제1 전극(11), 제2 전극(13) 및 제3 전극들(15)은 금속, 금속 질화물 등의 도전 물질을 포함할 수 있다. 예를 들어, 제1 전극(11), 제2 전극(13) 및 제3 전극(15) 각각은 텅스텐(W), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄(Ti), 티타늄질화물(WNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다.
제1 라이너막(16) 및 제2 라이너막(18)은 제조 과정에서 메모리 셀(MC)의 적층막들을 보호하기 위한 것이다. 제1 라이너막(16)은 메모리 셀(MC)의 제1 방향(I)으로 마주한 측벽을 감싸도록 형성된다. 제1 라이너막(16)은 제2 방향(Ⅱ)으로 확장될 수 있다. 제2 라이너막(18)은 메모리 셀(MC)의 제2 방향(Ⅱ)으로 마주한 측벽을 감싸도록 형성되며, 제1 방향(I)으로 확장될 수 있다. 제1 라이너막(16) 및 제2 라이너막(18)은 메모리 셀(MC)의 측벽에 전체적으로 형성되거나, 일부 영역에 한해 형성될 수 있다. 제1 라이너막(16)은 로우 라인(RL)의 측벽까지 확장될 수 있고, 제2 라이너막(18)은 컬럼 라인(CL)의 측벽까지 확장될 수 있다.
제1 라이너막(16) 및 제2 라이너막(18)은 비도전성 물질을 포함할 수 있고, 산화물, 질화물 등을 포함할 수 있다. 예를 들어, 제1 라이너막(16) 및 제2 라이너막(18)은 실리콘 산화물(SiOX), 실리콘질화물(Si3N4), 폴리실리콘, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 또한, 제1 라이너막(16) 및 제2 라이너막(18) 각각은 단일막이거나 다층막일 수 있다.
제1 더미 절연 패턴(DP1)은 메모리 셀들(MC), 로우 라인들(RL) 및 컬럼 라인들(CL)과 제1 방향(I)으로 이웃할 수 있다. 제1 더미 절연 패턴(DP1)의 상부면은 메모리 셀(MC)의 상부면과 실질적으로 동일한 레벨(L1)에 위치될 수 있다. 예를 들어, 제3 전극(15)의 상부면과 제1 더미 절연 패턴(DP1)의 상부면이 실질적으로 동일한 레벨(L1)에 위치될 수 있다. 또는 제1 더미 절연 패턴(DP1)의 상부면이 제3 전극(15)의 상부면에 비해 낮은 레벨에 위치될 수 있다.
제2 더미 절연 패턴(DP2)은 메모리 셀들(MC), 로우 라인들(RL) 및 컬럼 라인들(CL)과 제2 방향(Ⅱ)으로 이웃할 수 있다. 제2 더미 절연 패턴(DP2)의 상부면은 컬럼 라인(CL)의 상부면과 실질적으로 동일한 레벨(L2)에 위치될 수 있다. 또한, 제2 더미 절연 패턴(DP2)은 제1 더미 절연 패턴(DP1)과 상이한 높이를 가질 수 있다. 예를 들어, 제2 더미 절연 패턴(DP2)의 상부면이 제1 더미 절연 패턴(DP1)의 상부면에 비해 높은 레벨(L2>L1)에 위치될 수 있다.
제1 및 제2 더미 절연 패턴들(DP1, DP2) 각각은 단일막일 수 있다. 또한, 제1 및 제2 더미 절연 패턴들(DP1, DP2) 각각은 단일 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 더미 절연 패턴들(DP1, DP2) 각각은 산화막 또는 질화막일 수 있다.
제1 더미 라이너막(17)은 제1 더미 절연 패턴(DP1)의 측벽에 형성될 수 있다. 제1 더미 라이너막(17)은 제1 더미 절연 패턴(DP1)의 제1 방향(I)으로 마주한 측벽을 감싸도록 형성될 수 있고, 제2 방향(Ⅱ)으로 확장될 수 있다. 제2 더미 라이너막(19)은 제2 더미 절연 패턴(DP2)의 제2 방향(Ⅱ)으로 마주한 측벽을 감싸도록 형성될 수 있고, 제1 방향(I)으로 확장될 수 있다. 제1 더미 라이너막(17)은 제1 더미 절연 패턴(DP1)의 측벽에 전체적으로 형성되거나, 일부 영역에 한해 형성될 수 있다. 제2 더미 라이너막(19)은 제2 더미 절연 패턴(DP2)의 측벽에 전체적으로 형성되거나, 일부 영역에 한해 형성될 수 있다.
제1 더미 라이너막(17) 및 제2 더미 라이너막(19)은 비도전성 물질을 포함할 수 있고, 산화물, 질화물 등을 포함할 수 있다. 예를 들어, 제1 더미 라이너막(17) 및 제2 더미 라이너막(19)은 실리콘 산화물(SiOX), 실리콘질화물(Si3N4), 폴리실리콘, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 또한, 제1 더미 라이너막(17) 및 제2 더미 라이너막(19) 각각은 단일막이거나 다층막일 수 있다.
참고로, 제1 더미 라이너막(17)은 제1 라이너막(16)을 형성할 때 함께 형성된 것일 수 있다. 따라서, 제1 더미 라이너막(17)의 구조 및 물질은 제1 라이너막(16)에 대응할 수 있다. 또한, 제2 더미 라이너막(19)은 제2 라이너막(18)을 형성할 때 함께 형성된 것일 수 있다. 따라서, 제2 더미 라이너막(19)의 구조 및 물질은 제2 라이너막(18)에 대응할 수 있다.
제1 절연막(20) 및 제2 절연막(21)은 이웃한 메모리 셀들(MC) 간의 스페이스를 채우도록 형성될 수 있다. 여기서, 제1 절연막(20)은 제1 방향(I)으로 이웃한 메모리 셀들(MC) 간의 스페이스 및 제1 방향(I)으로 이웃한 로우 라인들(RL) 간의 스페이스를 채울 수 있다. 제2 절연막(21)은 제2 방향(Ⅱ)으로 이웃한 메모리 셀들(MC) 간의 스페이스 및 제2 방향(Ⅱ)으로 이웃한 컬럼 라인들(CL) 간의 스페이스를 채울 수 있다. 제1 절연막(20) 및 제2 절연막(21)은 SOC(Spin On Coating), SOD(Spin On Dielectric) 등의 유동성 산화막을 포함하거나, 실리콘 산화물(SiO2) 등의 산화물을 포함하거나, 이들의 조합을 포함할 수 있다.
도 3a 내지 도 12a, 도 3b 내지 도 12b 및 도 13은 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 평면도이고, 각 번호의 b도는 단면도이다.
도 3a 및 도 3b를 참조하면, 베이스(30) 상에 제1 도전 물질(31)을 형성한다. 베이스(30)는 반도체 기판을 포함할 수 있다. 베이스(30)는 셀 영역(CR) 및 주변 영역(PR)을 포함할 수 있다. 제1 도전 물질(31)은 로우 라인을 형성하기 위한 것일 수 있고, 텅스텐 등의 금속을 포함할 수 있다.
제1 도전 물질(31) 상에 적층물(ST)을 형성한다. 적층물(ST)은 베이스(30)의 셀 영역(CR) 상에 형성되거나, 베이스(30)의 셀 영역(CR) 및 주변 영역(PR) 상에 형성될 수 있다. 적층물(ST)은 제3 방향(Ⅲ)으로 적층된 막들을 포함할 수 있다. 적층물(ST)은 제1 전극 물질(32), 스위칭 물질(33), 제2 전극 물질(34), 가변 저항 물질(35) 또는 제3 전극 물질(36) 중 적어도 하나를 포함할 수 있다. 여기서, 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)과 교차된 방향일 수 있다. 예를 들어, 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 구성된 평면에 직교하는 방향일 수 있다.
도 4a 및 도 4b를 참조하면, 셀 적층물(CS)을 형성한다. 적층물(ST) 중 주변 영역(PR)에 대응되는 부분을 식각하여 셀 적층물(CS)을 형성할 수 있다. 이어서, 제1 도전 물질(31) 중 주변 영역(PR)에 대응되는 부분을 식각하여, 베이스(30)를 노출시킬 수 있다.
이어서, 베이스(30)의 주변 영역(PR) 상에 절연막(37)을 형성한다. 예를 들어, 셀 적층물(CS) 및 베이스(30) 상에 절연 물질을 형성한 후, 셀 적층물(CS)의 상부면이 노출될 때까지 절연 물질을 식각하여 절연막(37)을 형성할 수 있다. 절연막(37)은 산화막을 포함할 수 있다.
도 5a, 도 5b, 도 6a 및 도 6b를 참조하면, 셀 적층물(CS) 및 절연막(37) 상에 마스크 패턴(38A, 38B)을 형성한다. 셀 적층물(CS) 상에 제1 마스크 패턴(38A)을 형성할 수 있고, 절연막(37) 상에 제2 마스크 패턴(38B)을 형성할 수 있다. 제1 마스크 패턴(38A)을 형성한 후에 제2 마스크 패턴(38B)을 형성하거나, 제2 마스크 패턴(38B)을 형성한 후에 제1 마스크 패턴(38A)을 형성할 수 있다. 이하에서는, 실시예로서, 제1 마스크 패턴(38A)을 형성한 후에 제2 마스크 패턴(38B)을 형성하는 방법에 대해 설명하도록 한다.
도 5a 및 도 5b를 참조하면, SPT(Spacer Patterning Technology) 방식을 이용하여 제1 마스크 패턴(38A)을 형성할 수 있다. 먼저, 셀 적층물(CS) 상에 하드 마스크층(38)을 형성하고, 하드 마스크층(38) 상에 희생 패턴(미도시됨)을 형성한다. 이어서, 희생 패턴의 측벽에 루프 형태의 스페이서를 형성한 후, 희생 패턴을 제거한다. 이어서, 스페이서를 식각 베리어로 하드 마스크층(38)을 식각하여 제1 마스크 패턴(38A)을 형성한다. 이를 통해, 노광 장비의 해상도보다 좁은 피치를 갖는 제1 마스크 패턴(38A)을 형성할 수 있다.
제1 마스크 패턴(38A)은 루프 형태의 패턴들을 포함할 수 있다. 패턴들은 균일한 폭을 갖거나 상이한 폭을 가질 수 있다. 예를 들어, 일부 패턴이 나머지 패턴들에 비해 두꺼운 폭을 갖거나, 패턴의 일부 영역이 나머지 영역에 비해 두꺼운 폭을 가질 수 있다. 제1 마스크 패턴(38A) 중 셀 영역(CR)의 외곽에 위치된 패턴(38A1)은 센터에 위치된 패턴(38A2)에 비해 넓은 폭을 가질 수 있다.
도 6a 및 도 6b를 참조하면, 주변 영역(PR)의 하드 마스크층(38)을 패터닝하여 제2 마스크 패턴(38B)을 형성할 수 있다. 먼저, 하드 마스크층(38) 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 베리어로 하드 마스크층(38)을 식각하여 제2 마스크 패턴(38B)을 형성한다. 제2 마스크 패턴(38B)은 SPT 방식이 아닌 일반적인 패터닝 공정 방식으로 형성할 수 있다. 또한, 제2 마스크 패턴(38B)을 형성할 때, 제1 마스크 패턴(38A)이 기 형성된 셀 영역(CR)을 노출시키지 않도록, 셀 클로즈드 마스크를 이용할 수 있다. 제2 마스크 패턴(38B)은 제1 마스크 패턴(38A)에 비해 넓은 폭(W2>W1)을 가질 수 있다.
제2 마스크 패턴(38B)은 라인 형태의 패턴들을 포함할 수 있다. 패턴들 각각은 제2 방향(Ⅱ)으로 확장될 수 있고, 제2 방향(Ⅱ)의 길이 및 제1 방향(I)의 폭을 가질 수 있다. 패턴들은 균일한 길이를 갖거나 상이한 길이를 가질 수 있다.
도 7a 및 도 7b를 참조하면, 셀 패턴들(CP), 로우 라인들(31A) 및 제1 더미 절연 패턴들(37A)을 형성한다. 제1 마스크 패턴(38A)을 식각 베리어로 셀 적층물(CS)을 식각함으로써, 셀 패턴들(CP)을 형성할 수 있다. 이어서, 제1 도전 물질(31)을 식각하여 로우 라인들(31A)을 형성할 수 있다.
또한, 제2 마스크 패턴(38B)을 식각 베리어로 절연막(37)을 식각함으로써, 제1 더미 절연 패턴들(37A)을 형성할 수 있다. 셀 패턴들(CP) 및 로우 라인들(31A)을 형성할 때 제1 더미 절연 패턴들(37A)을 함께 형성할 수 있다. 셀 패턴들(CP)의 상부면들과 제1 더미 절연 패턴들(37A)의 상부면들이 실질적으로 동일한 레벨에 위치될 수 있다.
셀 패턴들(CP)의 형태는 제1 마스크 패턴(38A)의 형태에 대응할 수 있다. 셀 패턴들(CP) 각각은 루프 형태를 가질 수 있다. 셀 패턴들(CP) 중 셀 영역(CR)의 외곽에 위치된 패턴은 센터에 위치된 패턴에 비해 넓은 폭을 가질 수 있다. 로우 라인들(31A)의 형태는 셀 패턴들(CP)의 형태에 대응할 수 있다. 로우 라인들(31A) 각각은 루프 형태를 가질 수 있다. 로우 라인들(31A) 중 셀 영역(CR)의 외곽에 위치된 패턴은 센터에 위치된 패턴에 비해 넓은 폭을 가질 수 있다.
제1 더미 절연 패턴들(37A)의 형태는 제2 마스크 패턴(38B)의 형태에 대응할 수 있다. 제1 더미 절연 패턴들(37A)은 로우 라인들(31A)과 평행하게 확장될 수 있고, 제2 방향(Ⅱ)으로 확장될 수 있다.
제1 더미 절연 패턴들(37A)의 길이, 폭, 간격, 형태, 위치, 개수, 패턴 밀도 등은 절연 물질 형성 공정(도 8a 및 도 8b 참조)을 고려하여 결정할 수 있다. 예를 들어, 절연 물질을 스핀 온 방식으로 도포하는 경우, 도포 시에 발생하는 원심력과 절연 물질의 표면 장력에 따라 절연물질의 도포 형태가 달라질 수 있다. 또한, 제1 더미 절연 패턴들(37A)의 패턴 밀도 등이 절연 물질의 표면 장력에 영향을 줄 수 있다. 제1 더미 절연 패턴들(37A) 간의 간격이 임계 값 이상이 되면, 표면 장력이 감소하고 표면 장력에 비해 원심력이 커지기 때문에, 절연 물질이 균일하게 도포되지 않는다. 따라서, 원심력과 표면 장력이 동일해지도록 제1 더미 절연 패턴들(37A)의 패턴 밀도 등을 조절할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 라이너막들(41) 및 제1 더미 라이너막들(42)을 형성한다. 제1 라이너막들(41)은 셀 패턴들(CP)의 측벽에 형성될 수 있다. 제1 라이너막들(41)은 셀 패턴들(CP)의 측벽에 전체적으로 형성되거나, 일부 영역에 한해 형성될 수 있다. 제1 라이너막들(41)은 로우 라인들(31A)의 측벽까지 확장될 수 있다. 제1 더미 라이너막들(42)은 제1 더미 절연 패턴들(37A)의 측벽에 형성될 수 있다. 제1 더미 라이너막들(42)은 제1 더미 절연 패턴들(37A)의 측벽에 전체적으로 형성되거나, 일부 영역에 한해 형성될 수 있다.
제1 라이너막들(41)을 형성할 때 제1 더미 라이너막들(42)을 함께 형성할 수 있다. 따라서, 제1 더미 라이너막들(42)의 구조 및 물질은 제1 라이너막들(41)의 구조 및 물질과 실질적으로 동일할 수 있다. 제1 라이너막들(41) 및 제1 더미 라이너막들(42)은 증착 공정을 이용하여 형성될 수 있고, 셀 패턴들(CP) 및 제1 더미 절연 패턴들(37A)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 제1 라이너막들(41) 및 제1 더미 라이너막들(42)은 비도전성 물질을 포함할 수 있고, 산화물, 질화물 등을 포함할 수 있다.
이어서, 절연 물질(43)을 형성한다. 절연 물질(43)은 셀 패턴들(CP) 간의 스페이스, 로우 라인들(31A) 간의 스페이스 및 제1 더미 절연 패턴들(37A) 간의 스페이스를 채우도록 형성될 수 있다. 절연 물질(43)은 저유전상수 물질을 포함할 수 있다. 또한, 절연 물질(43)은 증착 방식으로 형성되거나, 스핀 온 방식으로 도포될 수 있다.
제1 더미 절연 패턴들(37A)이 존재하지 않는 경우, 셀 영역(CR)과 주변 영역(PR) 간의 단차로 인해, 주변 영역(PR)에 절연 물질(43)이 충분히 도포되지 않을 수 있다. 주변 영역(PR)에는 셀 패턴들(CP)에 비해 낮은 높이로 절연 물질(43)이 도포될 수 있다(점선 참조). 반면에, 셀 패턴들(CP)과 실질적으로 동일 또는 유사한 높이를 갖는 제1 더미 절연 패턴들(37A)을 주변 영역(PR)에 형성하는 경우, 셀 영역(CR)과 주변 영역(PR) 간의 단차가 최소화된다. 또한, 제1 더미 절연 패턴들(37A) 간의 스페이스에 절연 물질(43)이 채워지므로, 주변 영역(PR)에 절연 물질(43)이 충분히 도포될 수 있다.
도 9a 및 도 9b를 참조하면, 절연막(43A)을 형성한다. 절연 물질(43)을 평탄화하여 절연막(43A)을 형성할 수 있다. 평탄화 공정은 CMP(Chemical Mechanical Polising) 방식, 에치백 방식 등으로 수행될 수 있다. 셀 패턴들(CP)의 상부면 및 제1 더미 절연 패턴(37A)의 상부면이 노출될 때까지 절연 물질(43)을 식각하여, 절연막(43A)을 형성할 수 있다.
제1 더미 절연 패턴들(37A)이 존재하지 않는 경우, 주변 영역(PR)에 충분한 양의 절연 물질(43)이 도포되지 않기 때문에, 절연 물질(43)을 평탄화하는 과정에서 주변 영역(PR)과 인접한 셀 패턴들(CP)이 노출될 수 있다. 또한, 노출된 셀 패턴들(CP)이 손상될 수 있다. 반면에, 제1 더미 절연 패턴들(37A)이 존재하는 경우, 주변 영역(PR)에 충분한 양의 절연 물질(43)이 도포되므로, 절연막(43A)을 형성하는 과정에서 셀 패턴들(CP)이 노출되지 않는다. 따라서, 셀 패턴들(CP)이 손상되는 것을 방지할 수 있다.
도 10a 및 도 10b를 참조하면, 셀 적층물(CS) 상에 제2 도전 물질(39)을 형성한다. 예를 들어, 셀 영역(CR) 및 주변 영역(PR)에 제2 도전 물질(39)을 형성한 후, 제2 도전 물질(39) 중 주변 영역(PR)에 형성된 부분을 식각한다. 제2 도전 물질(39)은 컬럼 라인을 형성하기 위한 것으로, 텅스텐 등의 금속을 포함할 수 있다.
이어서, 주변 영역(PR)에 절연막(47)을 형성한다. 절연막(47)은 산화막을 포함할 수 있다. 절연막(47)은 단일막 또는 다층막일 수 있고, 절연막(47)의 일부는 절연 물질(43)을 형성할 때 함께 형성된 것일 수 있다. 절연막(47)의 상부면은 제2 도전 물질(39)의 상부면과 실질적으로 동일 또는 유사한 레벨에 위치될 수 있다.
이어서, 제3 마스크 패턴(48A) 및 제4 마스크 패턴(48B)을 형성한다. 셀 적층물(CS) 상에 제3 마스크 패턴(48A)을 형성할 수 있고, 절연막(47) 상에 제4 마스크 패턴(48B)을 형성할 수 있다. 제3 마스크 패턴(48A)을 형성한 후에 제4 마스크 패턴(48B)을 형성하거나, 제4 마스크 패턴(48B)을 형성한 후에 제3 마스크 패턴(48A)을 형성할 수 있다.
제3 마스크 패턴(48A)은 셀 패턴들(CP)과 교차되도록 형성되며, 제1 방향(I)으로 확장된 루프 형태를 가질 수 있다. 제3 마스크 패턴(48A) 중 일부 패턴(48A1)은 나머지 패턴(48A2)에 비해 넓은 폭을 가질 수 있다. 제3 마스크 패턴(48A)은 앞서 설명한 제1 마스크 패턴(38A)과 유사하게 형성될 수 있다.
제4 마스크 패턴(48B)은 제3 마스크 패턴(48A)과 평행하게 확장되며, 제3 마스크 패턴(48A)에 비해 넓은 폭을 가질 수 있다. 제4 마스크 패턴(48B) 중 일부 패턴(48B1)은 나머지 패턴(48B2)에 비해 짧은 길이를 가질 수 있다. 제4 마스크 패턴(48B)은 앞서 설명한 제2 마스크 패턴(38B)과 유사하게 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 컬럼 라인들, 메모리 셀들(MC) 및 제2 더미 절연 패턴들(47A)을 형성한다. 제3 마스크 패턴(48A)을 식각 베리어로 제2 도전 물질(39)을 식각하여 컬럼 라인들(39A)을 형성할 수 있다. 컬럼 라인들(39A) 각각은 루프 형태를 가질 수 있다. 이어서, 셀 패턴들(CP)을 식각함으로써, 메모리 셀들(MC)을 형성한다. 메모리 셀들(MC)은 컬럼 라인들(39A)과 로우 라인들(31A)이 교차된 영역에 위치될 수 있다. 메모리 셀들(MC) 각각은 제1 전극(32A), 스위칭막(33A), 제2 전극(34A), 가변 저항막(35A) 또는 제3 전극(36A) 중 적어도 하나를 포함할 수 있다.
또한, 제4 마스크 패턴(48B)을 식각 베리어로 절연막(47)을 식각함으로써, 제2 더미 절연 패턴들(47A)을 형성할 수 있다. 메모리 셀들(MC) 및 컬럼 라인들(39A)을 형성할 때 제2 더미 절연 패턴들(47A)을 함께 형성할 수 있다. 컬럼 라인들(39A)의 상부면들과 제2 더미 절연 패턴들(47A)의 상부면들이 실질적으로 동일한 레벨에 위치될 수 있다.
이어서, 제2 라이너막들(51) 및 제2 더미 라이너막들(52)을 형성한다. 제2 라이너막들(51)은 메모리 셀들(MC)의 측벽에 형성될 수 있다. 제2 라이너막들(51)은 메모리 셀들(MC) 및 컬럼 라인들(39A)의 측벽에 전체적으로 형성되거나, 일부 영역에 한해 형성될 수 있다. 제2 더미 라이너막들(52)은 제2 더미 절연 패턴들(47A)의 측벽에 형성될 수 있다. 제2 더미 라이너막들(52)은 제2 더미 절연 패턴들(47A)의 측벽에 전체적으로 형성되거나, 일부 영역에 한해 형성될 수 있다.
제2 라이너막들(51)을 형성할 때 제2 더미 라이너막들(52)을 함께 형성할 수 있다. 따라서, 제2 더미 라이너막들(52)의 구조 및 물질은 제2 라이너막들(51)의 구조 및 물질과 실질적으로 동일할 수 있다. 제2 라이너막들(51) 및 제2 더미 라이너막들(52)은 증착 공정을 이용하여 형성될 수 있고, 메모리 셀들(MC) 및 제2 더미 절연 패턴들(47A)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 제2 라이너막들(51) 및 제2 더미 라이너막들(52)은 비도전성 물질을 포함할 수 있고, 산화물, 질화물 등을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 절연막(53)을 형성한다. 절연막(53)은 메모리 셀들(MC) 간의 스페이스, 컬럼 라인들(39A) 간의 스페이스 및 제2 더미 절연 패턴들(47A) 간의 스페이스를 채우도록 형성될 수 있다.
절연막(53)은 절연막(43A)과 유사한 방식으로 형성될 수 있다. 먼저, 메모리 셀들(MC) 간의 스페이스, 컬럼 라인들(39A) 간의 스페이스 및 제2 더미 절연 패턴들(47A) 간의 스페이스를 채우도록 절연 물질을 형성한다. 이어서, 절연 물질을 평탄화하여 절연막(53)을 형성할 수 있다. 주변 영역(PR)에 제2 더미 절연 패턴들(47A)이 존재하므로, 셀 영역(CR)과 주변 영역(PR) 간의 단차를 최소화할 수 있고, 주변 영역(PR)에 충분한 양의 절연 물질을 형성할 수 있다. 따라서, 컬럼 라인들(39A), 메모리 셀들(MC) 등이 손상되는 것을 방지할 수 있다.
도 13을 참조하면, 로우 라인들(31A) 및 컬럼 라인들(39A)의 끝단을 식각한다. 이를 통해, 제1 방향(I)으로 확장된 라인 형태의 컬럼 라인들(31B) 및 제2 방향(Ⅱ)으로 확장된 라인 형태의 로우 라인들(39B)을 형성할 수 있다.
또한, 제1 더미 절연 패턴들(37A), 제1 더미 라이너막들(42), 제2 더미 절연 패턴들(47A) 또는 제2 더미 라이너막들(52) 중 적어도 하나를 제거할 수 있다. 예를 들어, 로우 라인들(31A) 및 컬럼 라인들(39A)의 끝단을 식각할 때, 제1 더미 절연 패턴들(37A) 등을 함께 제거할 수 있다. 또는, 별도의 공정으로, 제1 더미 절연 패턴들(37A) 등을 제거하는 것도 가능하다.
전술한 바와 같은 제조 방법에 따르면, 주변 영역(PR)에, 제1 더미 절연 패턴들(37A)을 형성하거나, 제2 더미 절연 패턴들(47A)을 형성하거나, 제1 더미 절연 패턴들(37A) 및 제2 더미 절연 패턴들(47A)을 형성한다. 따라서, 주변 영역(PR)에 충분한 두께로 절연막(37, 47)을 형성할 수 있고, 절연막(37, 47)을 형성하는 과정에서 셀 패턴(CP) 또는 메모리 셀(MC)이 노출되거나 손상되는 것을 방지할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도이다.
도 14를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(1010)는 컬럼 라인들; 상기 컬럼 라인들과 교차된 로우 라인들; 상기 컬럼 라인들과 상기 로우 라인들의 교차 영역에 위치된 메모리 셀들; 상기 메모리 셀들과 이웃하여 위치된 더미 절연 패턴들; 상기 메모리 셀들의 측벽에 형성된 라이너막들; 및 상기 더미 절연 패턴들의 측벽에 형성된 더미 라이너막들을 포함할 수 있다. 이를 통해 기억부(1010)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 마이크로 프로세서(1000)의 리드 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도이다.
도 15를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 컬럼 라인들; 상기 컬럼 라인들과 교차된 로우 라인들; 상기 컬럼 라인들과 상기 로우 라인들의 교차 영역에 위치된 메모리 셀들; 상기 메모리 셀들과 이웃하여 위치된 더미 절연 패턴들; 상기 메모리 셀들의 측벽에 형성된 라이너막들; 및 상기 더미 절연 패턴들의 측벽에 형성된 더미 라이너막들을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 리드 동작 특성이 향상될 수 있다.
도 15에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도이다.
도 16을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 컬럼 라인들; 상기 컬럼 라인들과 교차된 로우 라인들; 상기 컬럼 라인들과 상기 로우 라인들의 교차 영역에 위치된 메모리 셀들; 상기 메모리 셀들과 이웃하여 위치된 더미 절연 패턴들; 상기 메모리 셀들의 측벽에 형성된 라이너막들; 및 상기 더미 절연 패턴들의 측벽에 형성된 더미 라이너막들을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 리드 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 컬럼 라인들; 상기 컬럼 라인들과 교차된 로우 라인들; 상기 컬럼 라인들과 상기 로우 라인들의 교차 영역에 위치된 메모리 셀들; 상기 메모리 셀들과 이웃하여 위치된 더미 절연 패턴들; 상기 메모리 셀들의 측벽에 형성된 라이너막들; 및 상기 더미 절연 패턴들의 측벽에 형성된 더미 라이너막들을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 리드 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 17의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 17의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도이다.
도 17을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 컬럼 라인들; 상기 컬럼 라인들과 교차된 로우 라인들; 상기 컬럼 라인들과 상기 로우 라인들의 교차 영역에 위치된 메모리 셀들; 상기 메모리 셀들과 이웃하여 위치된 더미 절연 패턴들; 상기 메모리 셀들의 측벽에 형성된 라이너막들; 및 상기 더미 절연 패턴들의 측벽에 형성된 더미 라이너막들을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 리드 동작 특성이 향상될 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도이다.
도 18을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 컬럼 라인들; 상기 컬럼 라인들과 교차된 로우 라인들; 상기 컬럼 라인들과 상기 로우 라인들의 교차 영역에 위치된 메모리 셀들; 상기 메모리 셀들과 이웃하여 위치된 더미 절연 패턴들; 상기 메모리 셀들의 측벽에 형성된 라이너막들; 및 상기 더미 절연 패턴들의 측벽에 형성된 더미 라이너막들을 포함할 수 있다. 이를 통해, 메모리(1410)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 리드 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 컬럼 라인들; 상기 컬럼 라인들과 교차된 로우 라인들; 상기 컬럼 라인들과 상기 로우 라인들의 교차 영역에 위치된 메모리 셀들; 상기 메모리 셀들과 이웃하여 위치된 더미 절연 패턴들; 상기 메모리 셀들의 측벽에 형성된 라이너막들; 및 상기 더미 절연 패턴들의 측벽에 형성된 더미 라이너막들을 포함할 수 있다. 결과적으로, 메모리 시스템(1400)의 리드 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
10: 베이스 11: 제1 전극
12: 스위칭막 13: 제2 전극
14: 가변 저항막 15: 제3 전극
16: 제1 라이너막 17: 제1 더미 라이너막
18: 제2 라이너막 19: 제2 더미 라이너막
20: 제1 절연막 21: 제2 절연막
30: 베이스 31: 제1 도전 물질
31A: 로우 라인 32: 제1 전극 물질
32A: 제1 전극 33: 스위칭 물질
33A: 스위칭막 34: 제2 전극 물질
34A: 제2 전극 35: 가변 저항 물질
35A: 가변 저항막 36: 제3 전극 물질
36A: 제3 전극 37: 절연막
37A: 제1 더미 절연 패턴 38: 하드 마스크층
38A: 제1 마스크 패턴 38B: 제2 마스크 패턴
39: 제2 도전 물질 39A: 컬럼 라인
41: 제1 라이너막 42: 제1 더미 라이너막
43: 절연 물질 43A: 절연막
47: 절연막 47A: 제2 더미 절연 패턴
48A: 제3 마스크 패턴 48B: 제4 마스크 패턴
51: 제2 라이너막 52: 제2 더미 라이너막
100: 셀 어레이 RL: 로우 라인
CL: 컬럼 라인 MC: 메모리 셀
DP1: 제1 더미 절연 패턴 DP2: 제2 더미 절연 패턴
CR: 셀 영역 PR: 주변 영역
ST: 적층물 CS: 셀 적층물
CP: 셀 패턴

Claims (25)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    컬럼 라인들;
    상기 컬럼 라인들과 교차된 로우 라인들;
    상기 컬럼 라인들과 상기 로우 라인들의 교차 영역에 위치된 메모리 셀들;
    상기 메모리 셀들과 이웃하여 위치된 더미 절연 패턴들;
    상기 메모리 셀들의 측벽에 형성된 라이너막들; 및
    상기 더미 절연 패턴들의 측벽에 형성된 더미 라이너막들
    을 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 더미 절연 패턴들은,
    상기 로우 라인들과 평행하게 확장된 제1 더미 절연 패턴들; 및
    상기 컬럼 라인들과 평행하게 확장된 제2 더미 절연 패턴들을 포함하는
    전자 장치.
  3. 제1항에 있어서,
    상기 컬럼 라인들은 제1 방향으로 확장되고, 상기 로우 라인들은 상기 제1 방향과 교차된 제2 방향으로 확장되고, 상기 더미 절연 패턴들은 상기 제2 방향으로 확장된
    전자 장치.
  4. 제3항에 있어서,
    상기 더미 절연 패턴들은 상기 로우 라인들과 상기 제1 방향으로 이웃한
    전자 장치.
  5. 제3항에 있어서,
    상기 더미 절연 패턴들의 상부면들은 상기 메모리 셀들의 상부면들과 동일한 레벨에 위치된
    전자 장치.
  6. 제1항에 있어서,
    상기 컬럼 라인들은 제1 방향으로 확장되고, 상기 로우 라인들은 상기 제1 방향과 교차된 제2 방향으로 확장되고, 상기 더미 절연 패턴들은 상기 제1 방향으로 확장된
    전자 장치.
  7. 제6항에 있어서,
    상기 더미 절연 패턴들은 상기 컬럼 라인들과 상기 제2 방향으로 이웃한
    전자 장치.
  8. 제6항에 있어서,
    상기 더미 절연 패턴들의 상부면들은 상기 컬럼 라인들의 상부면들과 동일한 레벨에 위치된
    전자 장치.
  9. 제1항에 있어서,
    상기 더미 절연 패턴들은 상기 로우 라인들 또는 상기 컬럼 라인들에 비해 넓은 폭을 갖는
    전자 장치.
  10. 제1항에 있어서,
    상기 더미 절연 패턴들 각각은 단일막인
    전자 장치.
  11. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    베이스의 셀 영역에 셀 적층물을 형성하는 단계:
    상기 베이스의 주변 영역에 제1 절연막을 형성하는 단계;
    상기 셀 적층물을 패터닝하여 셀 패턴들을 형성하는 단계;
    상기 제1 절연막을 패터닝하여 제1 더미 절연 패턴들을 형성하는 단계;
    상기 셀 패턴들의 측벽에 라이너막들을 형성하는 단계; 및
    상기 제1 더미 절연 패턴들의 측벽에 더미 라이너막들을 형성하는 단계
    를 포함하는 전자 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 셀 패턴들을 형성할 때, 상기 제1 더미 절연 패턴들을 형성하는
    전자 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 라이너막들을 형성할 때, 상기 더미 라이너막들을 형성하는
    전자 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 셀 패턴들을 형성하는 단계는,
    상기 셀 적층물 및 상기 제1 절연막 상에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층을 식각하여, 상기 셀 적층물 상에 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 이용하여 상기 셀 적층물을 식각하는 단계를 포함하는
    전자 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 더미 절연 패턴들을 형성하는 단계는,
    상기 하드 마스크층을 식각하여, 상기 제1 절연막 상에 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 이용하여 상기 제1 절연막을 식각하는 단계를 포함하는
    전자 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 셀 패턴들 간의 스페이스 및 상기 제1 더미 절연 패턴들 간의 스페이스를 채우도록 절연 물질을 형성하는 단계; 및
    상기 절연 물질을 평탄화는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 절연 물질을 형성하는 단계는,
    저유전상수 물질을 스핀 온 방식으로 도포하는
    전자 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 평탄화 단계는,
    상기 셀 패턴들 및 상기 제1 더미 절연 패턴들의 상부면이 노출될 때까지 상기 절연 물질을 평탄화하는
    전자 장치의 제조 방법.
  19. 제11항에 있어서,
    상기 셀 적층물을 형성하는 단계는,
    셀 영역 및 주변 영역을 포함하는 베이스 상에, 전극 물질 및 가변 저항 물질을 포함하는 적층물을 형성하는 단계; 및
    상기 적층물 중 상기 주변 영역에 대응된 부분을 식각하는 단계를 포함하는
    전자 장치의 제조 방법.
  20. 제11항에 있어서,
    상기 셀 적층물을 형성하기 전에, 제1 도전 물질을 형성하는 단계; 및
    상기 셀 패턴들을 형성한 후, 상기 제1 도전 물질을 식각하여 로우 라인들을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 셀 패턴들 상에 제2 도전 물질을 형성하는 단계;
    상기 제2 도전 물질을 식각하여 컬럼 라인들을 형성하는 단계; 및
    상기 셀 패턴들을 식각하여 메모리 셀들을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 베이스의 상기 주변 영역에 제2 절연막을 형성하는 단계; 및
    상기 컬럼 라인들 및 상기 메모리 셀들을 형성할 때, 상기 제2 절연막을 식각하여 제2 더미 절연 패턴들을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 메모리 셀들 간의 스페이스 및 상기 제2 더미 절연 패턴들 간의 스페이스를 채우도록 절연 물질을 형성하는 단계; 및
    상기 절연 물질을 평탄화는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 절연 물질을 형성하는 단계는,
    저유전상수 물질을 스핀 온 방식으로 도포하는
    전자 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 평탄화 단계는,
    상기 컬럼 라인들 및 상기 제2 더미 절연 패턴들의 상부면들이 노출될 때까지 상기 절연 물질을 평탄화하는
    전자 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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JP4634014B2 (ja) * 2003-05-22 2011-02-16 株式会社日立製作所 半導体記憶装置
JP2008251812A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 半導体装置およびその製造方法
KR20140016664A (ko) * 2012-07-30 2014-02-10 에스케이하이닉스 주식회사 더미 패턴들이 잔류하지 않는 미세 패턴 형성 방법 및 포토 마스크 시스템
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US9559146B2 (en) 2014-12-23 2017-01-31 Intel Corporation Phase-change memory cell implant for dummy array leakage reduction
KR102629454B1 (ko) * 2016-08-22 2024-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102650539B1 (ko) * 2016-09-23 2024-03-27 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR20180069463A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 가변 저항 메모리 소자
KR102345540B1 (ko) * 2017-07-03 2021-12-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조방법

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