CN112992966A - 电子设备及其制造方法 - Google Patents

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Abstract

半导体存储器包括：衬底，其包括：其中布置有多个可变电阻元件的第一区域；在第一区域的不同侧的第二和第三区域；设置在衬底上方并跨过第一区域和第二区域延伸的多条第一线；设置在第一线上方并跨过第一区域和第三区域延伸的多条第二线。所述可变电阻元件位于所述第一线和所述第二线的交点处且在所述第一线和所述第二线之间，在第三区域中设置有接触插塞，其上端耦接至第二线，在第一区域中电阻材料层被插设于第二线与可变电阻元件之间，但是在第三区域中的接触插塞和第二线之间不存在。

Description

电子设备及其制造方法
相关申请的交叉引用
本申请要求于2019年12月12日提交的韩国专利申请10-2019-0165497的优先权，其全部内容通过引用合并于此。
技术领域
本专利文献涉及存储电路或存储器件及其在电子设备或系统中的应用。
背景技术
近来，随着电子装置向小型化、低功耗、高性能、多功能等趋势发展，在本领域中已经需要能够在诸如计算机、便携式通信设备等的各类电子装置中储存信息的半导体器件，并且已经对半导体器件进行了研究。这样的半导体器件包括可以使用根据所施加的电压或电流在不同的电阻状态之间切换的特性来储存数据的半导体器件，例如RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电可编程熔丝(E-fuse)等。
发明内容
该专利文献中公开的技术包括能够降低工艺难度和工艺成本同时提高可靠性和性能特性的电子设备的各种实施方式及其制造方法。
在一种实施方式中，一种电子设备包括半导体存储器，该半导体存储器包括：衬底，其包括其中布置有多个可变电阻元件的第一区域、在第一方向上设置在第一区域的一侧上的第二区域、以及在与第一方向交叉的第二方向上设置在第一区域的另一侧上的第三区域；设置在衬底上并在第一方向上跨过第一区域和第二区域延伸的多条第一线；设置在第一线上方并且在第二方向上跨过第一区域和第三区域延伸的多条第二线；位于第一线和第二线的交点处在第一线和第二线之间的可变电阻元件；接触插塞，其设置在第三区域中，并且其上端耦接至第二线；在第一区域中插设于第二线与可变电阻元件之间、而在第三区域中在第二线与接触插塞之间的部位不存在的材料层，该材料层增加了可变电阻元件的电阻。
在另一种实施方式中，一种电子设备包括半导体存储器，该半导体存储器包括：衬底，其包括其中布置有多个可变电阻元件的第一区域、在第一方向上设置在第一区域的一侧上的第二区域，以及在与第一方向交叉的第二方向上设置在第一区域的另一侧上的第三区域；设置在衬底上并在第一方向上跨过第一区域和第二区域延伸的多条第一线；设置在第一线上方并且在第二方向上跨过第一区域和第三区域延伸的多条第二线；位于第一线和第二线的交点处在第一线和第二线之间的可变电阻元件；接触插塞，其设置在第三区域中，并且其上端耦接至第二线；在第一区域中插设于第二线与可变电阻元件之间并延伸到第三区域的材料层，该材料层增加了可变电阻元件的电阻，其中，第一区域中的材料层的厚度恒定，并且第三区域中的材料层的厚度变化。
在另一种实施方式中，一种用于制造包括半导体存储器的电子设备的方法，包括：提供衬底，该衬底包括第一区域、在第一方向上设置在第一区域的一侧上的第二区域以及在与第一方向交叉的第二方向上设置在第一区域的另一侧上的第三区域；在衬底上方形成在第一方向上跨过第一区域和第二区域延伸的多条第一线；在第一区域中的第一线上方形成多个可变电阻元件；形成填充可变电阻元件之间的空间的层间绝缘层；在第三区域中形成穿过层间绝缘层的接触插塞；形成覆盖可变电阻元件、层间绝缘层和接触插塞的材料层，该材料层增加可变电阻元件的电阻；去除设置在接触插塞上方的一部分的材料层，以形成材料层图案；在所述材料层图案和所述接触插塞上方形成多条第二线，所述多条第二线在所述第二方向上跨过所述第一区域和所述第三区域延伸。
在附图、说明书和权利要求书中更详细地描述了这些和其他方面、实施方式和相关的优点。
附图说明
图1、2A-2B、3A-3B、4A-4B、5A-5B、6A-6B和7A至7B是示出根据本公开的实施方式的半导体存储器及其制造方法的视图。
图8是示出根据本公开的另一实施方式的半导体存储器的视图。
图9A-9B、10A-10B、11A-11B以及12A至12B是示出根据本公开的另一实施方式的半导体存储器及其制造方法的视图。
图13是基于所公开的技术实现存储器电路的微处理器的配置图的示例。
图14是基于所公开的技术实现存储器电路的处理器的配置图的示例。
图15是基于所公开的技术实现存储器电路的系统的配置图的示例。
图16是基于所公开的技术实现存储器电路的存储器系统的配置图的示例。
具体实施方式
下面参考附图详细描述所公开技术的各种示例和实施方式。
附图可能不一定是按比例绘制的，并且在某些情况下可能已夸大了附图中至少一些结构的比例，以便清楚地示出所描述的示例或实施方式的某些特征。在以多层结构示出具有两个或更多个层的附图或说明书中的特定示例时，这类层的相对位置关系或如图所示的这些层的布置顺序反映了所描述或示出的示例和示例的特定实施方式，不同的相对定位关系或层的布置顺序是可能的。另外，多层结构的所描述或示出的示例可以不反映该特定多层结构中存在的所有层(例如，在两个示出的层之间可以存在一个或多个附加层)。作为特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或在衬底上“上”或“上方”时，该第一层可以直接在第二层或衬底上，也可以表示在第一层和第二层或衬底之间可以存在一个或更多个其他中间层的结构。
图1至图7B是示出根据本公开的实施方式的半导体存储器及其制造方法的视图。图1是示出半导体存储器的平面图，图7A是沿图1的线A-A’截取的剖视图，图7B是沿图1的线B-B’截取的剖视图。图2A至图6B是示出用于制造图1、7A和7B的半导体存储器的中间工艺步骤的剖视图。图2A、3A、4A、5A和6A是从沿着图1的线A-A’截取的横截面的透视图。图2B、3B、4B、5B和6B是从沿着图1的线B-B’截取的横截面的透视图。
首先，将描述制造方法。
参照图1、2A和2B，可以提供包括诸如硅的半导体材料的衬底100。在衬底100中，可以形成预定的下部结构(未示出)。例如，可以在衬底100中形成构成集成电路的晶体管等。
单元区域CA以及外围电路区域PA1和PA2可以限定于衬底100中。单元区域CA可以是其中布置了存储单元的区域，外围电路区域PA1和PA2可以是其中布置了构成除了存储单元之外的外围电路的各种组件的区域。在本实施方式中，四个单元区域CA彼此隔开并沿平行于线B-B’的第一方向和平行于线A-A’的第二方向以2×2的阵列布置，并且外围电路区域PA1和PA2位于单元区域CA之间。为了便于描述，在第一方向上布置的两个单元区域CA之间的区域可以被称为第一外围电路区域PA1，并且在第二方向上布置的两个单元区域CA之间的区域可以被称为第二外围电路区域PA2。在本实施方式中，第二外围电路区域PA2的面积可以大于第一外围电路区域PA1的面积。然而，本公开的实施例不限于该配置，并且单元区域CA与外围电路区域PA1和PA2的布置或尺寸可以变化。
随后，第一层间绝缘层105可以形成在衬底100上方。第一层间绝缘层105可以包括各种绝缘材料，诸如氧化硅、氮化硅或其组合。
随后，第一接触插塞110可以形成在第一层间绝缘层105中以穿透第一层间绝缘层105并且连接到衬底100的一部分。第一接触插塞110可以形成来连接到第一外围区域PA1中的第一线120。多个第一接触插塞110可以一一对应地连接到多个第一线120。第一接触插塞110可以沿着第二方向以Z字形(zigzag)或交替的图案布置。这是为了在第二方向上的相邻第一接触插塞110之间提供间隙。然而，在其他实施例中，第一接触插塞110的布置可以不同。第一接触插塞110可以由导电材料例如金属、金属氮化物或其组合形成，所述金属诸如为铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)，所述金属氮化物诸如为氮化钛(TiN)和氮化钽(TaN)。
随后，可以通过在形成有第一接触插塞110的第一层间绝缘层105上沉积导电层并选择性地蚀刻该导电层来形成第一线120。每个第一线120可以具有在第一方向上延伸的线形状。在本实施方式中，第一线120可以跨过沿第一方向布置的两个单元区域CA以及处于其间的第一外围电路区域PA1。因此，第一线120可以与第一接触插塞110的上端接触。第一线120可以由各种导电材料例如金属、金属氮化物或其组合形成，所述金属诸如未铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)，所述金属氮化物诸如为氮化钛(TiN)和氮化钽(TaN)。
随后，可以形成第二层间绝缘层125以填充第一线120之间的空间。
参照图1、3A和3B，可以通过在第一线120和第二层间绝缘层125上形成可变电阻元件的材料层并选择性地蚀刻该材料层来形成可变电阻元件130。
每个可变电阻元件130在平面图中可以具有岛形状，并且相邻的可变电阻元件130可以彼此分离。可变电阻元件130可以位于第一线120和第二线170之间的交点处。作为参考，在本实施方式中，第二线170可以在第二方向上延伸以跨过沿第二方向布置的两个单元区域CA以及处于其间的第二外围电路区域PA2。因此，第一线120和第二线170可以仅在单元区域CA中交叉。结果，可以在单元区域CA中沿着第一方向和第二方向以矩阵形式布置可变电阻元件130。
可变电阻元件130可以具有可变电阻特性，其在不同的电阻状态之间切换以储存数据。即，可变电阻元件130可以用作存储单元。
另外，可变电阻元件130可以具有多层结构。作为示例，可变电阻元件130可以包括下电极层131、选择元件层133、中间电极层135、可变电阻层137和上电极层139的层叠结构。
下电极层131和上电极层139可以位于可变电阻元件130的端部，例如分别位于其下端和上端，并且可以施加电压来操作可变电阻元件130。中间电极层135可以将选择元件层133和可变电阻层137物理地分开，但是将它们电连接。下电极层131、中间电极层135或上电极层139可以由各种导电材料例如金属、金属氮化物或其组合形成，所述金属诸如为铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属，所述金属氮化物诸如为氮化钛(TiN)和氮化钽(TaN)。备选地，下电极层131、中间电极层135或上电极层139可以是碳电极。在一些实施例中，可以省略下电极层131、中间电极层135和上电极层139中的至少一个。
选择元件层133可以防止可变电阻元件130之间的电流泄漏。由于可变电阻元件130共享第一线120或第二线170，所以可能发生电流泄漏。为此，选择元件层133可以具有阈值切换特性，用于在所施加的电压的幅度小于预定阈值时阻断或实质上限制电流，并且用于允许电流突然增加到阈值之上。阈值可以被称为阈值电压，并且选择元件层133可以基于阈值电压以导通状态或截止状态来实现。选择元件层133可以包括二极管；诸如硫属化物材料的OTS(双向阈值切换)材料；诸如含有硫属化物的金属的MIEC(混合离子电子导电)材料；诸如NbO2、VO2等的MIT(金属绝缘体转变)材料或者具有较宽的带隙的隧穿绝缘材料例如SiO2、Al2O3等。
可变电阻层137可以是可变电阻元件130中用于储存数据的部分。为此，可变电阻层137可以具有根据所施加的电压或电流在不同的电阻状态之间切换的可变电阻特性。可变电阻层137可以具有包括用于RRAM、PRAM、MRAM、FRAM等的材料中的至少一种的单层结构或多层结构，即，诸如钙钛矿基氧化物、过渡金属氧化物等的金属氧化物、诸如硫属化物基材料的相变材料、铁磁材料、铁电材料等。作为示例，可变电阻层137的电阻可能由于其中的导电路径的产生或消失而改变。即，当在可变电阻层137中产生通过可变电阻层137的导电路径时，可变电阻层137可以具有低电阻状态。相反，当导电路径消失时，可变电阻层137可以具有高电阻状态。当可变电阻层137包括含有大量氧空位的金属氧化物时，由于氧空位的特性而导致的导电路径可以在可变电阻层137中产生或消失。根据可变电阻层137的类型、膜结构或操作特性，导电路径可以以各种方式形成。
随后，可以形成第三层间绝缘层140以填充可变电阻元件130之间的空间。
参照图1、图4A和图4B，可以在第一至第三层间绝缘层105、125和140中形成第二接触插塞150，以穿过第一至第三层间绝缘层105、125和140并连接至衬底100的一部分。第二接触插塞150可以在第二外围电路区域PA2中形成来被连接到稍后描述的第二线170。多个第二接触插塞150可以一一对应地连接到第二线170。第二接触插塞150可以沿着第一方向以Z字形图案布置。这是为了确保在第一方向上的相邻第二接触插塞150之间的间隙。然而，本公开不限于此，并且第二接触插塞150的布置在其他实施例中可以不同。第二接触插塞150可以由各种导电材料例如金属、金属氮化物或其组合形成，所述金属诸如为铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)，所述金属氮化物诸如为氮化钛(TiN)和氮化钽(TaN)。
参照图1、图5A和图5B，可以在图4A和图4B所示的所得结构上形成材料层160。材料层可以用作增加可变电阻元件130的电阻的电阻部件。可以使用沉积方法形成材料层160以覆盖衬底100的整个表面。形成材料层160的原因如下。
可变电阻元件130可以在高电阻状态和低电阻状态之间切换。将可变电阻元件130从高电阻状态改变为低电阻状态的操作可以被称为置位操作，并且将可变电阻元件130从低电阻状态改变为高电阻状态的操作可以被称为复位操作。
初始置位操作可以被称为成形操作。在成形操作中施加的电压可以大于在置位操作中施加的电压。这是因为在可变电阻层137中产生第一或初始导电路径所需的电压大于在后续操作中产生导电路径所需的电压。在成形操作之后，在置位操作和复位操作中施加的置位电压和复位电压可以实质上恒定。然而，存在这样的问题：当在成形操作和/或置位操作中可变电阻元件130变为低电阻状态时，发生过冲电流或尖峰电流。这样的过冲电流会损坏可变电阻元件130。例如，过冲电流会增加在可变电阻层137中形成的导电路径的尺寸，从而导致可变电阻元件130的截止电流增大。当可变电阻元件130的截止电流增加时，通过可变电阻元件130的电流泄漏可能增加，并且由于与导通电流的差的减小，可以减小数据读取裕度。为了防止这些问题，可以增加可变电阻元件130的电阻。在本实施方式中，可以在可变电阻元件130上形成具有相对高电阻的材料层160以增加可变电阻元件130的电阻。
材料层160可以包括具有比导电材料高的电阻的材料。材料层160可以具有比第一线120、第二线170或电极层131、135和139高的电阻。例如，材料层160可以包括各种绝缘材料，例如绝缘金属氧化物、绝缘金属氮化物、氧化硅、氮化硅或其组合。例如，材料层160可以包括WSiN、WN、TiN等。
即使材料层160包括绝缘材料，材料层160也不应阻断施加到可变电阻元件130的电压。因此，材料层160可以比较薄，以表现出类似欧姆的特性。这是因为不管材料层160的类型，如果材料层160的厚度减小，则材料层160的电阻减小，从而具有泄漏属性。例如，材料层160可以具有几埃至几十埃的厚度，例如5至50埃或10至30埃的厚度。作为参考，类似欧姆的特性可以指的是其中电流随着施加的电压增加而增加的特性。
然而，由于材料层160是电阻部件，所以半导体存储器的操作特性可能变差，诸如在某个区域中中断电流传输。例如，第二接触插塞150上的材料层160可以增加第二接触插塞150与第二线170之间的接触电阻。为了解决该问题，可以执行图6A和6B所示的后续工艺。
参照图1、6A和6B，可以在材料层160上执行平坦化工艺，例如化学机械抛光(CMP)工艺，以形成材料层图案160A。材料层图案160A可以覆盖单元区域CA，而在第二外围电路区域PA2中的至少第二接触插塞150上方的部位被省略或不存在。由于以下原因，即使没有掩模也可以选择性地去除第二外围电路区域PA2的材料层160的至少部分。
在单元区域CA中，由于第一线120和第二线170彼此交叉，并且多个存储单元，即可变电阻元件130被设置在第一线120和第二线170之间在第一线120和第二线170的交点处，在单元区域CA中形成的图案的密度高。另一方面，在设置有第二线170和连接到第二线170的第二接触插塞150的第二外围电路区域PA2中，在第二外围电路区域PA2中形成的图案的密度低于在单元区域CA中形成的图案的密度。因为在第二外围电路区域PA2中图案密度较低，所以在平坦化工艺中从第二外围电路区域PA2中去除第二外围电路区域PA2的材料层160比从单元区域CA中去除材料层160要快得多。结果，材料层160可以保留在单元区域CA中，而第二外围电路区域PA2的材料层160的至少部分可以被去除。
第二外围电路区域PA2中的材料层160的去除率可以随着其接近单元区域CA逐渐地减小，即朝向第二外围电路区域PA2在第二方向上的两个边缘逐渐减小。换句话说，第二外围电路区域PA2中的材料层160的去除率可以随着离开单元区域CA的距离、即在第二方向上朝向第二外围电路区域PA2的中心而增加。另外，可以执行平坦化工艺，直到暴露第二外围电路区域PA2的所有第二接触插塞150的上端为止。即，在第二外围电路区域PA2中可以执行过度抛光来不仅去除材料层160的一部分，而且去除第三层间绝缘层140和/或第二接触插塞150的一部分。因此，如图所示，在第二外围电路区域PA2中可能发生凹陷现象(参见“D1”)，在第二外围电路区域PA2中，所得结构的上表面在第二方向上从该区域的边缘朝中央凹入。在单元区域CA中，材料层图案160A的厚度可以实质上恒定。另一方面，第二外围电路区域PA2的材料层图案160A的厚度可以在第二方向上从第二外围电路区域PA2的外边缘朝向第二外围电路区域PA2的中心逐渐减小。
如在本实施方式中可见，当第二外围电路区域PA2的面积大于第一外围电路区域PA1的面积时，第二外围电路区域PA2的某些部分离较高密度的单元区域CA比第一外围电路区域PA1离其要远。在这种情况下，第一外围电路区域PA1中的材料层160的去除程度可以低于第二外围电路区域PA2中的去除程度。换句话说，外围区域中的凹陷量与距单元区域CA的距离成比例。
在本实施方式中，设置在第一外围电路区域PA1上方的材料层图案160A的部分保留，并且其厚度小于设置在单元区域CA上方的材料层图案160A的部分的厚度。然而，本公开不限于该实施例。在另一实施方式中，在第一外围电路区域PA1中的材料层160可以被去除到使得第三层间绝缘层140暴露的程度。在这种情况下，覆盖在第一方向上彼此间隔的单元区域CA的材料层图案160A也可以彼此分离。备选地，在另一实施方式中，当第一外围电路区域PA1的图案密度较高时，例如，当其与单元区域CA的图案密度相似时，第一外围电路区域PA1的材料层图案160A可以具有与单元区域CA的材料层图案160A实质上相同的厚度。
参照图1、图7A和图7B，可以通过在图6A和6B的所得结构上沉积导电层，并选择性地蚀刻导电层来形成第二线170。第二线170可以具有在第二方向上延伸的线形状。在本实施方式中，第二线170可以跨过在第二方向上布置的两个单元区域CA以及处于其间的第二外围电路区域PA2。第二线170可以在单元区域CA中不与可变电阻元件130直接接触，但是可以通过材料层图案160A与其连接。另一方面，第二线170可以在第二外围电路区域PA2中直接接触第二接触插塞150的上端。第二线170可以由各种导电材料例如金属、金属氮化物或其组合形成，所述金属诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)，所述金属氮化物诸如氮化钛(TiN)和氮化钽(TaN)。
第二线170在单元区域CA中可以具有恒定的厚度。另一方面，第二线170在第二外围电路区域PA2中的部分可以具有比第二线在单元区域CA中的部分要大的厚度。
在本实施方式中，当形成第二线170时，不蚀刻材料层图案160A。因此，材料层图案160A可以具有在覆盖单元区域CA的部分中实质上均匀的厚度，并具有随着图案在外围区域上延伸而减小的厚度。另外，材料层图案160A可以彼此隔开，由第二外围电路区域PA2在第二方向上设置于它们之间。然而，本公开不限于此，并且当蚀刻导电层以形成第二线170时，可以同时蚀刻材料层图案160A，这将在后面参照图8进行描述。
结果，可以制造图1、7A和7B所示的半导体存储器。
再次参照图1、7A和7B，本实施方式的半导体存储器可以包括：衬底100，其包括其中布置有多个可变电阻元件130的单元区域CA；与单元区域CA相邻的第一外围电路区域PA1和第二外围电路区域PA2；设置在衬底100上方并在第一方向上跨过单元区域CA和第一外围电路区域PA1延伸的第一线120；设置在第一线120上方并与其隔开并在第二方向上跨过单元区域CA和第二外围电路区域PA2延伸的第二线170；位于其中第一线120和第二线170彼此交叉的单元区域CA中的第一线120和第二线170的交叉处的可变电阻元件130；设置在第一外围电路区域PA1中并且通过第一线120的下表面连接至第一线120的第一接触插塞110；设置在第二外围电路区域PA2中并通过第二线170的下表面连接至第二线170的第二接触插塞150；以及插设于第二线170和可变电阻元件130之间、而在第二线170和第二接触插塞150之间的部位中不存在的材料层160。材料层160可以增加可变电阻元件130的电阻。
已经在制造方法的实施例的描述中详细描述了该半导体存储器的组件。
在根据上述实施例制造的半导体存储器中可以获得以下效果。
首先，由于用作电阻组件的材料层图案160A形成在可变电阻元件130上并增加了可变电阻元件的电阻，所以可以防止由于过冲电流而对可变电阻元件130的损坏。结果，可以提高可变电阻元件130以及包括它的半导体存储器的可靠性。
此外，由于通过在衬底100的整个表面上沉积材料层160并执行使用图案密度的差异来影响厚度的平坦化工艺来形成材料层图案160A，因此可以不执行另外的掩模工艺。因此，该工艺可以相对容易地执行并且可以降低工艺的成本。
此外，通过使用以上工艺在第二外围电路区域PA2中提供第二线170和第二接触插塞150之间的直接接触，有可能改善半导体存储器的操作特性。
图8是示出根据本公开的另一实施方式的半导体存储器的视图。图8是沿图1的线B-B’截取的剖视图。现在将描述与上述实施例的不同之处。
参照图8，在蚀刻用于形成第二线170的导电层之后，也可以蚀刻材料层图案160A的被第二线170暴露的部分。附加蚀刻的材料层图案的其余部分由附图标记160B表示。
在本实施方式中，材料层图案160B可以具有与单元区域CA中的第二线170相同的图案。即，材料层图案160B可以具有在单元区域CA中与第二线170重叠而同时在第二方向上延伸的线形状。
另一方面，在第二外围电路区域PA2中切割材料层图案160B可以与上述实施方式实质上相同。即，材料层图案160B沿线A-A’的截面形状可以与图7A的材料层图案160A实质上相同。
图9A至图12B是示出根据本公开的另一实施方式的半导体存储器及其制造方法的视图。图9A、10A、11A和12A是基于沿着图1的线A-A’的横截面示出的。图9B、10B、11B和12B是基于沿着图1的线B-B’的横截面示出的。在以下描述中将强调其与根据图2A-7B所描述的实施例的区别。
参照图9A和9B，在其中限定了单元区域CA以及外围电路区域PA1和PA2的衬底200上方形成第一层间绝缘层205之后，第一接触插塞210可以形成来穿过第一层间绝缘层205延伸并且可以与衬底200的一部分连接。第一接触插塞210可以被设置为与第一外围电路区域PA1中的第一线220一一对应。
随后，在其中形成有第一接触插塞210的第一层间绝缘层205上方沉积用于形成可变电阻元件的材料层和导电层之后，共同蚀刻该导电层和材料层，以形成第一线220和初始可变电阻元件230。
第一线220可以具有在第一方向上延伸的线形状。而且，第一线220可以与在第一方向上布置的两个单元区域CA和所述单元区域之间的第一外围电路区域PA1交叉。
初始可变电阻元件230可以分别具有与第一线220相同的图案并且与第一线220重叠。因此，初始可变电阻元件230也可以具有在第一方向上延伸的线形状。初始可变电阻元件230可以包括初始下电极层231、初始选择元件层233、初始中间电极层235、初始可变电阻层237和初始上电极层239。
在该工艺中，由于使用一个掩模一起蚀刻了导电层和材料层，所以初始可变电阻元件230的两个侧壁可以在第二方向上与第一线220的两个侧壁对齐。
参照图10A和图10B，第二层间绝缘层240可以填充在其中第一线220和初始可变电阻元件230层叠的相邻层叠结构之间的空间。
随后，第二接触插塞250可以形成在第一和第二层间绝缘层205和240中，以穿透第一和第二层间绝缘层205和240并连接到衬底200的一部分。第二接触插塞250可以形成为与第二外围电路区域PA2中的第二线270(将在后面描述)一一对应。
参照图11A和11B，在图10A和10B的所得结构上形成电阻材料层之后，可以执行平坦化工艺以形成材料层图案260A，该材料层图案260A覆盖单元区域CA、同时暴露第二接触插塞250的上端。
参照图12A和12B，可以通过在图11A和11B的所得结构上沉积导电层并选择性地蚀刻该导电层来形成第二线270。第二线270可以具有在第二方向上延伸的线形状。此外，第二线270可以形成为与布置在第二方向上的两个单元区域CA和所述单元区域之间的第二外围电路区域PA2交叉。
随后，可以蚀刻由第二线270暴露的初始可变电阻元件230和材料层图案260A，以形成蚀刻的材料层图案260B和可变电阻元件230A。
蚀刻材料层图案260B可以具有与第二线270重叠的线形状，但是可以在第二方向上由在它们之间的第二外围电路区域PA2彼此分离。
可变电阻元件230A在平面图上可以具有岛形状。可变电阻元件230A的两个侧壁可以在第一方向上与第二线270的两个侧壁对齐。可变电阻元件230A可以包括下电极层231A、选择元件层233A、中间电极层235A、可变电阻层237A和上电极层239A。
在本实施方式中，用于形成可变电阻元件230A的材料层在用于形成第一线220的蚀刻工艺中首先被蚀刻，并且在用于形成第二线270的蚀刻工艺中第二次被蚀刻。因此，可变电阻元件230A的侧壁可以与第一线220和第二线270对齐。不同于图2A-7B的实施方式，未使用用于形成可变电阻元件230A的附加掩模，这进一步简化了工艺。
在本实施方式中，由于在蚀刻第二线270之后蚀刻材料层图案260A，所以材料层图案260A可以具有线形状。不同于图2A-7B的实施方式，材料层图案260A未覆盖单元区域CA。因此，在各种实施例中，材料层图案260A设置在单元区域CA上方的部分可以在单元区域上方实质上连续或具有线图案。
本公开的实施例可以在提高半导体存储器的可靠性和性能特性的同时简化生产工艺。
基于所公开技术的存储电路和其他半导体器件可以在一系列设备或系统中使用。图13-16提供了可以实现本文公开的存储电路的设备或系统的一些示例。
图13是基于所公开的技术实现存储电路的微处理器的配置图的示例。
参照图13，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理该数据以及将处理结果输出到外部设备的一系列过程的任务。微处理器1000可以包括存储单元1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是将数据储存在微处理器1000中作为处理器寄存器、寄存器等的部件。存储单元1010可以包括各种寄存器诸如数据寄存器、地址寄存器、浮点寄存器等。存储单元1010可以执行临时储存将由运算单元1020对其执行运算的数据、执行运算的结果数据以及储存用于执行运算的数据的地址的功能。
根据实施方式，存储单元1010可以包括一个或多个上述半导体器件。例如，存储单元1010可以包括衬底，其包括：其中布置有多个可变电阻元件的第一区域、在第一方向上设置在第一区域的一侧上的第二区域、以及在与第一方向交叉的第二方向上设置在第一区域的另一侧上的第三区域；设置在衬底上并在第一方向上跨过第一区域和第二区域延伸的多条第一线；设置在第一线上方并且在第二方向上跨过第一区域和第三区域延伸的多条第二线；位于第一线和第二线的交点处、在第一线和第二线之间的可变电阻元件；接触插塞，其设置在第三区域中，并且其上端耦接至第二线；和在第一区域中插入第二线与可变电阻元件之间、而在第三区域中在第二线与接触插塞之间的部位不存在的材料层，该材料层增加了可变电阻元件的电阻。由此，在存储单元1010中，可以改善可靠性和制造工艺。结果，微处理器1000的操作特性得以改善。
操作单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从微处理器1000的外部设备、存储单元1010和运算单元1020接收信号，执行提取、命令的解码以及控制微处理器1000的信号的输入和输出，并执行由程序所代表的处理。
根据本实施方式的微处理器1000可以另外包括高速缓冲存储单元1040，其可以临时存储要从除存储单元1010以外的外部设备输入或要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可通过总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
图14是基于所公开的技术实现存储电路的处理器的配置图的示例。
参照图14，处理器1100可以通过包括除上述微处理器1000之外的各种功能来改善性能并实现多功能。处理器1100可以包括用作微处理器的核心单元1110、用于临时储存数据的高速缓冲存储单元1120、以及用于在内部和外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、运算单元1112和控制单元1113。存储单元1111、运算单元1112和控制单元1113可以与存储单元1010、运算单元1020和控制单元1030实质上相同。
高速缓冲存储单元1120是临时储存数据以补偿高速操作的核心单元1110与低速操作的外部设备之间的数据处理速度的差异的部分。高速缓冲存储单元1120可以包括一级储存部分1121和二级储存部分1122。此外，在需要高储存容量的情况下，高速缓冲存储单元1120可以包括三级储存部分1123。根据场合需要，高速缓冲存储单元1120可以包括更大量的储存部分。也就是说，可以根据设计改变包括在高速缓冲存储单元1120中的储存部分的数量。一级、二级和三级储存部分1121、1122和1123储存和区分数据的速度可以相同或不同。在各个储存部分1121、1122和1123的速度不同的情况下，一级储存部分1121的速度可以是最大的。高速缓冲存储单元1120的一级储存部分1121、二级储存部分1122和三级储存部分1123中的至少一个储存部分可以根据实施方式包括上述半导体器件中的一个或多个。例如，高速缓冲存储单元1120可以包括衬底，其包括其中布置有多个可变电阻元件的第一区域、在第一方向上设置在第一区域的一侧上的第二区域、以及在与第一方向交叉的第二方向上设置在第一区域的另一侧上的第三区域；设置在衬底上并在第一方向上跨过第一区域和第二区域延伸的多条第一线；设置在第一线上方并且在第二方向上跨过第一区域和第三区域延伸的多条第二线；位于第一线和第二线的交点处、在第一线和第二线之间的可变电阻元件；接触插塞，其设置在第三区域中，并且其上端耦接至第二线；和在第一区域中插设于第二线与可变电阻元件之间、而在第三区域中在第二线与接触插塞之间的部位不存在的材料层，该材料层增加了可变电阻元件的电阻。由此，在高速缓冲存储单元1120中可以改善可靠性和制造工艺。结果，处理器1100的操作特性得以改善。
尽管在该实施方式中示出了所有的一级、二级和三级储存部分1121、1122和1123被配置在高速高速缓冲存储单元1120内部，但是高速高速缓冲存储单元1120的一级、二级和三级储存部分1121、1122和1123中的至少一个可以配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并允许有效地传输数据的部分。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接地连接或通过总线接口1130连接。多个核心单元1110可以以与上述核心单元1110的配置相同的方式配置。每个核心单元1110中的储存部分可以配置为通过总线接口1130与核心单元1110外部的储存部分共享。
根据本实施方式的处理器1100还可以包括储存数据的嵌入式存储单元1140、可以以有线或无线方式向外部设备发送数据和从外部设备接收数据的通信模块单元1150、驱动外部存储设备的存储器控制单元1160、和处理在处理器1100中处理的数据或从外部输入设备输入的数据并输出处理后的数据到外部接口设备等的媒体处理单元1170。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据以及彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器相似的功能的存储器等等。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移转矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，其诸如为通过传输线发送和接收数据的各种设备。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、紫蜂(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组访问(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等，其诸如为无需传输线即可发送和接收数据的各种设备。
存储器控制单元1160用于管理和处理在处理器1100与根据不同通信标准进行操作的外部储存器件之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成器件电子器件)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态硬盘)、eSATA(外部SATA)、PCMCIA(国际个人计算机存储卡协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等的设备。
媒体处理单元1170可以处理在处理器1100中处理的数据或从外部输入设备以图像、语音及其他形式输入的数据，并将该数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频器件(HD音频)，高清晰度多媒体接口(HDMI)控制器等等。
图15是基于所公开的技术实现存储电路的系统的配置图的示例。
参照图15，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等来对数据进行一系列操纵。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器进行操作的各种电子系统，例如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音笔、远程信息处理、视听(AV)系统、智能电视等等。
处理器1210可以对输入的命令进行解码，并对储存在系统1200中的数据进行运算、比较等操作，并控制这些操作。处理器1210可以与上述微处理器1000或上述处理器1100实质上相同。
主存储器件1220是可以在执行程序时临时储存、调用和执行来自辅助存储器件1230的程序代码或数据的储存器，并且即使在切断电源的情况下也可以保存所存储的内容。辅助存储器件1230是用于储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。根据实施方式，主存储器件1220或辅助存储器件1230可包括上述半导体器件中的一个或多个。例如，主存储器件1220或辅助存储器件1230可以包括衬底，其包括其中布置有多个可变电阻元件的第一区域、在第一方向上设置在第一区域的一侧上的第二区域、以及在与第一方向交叉的第二方向上设置在第一区域的另一侧上的第三区域；设置在衬底上并在第一方向上跨过第一区域和第二区域延伸的多条第一线；设置在第一线上方并且在第二方向上跨过第一区域和第三区域延伸的多条第二线；位于第一线和第二线的交点处、在第一线和第二线之间的可变电阻元件；接触插塞，其设置在第三区域中，并且其上端耦接至第二线；和在第一区域中插设于第二线与可变电阻元件之间、而在第三区域中在第二线与接触插塞之间的部位不存在的材料层，该材料层增加了可变电阻元件的电阻。由此，在主存储器件1220或辅助存储器件1230中可以改善可靠性和制造工艺。结果，系统1200的操作特性有可能得到改善。
此外，主存储器件1220或辅助存储器件1230可以包括除了上述半导体器件之外或者不包括上述半导体器件的存储系统(参见图16的附图标记1300)。
接口设备1240可以来执行本实施方式的系统1200与外部设备之间的命令和数据交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以与上述通信模块单元1150实质上相同。
图16是实现基于所公开的技术的存储电路的存储系统的配置图的示例。
参照图16，存储系统1300可以包括具有非易失性特性作为用于储存数据的组件的存储器1310、控制存储器1310的控制器1320、用于与外部设备连接的接口1330、以及为了在接口1330和存储器1310之间有效地传输数据用于临时储存数据的缓存存储器1340。存储系统1300可以简单地表示用于储存数据的存储器，并且还可以表示用于长期保存所储存的数据的数据储存器件。存储系统1300可以是盘类型和卡类型，盘类型为诸如固态硬盘(SSD)等，卡类型为诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等。
根据实施方式，存储器1310或缓存存储器1340可包括上述半导体器件中的一个或更多个。例如，存储器1310或缓存存储器1340可以包括衬底，其包括其中布置有多个可变电阻元件的第一区域、在第一方向上设置在第一区域的一侧上的第二区域、以及在与第一方向交叉的第二方向上设置在第一区域的另一侧上的第三区域；设置在衬底上并在第一方向上跨过第一区域和第二区域延伸的多条第一线；设置在第一线上方并且在第二方向上跨过第一区域和第三区域延伸的多条第二线；位于第一线和第二线的交点处、在第一线和第二线之间的可变电阻元件；接触插塞，其设置在第三区域中，并且其上端耦接至第二线；以及在第一区域中插设于第二线与可变电阻元件之间、而在第三区域中在第二线与接触插塞之间的部位不存在的材料层，该材料层增加了可变电阻元件的电阻。由此，在存储器1310或缓存存储器1340中可以改善可靠性和制造工艺。结果，存储器系统1300的操作特性有可能得以改善。
除了上述半导体器件之外或者不包括上述半导体器件之外，存储器1310或缓存存储器1340可以包括诸如非易失性存储器或易失性存储器之类的各种存储器。
控制器1320可以控制存储器1310和接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，该处理器1321用于执行用于处理从存储器系统1300等的外部通过接口1330输入的命令的操作。
接口1330将执行存储器系统1300与外部设备之间的命令和数据的交换。在存储器系统1300是卡类型或盘类型的情况下，接口1330可以与在具有卡类型或盘类型的设备中使用的接口兼容，或者与在类似于上述设备的设备中使用的接口兼容。接口1330可以与彼此不同类型的一个或多个接口兼容。
基于本文档中公开的存储器件的图13-16中的电子设备或系统的以上示例中的特征可以在各种设备、系统或应用中实现。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、带有无线通信功能的手表或其他可穿戴设备。
尽管该专利文件包含许多细节，但是这些细节不应解释为对任何发明或可要求保护的范围的限制，而应解释为可能特定于特定发明的特定实施例的特征的描述。在单独的实施例的上下文中在该专利文件中描述的某些特征也可以在单个实施例中组合实现。相反，在单个实施例的上下文中描述的各种特征也可以分别在多个实施例中或以任何合适的子组合来实现。此外，尽管以上可以将特征描述为以某些组合起作用并且甚至最初如此宣称，但是在某些情况下，声称的组合中的一个或多个特征可以从组合中去除，并且可以将所要求保护的组合用于子组合或子组合的变体。
类似地，虽然在附图中以特定顺序描绘了操作，但是这不应理解为要求以所示的特定顺序或按顺序执行这样的操作，或者执行所有示出的操作以实现期望的效果。此外，在该专利文件中描述的实施例中的各种系统组件的分离不应被理解为在所有实施例中都需要这种分离。
仅描述了一些实施方式和示例。基于该专利文件中所描述和示出的内容，可以进行其他实施方式、提升和变形。

Claims (43)

1.一种电子设备，其包括半导体存储器，所述半导体存储器包括：
衬底，其包括其中布置有多个可变电阻元件的第一区域、在第一方向上设置在所述第一区域的一侧上的第二区域、以及在与第一方向交叉的第二方向上设置在所述第一区域的另一侧上的第三区域；
多条第一线，其设置在所述衬底上方并在第一方向上跨过所述第一区域和所述第二区域延伸；
多条第二线，其设置在所述第一线上方并且在第二方向上跨过所述第一区域和所述第三区域延伸；
可变电阻元件，位于所述第一线和所述第二线的交点处且在所述第一线和所述第二线之间；
接触插塞，其设置在所述第三区域中，并且其上端耦接至所述第二线；以及
材料层，其在所述第一区域中插设于所述第二线与所述可变电阻元件之间、而在所述第三区域中在所述第二线与所述接触插塞之间的部位不存在，该材料层增加所述可变电阻元件的电阻。
2.根据权利要求1所述的电子设备，其中，所述材料层的电阻大于所述第一线或所述第二线的电阻。
3.根据权利要求1所述的电子设备，其中，所述材料层包括绝缘材料，以及
随着所施加电压的增加，穿过所述材料层的电流流量增加。
4.根据权利要求1所述的电子设备，其中，所述材料层的厚度为几埃至几十埃。
5.根据权利要求1所述的电子设备，其中，所述材料层的一部分覆盖所述第一区域，并且所述材料层的覆盖所述第一区域的一部分具有实质上均匀的厚度。
6.根据权利要求5所述的电子设备，其中，所述材料层还覆盖与所述第一区域相邻的所述第三区域的边缘部分，并且所述第三区域的中间部分未被所述材料层覆盖。
7.根据权利要求1所述的电子设备，其中，在所述第一区域中，所述材料层具有与所述第二线重叠的线形。
8.根据权利要求7所述的电子设备，其中，所述材料层还延伸至与所述第一区域相邻的所述第三区域的边缘部分，并且所述材料层不存在于所述第三区域的中间部分。
9.根据权利要求1所述的电子设备，其中，所述半导体存储器还包括：
层间绝缘层，所述接触插塞穿过所述层间绝缘层，以及
其中，所述第三区域中的所述层间绝缘层的上表面随着其远离所述第一区域而高度降低。
10.根据权利要求1所述的电子设备，其中，所述第二线和所述接触插塞彼此直接接触。
11.根据权利要求1所述的电子设备，其中，所述第一区域中的所述材料层的厚度是恒定的，并且
所述第三区域中的所述材料层的厚度可变。
12.根据权利要求1所述的电子设备，其中，所述第三区域中的所述第二线的至少一部分的厚度大于所述第一区域中的所述第二线的厚度。
13.一种电子设备，其包括半导体存储器，所述半导体存储器包括：
衬底，其包括其中布置有多个可变电阻元件的第一区域、在第一方向上设置在所述第一区域的一侧上的第二区域、以及在与所述第一方向交叉的第二方向上设置在所述第一区域的另一侧上的第三区域；
多条第一线，设置在所述衬底上方并在第一方向上跨过所述第一区域和所述第二区域延伸；
多条第二线，设置在所述第一线上方并且在第二方向上跨过所述第一区域和所述第三区域延伸；
可变电阻元件，位于所述第一线和所述第二线的交点处且在第一线和第二线之间；
接触插塞，其设置在所述第三区域中，并且其上端耦接至所述第二线；以及
材料层，其在所述第一区域中插设于所述第二线与可变电阻元件之间、并延伸到所述第三区域，所述材料层增加所述可变电阻元件的电阻，
其中，所述第一区域中的材料层的厚度是恒定的，且所述第三区域中的材料层的厚度可变。
14.根据权利要求13所述的电子设备，其中，所述材料层的电阻大于所述第一线的电阻和所述第二线的电阻。
15.根据权利要求13所述的电子设备，其中，所述材料层包括绝缘材料，并且
随着所施加电压的增加，穿过材料层的电流流量增加。
16.根据权利要求13所述的电子设备，其中，所述材料层的厚度为几埃至几十埃。
17.根据权利要求13所述的电子设备，其中，所述材料层的一部分覆盖所述第一区域，并且所述材料层的覆盖所述第一区域的一部分具有实质上均匀的厚度。
18.根据权利要求17所述的电子设备，其中，所述材料层还覆盖与所述第一区域相邻的所述第三区域的边缘部分，并且所述第三区域的中间部分未被所述材料层覆盖。
19.根据权利要求13所述的电子设备，其中，在所述第一区域中，所述材料层具有与所述第二线重叠的线形。
20.根据权利要求19所述的电子设备，其中，所述材料层延伸到与所述第一区域相邻的所述第三区域的边缘部分，并且所述材料层不存在于所述第三区域的中间部分。
21.根据权利要求13所述的电子设备，其中，所述半导体存储器还包括：
层间绝缘层，所述接触插塞穿过所述层间绝缘层，以及
其中，所述第三区域中的所述层间绝缘层的上表面随着其远离所述第一区域而高度降低。
22.根据权利要求13所述的电子设备，其中，所述第二线和所述接触插塞彼此直接接触。
23.根据权利要求13所述的电子设备，其中，所述第三区域中的所述第二线的最薄部分的厚度大于所述第一区域中的所述第二线的最薄部分的厚度。
24.一种用于制造包括半导体存储器的电子设备的方法，该方法包括：
提供衬底，该衬底包括第一区域、在第一方向上设置在所述第一区域的一侧上的第二区域、以及在与所述第一方向交叉的第二方向上设置在所述第一区域的另一侧上的第三区域；
在所述衬底上方形成在第一方向上跨过所述第一区域和所述第二区域延伸的多条第一线；
在所述第一区域中的第一线上方形成多个可变电阻元件；
形成填充所述可变电阻元件之间的空间的层间绝缘层；
在所述第三区域中形成穿过所述层间绝缘层的接触插塞；
形成覆盖所述可变电阻元件、所述层间绝缘层和所述接触插塞的材料层，该材料层增加所述可变电阻元件的电阻；
去除设置在所述接触插塞上方的材料层的一部分，以形成材料层图案；以及
在所述材料层图案和所述接触插塞上方形成多条第二线，所述多条第二线在第二方向上跨过所述第一区域和所述第三区域延伸。
25.根据权利要求24所述的方法，其中，通过平坦化工艺来执行去除所述材料层的一部分。
26.根据权利要求25所述的方法，其中所述平坦化工艺是化学机械抛光工艺CMP。
27.根据权利要求25所述的方法，其中，所述第一区域的图案密度大于所述第三区域的图案密度，并且
第三区域中的材料层的去除率大于第一区域中的材料层的去除率。
28.根据权利要求25所述的方法，其中，当去除所述材料层的一部分时，去除所述第三区域中的所述层间绝缘层的一部分和所述接触插塞的一部分。
29.根据权利要求24所述的方法，其中，所述可变电阻元件具有与所述第一线重叠的线形，并且所述方法还包括：
在形成第二线之后，蚀刻由第二线暴露的可变电阻元件和材料层图案的部分。
30.根据权利要求24所述的方法，其中，所述可变电阻元件位于所述第一线和所述第二线的交点处，并且每个所述可变电阻元件具有岛形状。
31.根据权利要求24所述的方法，还包括：
在形成所述第二线之后，蚀刻由所述第二线暴露的所述材料层图案的部分。
32.根据权利要求24所述的方法，其中，所述材料层包括绝缘材料，并且
随着所施加电压的增加，穿过所述材料层的电流流量增加。
33.根据权利要求24所述的方法，其中，所述材料层的厚度为几埃至几十埃。
34.根据权利要求24所述的方法，其中，所述材料层图案的一部分覆盖所述第一区域，以及所述材料层图案的覆盖所述第一区域的一部分具有实质上均匀的厚度。
35.根据权利要求34所述的方法，其中，所述材料层图案覆盖与所述第一区域相邻的所述第三区域的边缘部分，并且所述第三区域的中间部分未被所述材料层图案覆盖。
36.根据权利要求24所述的方法，其中，在所述第一区域中，所述材料层图案具有与所述第二线重叠的线形。
37.根据权利要求24所述的方法，其中，所述材料层图案延伸至与所述第一区域相邻的所述第三区域的边缘部分，并且所述材料层图案不存在于所述第三区域的中间部分。
38.根据权利要求24所述的方法，还包括：
在形成所述第一线之前，形成设置在所述第一线下方并耦接到所述第一线的第二接触插塞。
39.根据权利要求24所述的方法，其中，所述第二线和所述第二接触插塞彼此直接接触。
40.根据权利要求24所述的方法，其中，所述第三区域比所述第二区域占据的面积大。
41.根据权利要求24所述的方法，其中，所述第一区域中的所述材料层图案的厚度是恒定的，并且
所述第三区域中的材料层图案的厚度可变。
42.根据权利要求24所述的方法，其中，所述第三区域中的所述第二线的最薄部分的厚度大于所述第一区域中的所述第二线的最薄部分的厚度。
43.根据权利要求24所述的方法，其中，所述可变电阻元件包括可变电阻层和电耦接至所述可变电阻层的选择元件层。
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