CN111668251A - 电子设备及其制造方法 - Google Patents

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Abstract

本发明提供一种电子器件设备及其制造方法。电子设备包括半导体存储器。制造该电子设备的方法，包括：形成从衬底的表面垂直延伸并具有横向突出的第一上部的第一存储单元，形成从衬底的表面垂直延伸并具有朝向第一上部横向突出的第二上部的第二存储单元，并在第一存储单元和第二存储单元之上形成衬垫层，该衬垫层具有设置在第一上部之上的第一部分和设置在第二上部之上的第二部分，该衬垫层的第一部分与第二部分彼此接触。

Description

电子设备及其制造方法
相关申请的交叉引用
本申请要求2019年3月5日提交的发明名称为“电子设备及其制造方法”、申请号为10-2019-0025229的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本专利文件涉及存储电路或器件及其在电子设备或系统中的应用。
背景技术
近来，随着电子设备趋向于小型化、低功耗、高性能和多功能等，已经要求能够在诸如计算机、便携式通信设备等的各种电子设备中储存信息的半导体器件。这种半导体器件包括可以通过根据施加的电压或电流而在不同的电阻状态之间切换来储存数据的半导体器件。这种半导体器件包括，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
本公开描述了存储电路和存储器件，以及存储电路和存储器件在电子设备或系统中的应用。本公开还描述了电子设备的各种实施方式，其可以改善操作特性，便利于制造工艺，并减少制造工艺中的缺陷。
在一种实施方式中，一种电子设备可以包括半导体存储器，其中，所述半导体存储器可以包括：第一存储单元，其从衬底的表面垂直延伸并具有横向突出的第一上部；第二存储单元，其从所述衬底的表面垂直延伸并具有朝向所述第一上部而横向突出的第二上部；衬垫层，其沿着第一存储单元和第二存储单元的轮廓设置，所述衬垫层具有设置在所述第一上部之上的第一部分和设置在所述第二上部之上的第二部分，所述衬垫层的第一部分与第二部分彼此接触。
在另一实施方式中，一种用于制造包括半导体存储器的电子设备的方法可以包括：形成从衬底的表面垂直延伸并具有横向突出的第一上部的第一存储单元；形成从所述衬底的表面垂直延伸并具有朝向所述第一上部而横向突出的第二上部的第二存储单元；在所述第一存储单元和所述第二存储单元之上形成衬垫层，所述衬垫层具有设置在所述第一上部之上的第一部分和设置在所述第二上部之上的第二部分，所述衬垫层的第一部分与第二部分彼此接触。
在附图、说明书和权利要求中更详细地描述这些和其他方面、实施方式和相关优点。
附图说明
图1是根据比较示例的存储器件的截面图。
图2A、图3A、图4A、图5A和图6A是用于描述根据本公开的实施方式的制造存储器件的方法的平面图。
图2B、图3B、图4B、图4C、图5B、图5C和图6B是用于描述根据本公开的实施方式的制造存储器件的方法的截面图。
图7是根据本公开另一实施方式的存储器件的立体图。
图8是实施基于所公开的技术的存储电路的微处理器的配置图的示例。
图9是实施基于所公开的技术的存储电路的处理器的配置图的示例。
图10是实施基于所公开的技术的存储电路的系统的配置图的示例。
图11是实施基于所公开的技术的存储电路的数据储存系统的配置图的示例。
图12是实施基于所公开的技术的存储电路的存储系统的配置图的示例。
具体实施方式
下面参考附图详细描述所公开技术的各种示例和实施方式。
附图可能未必按比例绘制，并且在一些情况下，附图中的至少一些结构的比例可能已被夸大，以便清楚地示出所描述的示例或实施方式的某些特征。在附图或说明书中呈现具有呈多层结构的两个或更多个层的特定示例时，如所示的这些层的相对定位关系或布置这些层的顺序反映了所描述或示出的示例的特定实施方式，并且不同的相对定位关系或布置这些层的顺序是可能的。另外，所描述或示出的多层结构的示例可以不反映该特定多层结构中存在的所有层(例如，一个或更多个附加层可以存在于两个示出的层之间)。作为具体示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但也可以表示一个或更多个其他中间层可以存在于第一层与第二层或衬底之间的结构。
图1是根据比较示例的存储器件的截面图。
参考图1，存储器件可以包括形成在衬底SUB之上的多个存储单元MC。
每个存储单元MC可以具有底部电极BE、可变电阻层VR和顶部电极TE的层叠结构。
可变电阻层VR可以根据通过底部电极BE和顶部电极TE施加到其的电压或电流而在不同的电阻状态之间切换，从而储存数据。
这里，可变电阻层VR可以包括相变材料。根据通过底部电极BE和顶部电极TE流向其的电流量所产生的焦耳热、以及冷却时间，相变材料可以在非晶态与结晶态之间切换。当相变材料处于非晶态时，相变材料可以处于相对高的电阻状态。另一方面，当相变材料处于结晶态时，相变材料可以处于相对低的电阻状态。可变电阻层VR可以利用相变材料的这种电阻差异来储存数据。
相变材料从非晶态变为结晶态的操作可以被称为设置操作，并且执行设置操作所需的电流可以被称为设置电流。此外，相变材料从结晶态变为非晶态的操作可以被称为复位操作，并且执行复位操作所需的电流可以被称为复位电流。
当电流被施加到相变材料并因此相变材料的温度达到熔点时，相变材料从结晶态变为非晶态。另一方面，当电流被施加到相变材料并因此相变材料的温度达到结晶温度时，相变材料从非晶态变为结晶态，该结晶温度低于熔点。因此，用于将结晶态变为非晶态所需的复位电流大于用于将非晶态变为结晶态所需的设置电流。
然而，为改变相变材料的电阻状态而产生的热可能通过周围环境而损失，例如，通过填充在存储单元MC之间的空间中的隔离材料(未示出)而损失，因此所产生的热中的仅一部分可以用于改变相变材料的电阻状态。这种热损失可能要增大设置电流的电平和复位电流的电平以改变相变材料的电阻状态。特别是，由于在复位操作中需要大大提高相变材料的温度，所以复位电流的增大可能变得更成问题。
另外，当这种热传递到周围环境时，可能导致影响相邻存储单元MC的相变材料的热干扰现象。随着存储器件变得高度集成并因此存储单元MC之间的距离变得更近，热干扰现象可能进一步加强。由于热干扰现象，在存储器件的操作中可能发生错误，并且存储器件的可靠性可能因此而劣化。
在下文中，将介绍一种存储器件及其制造方法，其可以通过在存储器件中减少热损失和/或减少向周围环境的热传递来解决上述缺点。
图2A至图6B是用于描述根据本公开的实施方式的制造存储器件的方法的图。图2A、图3A、图4A、图5A和图6A是平面图；图2B、图3B、图4B、图5B和图6B是分别沿图2A、图3A、图4A、图5A和图6A的线A-A'截取的截面图；以及图4C和图5C是分别沿图4A和图5A的线B-B'截取的截面图。
参考图2A和图2B，可以提供其中形成了所需的下部结构(未示出)的衬底100。例如，所述下部结构可以包括诸如字线的线，所述字线耦接到存储单元的下端以便该字线向存储单元提供电压或电流。
然后，下电极层110、选择元件层120、中间电极层130、可变电阻层140和上电极层150可以依次层叠在衬底100上。
下电极层110可以设置在存储单元的最下部，以提供存储单元与衬底100的一部分(例如，字线)之间的连接。下电极层110可以具有单层结构或多层结构，所述单层结构或多层结构包含诸如金属或金属氮化物的低电阻导电材料。
选择元件层120可以具有阈值开关特性。当提供给选择元件层120的上端与下端的电压的幅度小于预定阈值电压时，可以阻止或几乎不允许流过选择元件层120的电流。当电压的幅度超过该阈值电压时，流过选择元件层120的电流可以突然增大。因此，选择元件层120的阈值开关特性被用于控制对可变电阻层140的接入。
选择元件层120可以包括二极管、OTS(双向阈值开关)材料例如硫族化物材料、MIEC(混合离子电子导电)材料例如含金属的硫族化物材料、MIT(金属绝缘体转变)材料诸如NbO2或VO2等、或具有相对宽的带隙的隧穿隔离材料诸如SiO2或Al2O3等。
中间电极层130可以将选择元件层120与可变电阻层140物理地分离，并且可以将选择元件层120与可变电阻层140电连接。中间电极层130可以具有单层结构或者多层结构，所述单层结构或者多层结构包含诸如金属或金属氮化物的低电阻导电材料。
可变电阻层140可以具有以下可变电阻特性：根据提供给可变电阻层140的上端与下端的电压或电流而在不同的电阻状态之间切换，从而分别储存与不同的电阻状态相对应的不同数据。可变电阻层140可以具有通过单个层呈现出可变电阻特性的单层结构，或者通过两层或更多层的组合而呈现出可变电阻特性的多层结构。
例如，可变电阻层140可以包括相变材料，该相变材料能够通过根据流过可变电阻层140的电流所产生的焦耳热而在非晶态与结晶态之间切换。然而，实施方式不限于此。在另一实施方式中，可变电阻层140可以具有单层结构或多层结构，所述单层结构或多层结构包含用于RRAM、PRAM、MRAM或FRAM等的一种或更多种材料。所述材料可以包括：金属氧化物诸如基于钙钛矿的氧化物、过渡金属氧化物等、相变材料诸如基于硫族化物的材料、铁磁材料、和铁电材料等。
本实施方式可以应用于需要防止从存储单元的热损失或相邻存储单元之间的热传递的任何情况。
上电极层150可以设置在存储单元的最上部，以提供存储单元与存储单元之上的导电元件(例如位线)之间的连接。上电极层150可以包括单层结构或多层结构，所述单层结构或多层结构包含诸如金属或金属氮化物的低电阻导电材料。
然后，可以选择性地刻蚀上电极层150以形成每个存储单元的上电极150A。在平面图中，上电极150A可以具有岛形，使得多个存储单元的上电极150A可以彼此分开地布置。为了便于说明，图2A示出了四个上电极150A，其沿着平行于线A-A'的第一方向和基本垂直于第一方向的第二方向以矩阵形式布置。然而，实施方式不限于此。在另一实施方式中，上电极150A的数量和布置可以进行各种修改。
另外，在图2A中，尽管上电极150A在平面图中具有矩形形状，但是上电极150A可以具有与矩形形状不同的形状。例如，上电极150A可以具有圆形或椭圆形等形状。
在截面图中，上电极150A可以具有带有倾斜形状的侧壁，使得其侧表面与衬底100的表面形成锐角。因此，上电极150A的宽度可以从顶部到底部急剧增大。在一个实施方式中，当根据存储单元的尺寸确定上电极150A的上部处的宽度时，所述锐角可以在45°至89°的范围。在另一实施方式中，上电极150A的下部处的宽度与上部处的宽度的比例在1.1至2的范围。
可以通过使用刻蚀气体执行各向异性刻蚀工艺来形成具有倾斜侧壁形状的上电极150A。在各向异性刻蚀工艺中，产生大量聚合物。随着在刻蚀工艺中产生的聚合物沉积在刻蚀表面上时，获得具有倾斜侧壁形状的上电极150A。然而，实施方式不限于此。在其他实施方式中，可以通过各种刻蚀方法获得具有逐渐增大的宽度的梯形形状等的上电极150A。
参考图3A和图3B，可以刻蚀可变电阻层140、中间电极层130、选择元件层120和下电极层110以形成可变电阻图案140A、中间电极130A、选择元件图案120A和下电极110A。下电极110A、选择元件图案120A、中间电极130A、可变电阻图案140A与上电极150A的层叠结构可以被称为存储单元MC。存储单元MC具有柱体结构。
当对可变电阻层140、中间电极层130、选择元件层120和下电极层110进行刻蚀时，上电极150A可能被部分地刻蚀。然而，由于上电极150A可以包含具有比可变电阻层140、中间电极层130、选择元件层120和下电极层110更低的刻蚀速率的材料，因此在刻蚀工艺之后上电极150A可以保持倾斜侧壁形状。
在平面图中，由于多个存储单元MC具有岛形，因此多个存储单元MC可以是彼此分开地布置的。在图3A中，四个存储单元MC沿第一方向和第二方向以矩阵形式布置，但是实施方式不限于此。在另一实施方式中，存储单元MC的数量和布置可以进行各种修改。虽然图3A示出了具有矩形平面形状的存储单元MC，但是下电极110A、选择元件图案120A、中间电极130A、可变电阻图案140A和上电极150A中的每一个的平面形状和尺寸可以彼此不同并且可以进行各种修改。
在截面图中，存储单元MC的除了上电极150A之外的剩余部分的上表面的宽度，例如，可变电阻图案140A的上表面的宽度，可以在任何方向上比上电极150A的下表面的宽度更小。因此，底切(undercut)区域可以形成在上电极150A之下，并且上电极150A的下部的边缘可以从存储单元MC的位于上电极150A之下的剩余部分的侧表面向外突出。例如，上电极150A的下部的边缘可以从可变电阻图案140A的侧表面突出。在下文中，上电极150A的下部的突出边缘可以被称为上电极150A的突出部分。
此外，在图3B中，存储单元MC的剩余部分，即下电极110A、选择元件图案120A、中间电极130A和可变电阻图案140A的层叠结构，具有基本恒定的宽度，因此，该层叠结构的侧表面具有基本垂直的形状。在这种情况下，在存储单元MC的所有部分之中，上电极150A的下表面可以具有最大宽度。
然而，实施方式不限于图3B。在另一实施方式中，下电极110A、选择元件图案120A、中间电极130A和可变电阻图案140A的层叠结构可以具有彼此不同的宽度，或者该层叠结构的宽度可以从顶部到底部增大，假设底切区域形成在上电极150A之下以形成上电极150A的突出部分。
例如，当使用各向同性刻蚀来刻蚀可变电阻层140时，可以获得上电极150A之下的底切区域，因此可变电阻图案140A的上表面可以在任何方向上具有比上电极150A的下表面更小的宽度。此外，通过使用各向同性刻蚀来刻蚀中间电极层130、选择元件层120和下电极层110，可以获得具有比上电极150A的下表面更小的宽度的下电极110A、选择元件图案120A和中间电极130A。然而，实施方式不限于此。可以通过各种刻蚀方法形成存储单元MC的具有比上电极150A的下表面更小的宽度的剩余部分。
在用于形成下电极110A、选择元件图案120A、中间电极130A和可变电阻图案140A的各向同性刻蚀期间，上电极150A也可能被刻蚀。因此，当形成上电极150A的突出部分时，该突出部分应该被形成为使得在所述各向同性刻蚀之后底切区域仍然存在于上电极150A之下。
参考图4A至图4C，可以沿着衬底100和存储单元MC的暴露表面形成衬垫层(linerlayer)160。
衬垫层160可以包括第一衬垫层160A和第二衬垫层160B。第一衬垫层160A可以包围存储单元MC以在后续工艺中保护存储单元MC。例如，第一衬垫层160A可以包含诸如SiN或SiCN等的氮化物，以防止存储单元MC被氧化。第二衬垫层160B可以在后续工艺中保护第一衬垫层160A与待掩埋于存储单元MC之间的空间中的材料之间的界面。
例如，当在后续工艺中用可流动的隔离材料填充存储单元MC之间的空间时，第二衬垫层160B可以防止在该可流动的隔离材料中出现空隙。第二衬垫层160B可以包括诸如SiO2等的氧化物。
尽管在图4A至图4C中示出的本实施方式中，衬垫层160具有第一衬垫层160A与第二衬垫层160B的双层结构，但是实施方式不限于此。在另一实施方式中，可以沿着存储单元MC和衬底100的暴露表面形成单层结构或多层结构的衬垫层，在所述多层结构中层叠三个层或更多层。
在另一个实施例中，衬垫层160可以具有其中将第一衬垫层160A与第二衬垫层160B交替地层叠多于一次的多层结构。由于界面的数量随着形成衬垫层160的层数的增加而增加，因此可以额外防止从存储单元MC的热损失和/或向存储单元MC外围的热传递。
这里，位于存储单元MC中的特定存储单元MC的上电极150A的突出部分上的衬垫层160的一部分可以与位于沿第一方向和第二方向与该特定存储单元MC相邻的存储单元MC的上电极150A的突出部分上的衬垫层160的一部分相接触。在下文中，两个相邻的存储单元MC的衬垫层160的所述部分彼此接触的部分可以被称为衬垫层160的接触部分CP。可以通过调整衬垫层160的厚度或通过调整形成衬垫层160的层的数量来形成接触部分CP。
参考图4A，包围特定存储单元MC的衬垫层160可以具有四个接触部分CP。包围特定存储单元MC的衬垫层160可以包括这样两个接触部分CP：其与包围沿第一方向在特定存储单元MC两侧的两个相邻存储单元MC的衬垫层160相接触。此外，包围特定存储单元MC的衬垫层160可以包括这样两个接触部分CP：其与包围沿第二方向在特定存储单元MC两侧的两个相邻存储单元MC的衬垫层160相接触。
另外，可以由包围沿第一方向和第二方向布置的四个相邻存储单元MC的衬垫层160的四个相邻接触部分CP限定开口O。因此，在第一方向或第二方向上的两个相邻存储单元MC之间的空间可以被位于接触部分CP处的衬垫层160覆盖，但是在第三方向上的两个相邻存储单元MC之间的空间可能不能被衬垫层160覆盖，而是开口O可以存在于其中。第三方向可以是相对于第一方向和第二方向而言的对角线方向，并且对应于线B-B'。
参考图4B，在第一方向或第二方向上的两个相邻存储单元MC之间的空间可以包括在衬垫层160的接触部分CP下方的下部空间和在衬垫层160的接触部分CP上方的上部空间。具体地，由衬垫层160覆盖的空隙V可以形成在衬垫层160的接触部分CP下方。另一方面，如图4C所示，在第三方向上的两个相邻存储单元MC之间的空间可以是开放的，而不被衬垫层160覆盖。
如上所述的衬垫层160的形成可具有以下优点。
因为在形成衬垫层160之后并且在执行后续工艺(例如，将参考图5A和图5B描述的工艺)之前存储单元MC由衬垫层160的接触部分CP支撑，所以可以防止存储单元MC的倾斜。因此，沿第一方向或第二方向布置的两个相邻存储单元MC可以在其间具有足够的空间而没有倾斜的风险。
图5A和图5B示出了用可流动的隔离材料填充空隙V的工艺。即使因为各种原因在填充工艺之后空隙V的至少一部分保留而未被可流动的隔离材料填充，但是由于存储单元MC由衬垫层160的接触部分CP支撑，所以也可以防止存储单元MC倾斜。
另外，由于衬垫层160是沿着存储单元MC的暴露表面(即，轮廓)而形成的，因此可以使空隙V的尺寸最大化。随着空隙V的尺寸增大，可以使填充存储单元MC之间的空间的可流动的隔离材料的体积或量最大化，因此使用可流动的隔离材料的优点，例如，防止从存储单元MC的热损失和/或存储单元MC之间的热传递，可以被最大化。
此外，如图5A和图5B所示，用可流动的隔离材料填充空隙V的工艺，可以通过确保开口O来实现。
通过简单地控制衬垫层160的厚度使得在沿第一方向和第二方向布置的存储单元MC之间形成接触部分CP，可以确保上述优点。还可以存在另一个优点，即简化了存储器件的制造工艺。
参考图5A至图5C，可流动的隔离材料170可以被形成为覆盖图4A至图4C的所得结构。可以提供可流动的隔离材料170以完全覆盖存储单元MC并且填充存储单元MC之间的空间。此时，可以经由开口O提供可流动的隔离材料170，并且其填充阻塞在第一方向和第二方向上的空隙V。在该实施方式中，空隙V完全被可流动的隔离材料170填充。然而，在另一实施方式中，空隙V的一部分可以保留而未被可流动的隔离材料170填充。可选地，可以用可流动的隔离材料170完全填充空隙V，但是可流动的隔离材料170的一部分可能会损失并且因此空隙V的一部分可能保留。
这里，可流动的隔离材料170可以包括具有低介电常数的材料，例如，具有小于2.5的k值的材料，以使存储单元MC彼此充分隔离。此外，可流动的隔离材料170可以包括具有低导热性的材料，例如，具有小于0.04W/mK的K值的材料，以防止从存储单元MC的热损失以及存储单元MC之间的热传递。可流动的隔离材料170的导热性可以低于衬垫层160的导热性。在一个实施方式中，可流动的隔离材料170可以包括SiOC材料，并且还可以包括诸如氢(H)、氮(N)等的杂质。
可以省略可流动的隔离材料170的填充工艺。然而，当省略了可流动的隔离材料170的填充工艺时，存储单元MC之间的空间(例如，空隙V)可以处于真空状态或者可以被空气填充。即使真空或空气的导热性比氧化物低很多，但是也可能需要在存储单元MC之间的空间(诸如空隙V)中填充可流动的隔离材料170，以防止空隙V在后续工艺中成为导致工艺失败的原因。
如上所述，在该实施方式中，通过沿着存储单元MC和衬底100的暴露表面形成衬垫层160，可以使存储单元MC之间的空间(诸如空隙V)的尺寸最大化，并且可以用可流动的隔离材料170填充这个大的空间。结果，从存储单元MC的热损失和存储单元MC之间的热传递可以被最小化，并且还可以防止工艺缺陷。
尽管未示出，但是可流动的隔离材料170可以通过后续工艺或在时间过程中被固化。
参考图6A和图6B，可以对可流动的隔离材料170和衬垫层160执行平坦化工艺，例如化学机械抛光(CMP)工艺，直到暴露出上电极150A的上表面。在平坦化工艺之后保留在存储单元MC之间的可流动的隔离材料由附图标记170A表示。
再次参考图6A和图6B，本实施方式的存储器件可以包括形成在衬底100之上并且沿着第一方向和第二方向以矩阵形式布置的多个存储单元MC。
存储单元MC的侧表面的至少一部分可以具有突出的形状。在该实施方式中，每个存储单元MC可以包括下电极110A、选择元件图案120A、中间电极130A、可变电阻图案140A与上电极150A的层叠结构。
底切区域可以形成在上电极150A之下，使得突出部分形成在上电极150A的下部处。可变电阻图案140A的上表面的宽度可以在任何方向上小于上电极150A的下表面的宽度。
此外，下电极110A、选择元件图案120A、中间电极130A和可变电阻图案140A的宽度可以基本恒定，并且在任何方向上小于上电极150A的下表面的宽度。在一些情况下，在存储单元MC中，可以省略下电极110A、选择元件图案120A和中间电极130A中的至少一个。
衬垫层160可以沿着存储单元MC的轮廓形成。在沿第一方向或第二方向的相邻存储单元MC的上电极150A的突出部分上形成的衬垫层160的部分可以彼此接触。另一方面，在沿第三方向彼此相邻的存储单元MC的上电极150A的突出部分上形成的衬垫层160的部分可以彼此间隔开。
因此，可以通过在第三方向上的存储单元MC之间的开放空间引入可流动的隔离材料170A，并且可流动的隔离材料170A可以填充在第一方向和第二方向上的由衬垫层160包围的空隙V。结果，可以用可流动的隔离材料170A填充在所有方向上的存储单元MC之间的空间。
这里，可流动的隔离材料170A可以具有比衬垫层160低的导热性，从而减少从存储单元MC的热损失或存储单元MC之间的热传递。
结果，通过如上所述形成衬垫层160和可流动的隔离材料170A，可以显著地防止由于从存储单元MC的热损失或存储单元MC之间的热传递引起的热干扰。
图7是示出根据本公开另一实施方式的存储器件的立体图。
参考图7，存储器件可以包括第一层叠结构和第二层叠结构。第二层叠结构在垂直于衬底(未示出)的表面的方向上、例如在相对于图7的取向的垂直方向上，设置在第一层叠结构上。
第一层叠结构可以包括设置在衬底之上的第一字线WL1、设置在第一字线WL1之上并且沿基本垂直于第一字线WL1的方向延伸的公共位线CBL、以及设置在第一字线WL1与公共位线CBL的交叉处并且位于第一字线WL1与公共位线CBL之间的存储单元MC。
此外，第二层叠结构可以包括公共位线CBL、设置在公共位线CBL之上并且沿基本垂直于公共位线CBL的方向延伸的第二字线WL2、以及设置在第二字线WL2与公共位线CBL的交叉处并且位于第二字线WL2与公共位线CBL之间的存储单元MC。
这里，第一字线WL1的延伸方向和第二字线WL2的延伸方向可以是上面参考图2A至图6B描述的第一方向与第二方向中的任何一个，公共位线CBL的延伸方向可以是上述第一方向与第二方向中的另一个。
图7中所示的存储单元MC可以具有与图6A和图6B中所示的存储单元MC基本相同的配置。因此，在图7中，可以沿着存储单元MC的轮廓形成衬垫层，并且可以在形成有衬垫层的存储单元MC之间的空间中提供可流动的隔离材料。这里，包围在第一字线WL1和第二字线WL2的延伸方向上以及在公共位线CBL的延伸方向上彼此相邻的存储单元MC的衬垫层部分可以具有彼此接触的部分。另一方面，包围在其他方向上彼此相邻的存储单元MC的衬垫层部分可以彼此分离。
尽管在该实施方式中垂直层叠了两个层叠结构，但是可以形成一个层叠结构，或者可以垂直层叠三个或更多个层叠结构。
基于所公开的技术的上述和其他存储电路或半导体器件可以用在一系列设备或系统中。图8-图12提供了可以实施本文公开的存储器件的设备或系统的一些示例。
图8是实施基于所公开的技术的存储电路的微处理器的配置图的示例。
参考图8，微处理器1000可以执行任务以控制和调整从各种外部设备接收数据、处理数据、以及将处理结果输出到外部设备的一系列过程。微处理器1000可以包括存储器单元1010、操作单元1020和控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储器单元1010是在微处理器1000中储存数据的部分，比如处理器寄存器或寄存器等。存储器单元1010可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储器单元1010可以包括各种寄存器。存储器单元1010可以执行以下功能：临时储存要由操作单元1020执行操作的数据、执行操作的结果数据、和储存有用于执行操作的数据的地址。
存储器单元1010可以包括根据实施方式的一个或更多个上述半导体器件。例如，存储器单元1010可以包括：形成在衬底之上的多个存储单元，每个存储单元的侧表面包括相对于第二部分突出的第一部分和位于第一部分下方的第二部分；衬垫层，其沿着存储单元的侧表面形成，所述存储单元包括第一存储单元和沿特定方向与第一存储单元相邻的第二存储单元，并且位于第一存储单元的第一部分之上的衬垫层与位于第二存储单元的第一部分之上的衬垫层接触；以及隔离材料，其填充衬垫层之间的空间的至少一部分，并且具有比衬垫层低的导热性。由此，可以改善存储器单元1010的操作特性。结果，可以改善微处理器1000的操作特性。
操作单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储器单元1010、操作单元1020和微处理器1000的外部设备接收信号，执行命令的提取、解码、以及微处理器1000的信号的输入和输出控制，并且执行由程序表示的处理。
根据本实施方式的微处理器1000可以另外包括高速缓冲存储器单元1040，其可以临时储存要从除存储器单元1010之外的外部设备输入或者要被输出到外部设备的数据。在这种情况下，高速缓冲存储器单元1040可以通过总线接口1050与存储器单元1010、操作单元1020和控制单元1030交换数据。
图9是实施基于所公开的技术的存储电路的处理器的配置图的示例。
参考图9，处理器1100可以通过包括除微处理器的功能之外的各种功能来改善性能并实现多功能，所述微处理器执行任务以控制和调整从各种外部设备接收数据、处理数据、以及将处理结果输出到外部设备的一系列过程。处理器1100可以包括用作微处理器的核心单元1110、用于临时储存数据的高速缓冲存储器单元1120、以及用于在内部与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储器单元1111、操作单元1112和控制单元1113。
存储器单元1111是在处理器1100中储存数据的部分，比如处理器寄存器或寄存器等。存储器单元1111可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储器单元1111可以包括各种寄存器。存储器单元1111可以执行以下功能：临时储存将由操作单元1112执行操作的数据、执行操作的结果数据、和储存有用于执行操作的数据的地址。操作单元1112是在处理器1100中执行操作的部分。操作单元1112可以根据控制单元1113对命令进行解码的结果来执行四则算术运算、逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储器单元1111、操作单元1112和处理器1100的外部设备接收信号，执行命令的提取、解码、处理器1100的信号的输入和输出控制，以及执行由程序表示的处理。
高速缓冲存储器单元1120是临时储存数据以补偿以高速操作的核心单元1110与以低速操作的外部设备之间的数据处理速度上的差异的部分。高速缓冲存储器单元1120可以包括一级储存区1121、二级储存区1122和三级储存区1123。通常，高速缓冲存储器单元1120包括一级储存区1121和二级储存区1122，并且在需要高存储容量的情况下可以包括三级储存区1123。作为偶然性的需求，高速缓冲存储器单元1120可以包括增加数量的储存区。也就是说，可以根据设计来改变高速缓冲存储器单元1120中包括的储存区的数量。一级储存区1121、二级储存区1122和三级储存区1123储存和识别数据的速度可以相同或不同。在各个储存区1121、1122和1123的速度不同的情况下，一级储存区1121的速度可以最大。高速缓冲存储器单元1120的一级储存区1121、二级储存区1122和三级储存区1123中的至少一个储存区可以包括一个或更多个根据实施方式的上述半导体器件。例如，高速缓冲存储器单元1120可以包括：形成在衬底之上的多个存储单元，每个存储单元的侧表面包括相对于第二部分突出的第一部分和位于第一部分下方的第二部分；衬垫层，其沿着存储单元的侧表面形成，所述存储单元包括第一存储单元和沿特定方向与第一存储单元相邻的第二存储单元，并且位于第一存储单元的第一部分之上的衬垫层与位于第二存储单元的第一部分之上的衬垫层接触；以及隔离材料，其填充衬垫层之间的空间的至少一部分，并且具有比衬垫层低的导热性。由此，可以改善高速缓冲存储器单元1120的操作特性。结果，可以改善处理器1100的操作特性。
尽管图9中显示了一级储存区1121、二级储存区1122和三级储存区1123全部配置在高速缓冲存储器单元1120内部，但是要注意的是，高速缓冲存储器单元1120的一级储存区1121、二级储存区1122和三级储存区1123全部可以配置在核心单元1110外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度上的差异。同时，要注意的是，高速缓冲存储器单元1120的一级储存区1121可以设置在核心单元1110内部，并且二级储存区1122和三级储存区1123可以配置在核心单元1110外部，以加强补偿数据处理速度上的差异的功能。在另一实施方式中，一级储存区1121和二级储存区1122可以设置在核心单元1110内部，并且三级储存区1123可以设置在核心单元1110外部。
总线接口1130是连接核心单元1110、高速缓冲存储器单元1120与外部设备并且允许有效地传输数据的部分。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储器单元1120。多个核心单元1110与高速缓冲存储器单元1120可以直接连接或通过总线接口1130连接。多个核心单元1110可以以与上述的核心单元1110的配置相同的方式配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储器单元1120的一级储存区1121可以与多个核心单元1110的数量相对应地配置在每个核心单元1110中，并且二级储存区1122和三级储存区1123可以以通过总线接口1130共享的方式配置在多个核心单元1110外部。一级储存区1121的处理速度可以大于二级储存区1122和三级储存区1123的处理速度。在另一实施方式中，一级储存区1121和二级储存区1122可以与多个核心单元1110的数量相对应地配置在每个核心单元1110中，并且三级储存区1123可以以通过总线接口1130共享的方式配置在多个核心单元1110外部。
根据本实施方式的处理器1100还可以包括：储存数据的嵌入式存储器单元1140；通信模块单元1150，其能够以有线或无线方式向外部设备发送数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其对在处理器1100中处理的数据或从外部输入设备输入的数据进行处理，并将处理的数据输出到外部接口设备等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储器单元1120交换数据以及彼此交换数据。
嵌入式存储器单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)、以及具有与上述存储器类似的功能的存储器等等。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)或具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块，或者包括它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、或者电力线通信(PLC)，诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、或超宽带(UWB)，诸如无需传输线发送和接收数据的各种设备等。
存储器控制单元1160用于管理和处理在处理器1100与根据不同通信标准操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成设备电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态硬盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等的设备。
媒体处理单元1170可以对在处理器1100中处理的数据或者从外部输入设备以图像、语音和其他形式输入的数据进行处理，并将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)和高清晰度多媒体接口(HDMI)控制器等。
图10是实施基于所公开的技术的存储电路的系统的配置图的示例。
参考图10，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230和接口设备1240等。本实施方式的系统1200可以是使用处理器操作的各种电子系统，例如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、数字音乐播放器、PMP(便携式多媒体播放器)、相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统和智能电视，等等。
处理器1210可以将输入的命令解码并处理对于储存在系统1200中的数据的操作、比较等，并且控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单/多核处理器、图形处理单元(GPU)、应用处理器(AP)和数字信号处理器(DSP)，等等。
主存储器件1220是这样的储存器，其在程序执行时可以临时储存、调用和执行来自辅助存储器件1230的程序代码或数据，并且即使在切断电源时也可以保存所储存的内容。主存储器件1220可以包括一个或更多个根据实施方式的上述半导体器件。例如，主存储器件1220可以包括：形成在衬底之上的多个存储单元，每个存储单元的侧表面包括相对于第二部分突出的第一部分和位于第一部分下方的第二部分；衬垫层，其沿着存储单元的侧表面形成，所述存储单元包括第一存储单元和沿特定方向与第一存储单元相邻的第二存储单元，并且位于第一存储单元的第一部分之上的衬垫层与位于第二存储单元的第一部分之上的衬垫层接触；以及隔离材料，其填充衬垫层之间的空间的至少一部分，并且具有比衬垫层低的导热性。由此，可以改善主存储器件1220的操作特性。结果，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等，其中当电源被切断时所有内容被擦除。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，但是可以包括易失性存储器类型的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等，其中当电源被切断时所有内容被擦除。
辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括一个或更多个根据实施方式的上述半导体器件。例如，辅助存储器件1230可以包括：形成在衬底上的多个存储单元，每个存储单元的侧表面包括相对于第二部分突出的第一部分和位于第一部分下方的第二部分；衬垫层，其沿着存储单元的侧表面形成，所述存储单元包括第一存储单元和沿特定方向与所述第一存储单元相邻的第二存储单元，并且位于第一存储单元的第一部分之上的衬垫层与位于第二存储单元的第一部分之上的衬垫层接触；以及隔离材料，其填充衬垫层之间的空间的至少一部分，并且具有比衬垫层低的导热性。由此，可以改善辅助存储器件1230的操作特性。结果，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图11的附图标记1300)，例如利用磁性的磁带、磁盘，利用光学的激光盘，利用磁性和光学二者的磁光盘，固态硬盘(SSD)，USB存储器(通用串行总线存储器)，安全数字(SD)卡，迷你安全数字(mSD)卡，微安全数字(micro SD)卡，安全数字高容量(SDHC)卡，记忆棒卡，智能媒体(SM)卡，多媒体卡(MMC)，嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，但是可以包括数据储存系统(参考图11的附图标记1300)，诸如利用磁性的磁带、磁盘，利用光学的激光盘，使用磁性和光学二者的磁光盘，固态盘(SSD)，USB存储器(通用串行总线存储器)，安全数字(SD)卡，迷你安全数字(mSD)卡，微安全数字(micro SD)卡，安全数字高容量(SDHC)卡，记忆棒卡，智能媒体(SM)卡，多媒体卡(MMC)，嵌入式MMC(eMMC)和紧凑型闪存(CF)卡，等等。
接口设备1240可以用于执行在本实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)和通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块，以及可以包括它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如无需传输线发送和接收数据的各种设备，等等。
图11是实施基于所公开的技术的存储电路的数据储存系统的配置图的示例。
参考图11，数据储存系统1300可以包括：作为用于储存数据的组件、具有非易失性特性的储存设备1310，控制储存设备1310的控制器1320，用于与外部设备连接的接口1330，以及用于临时储存数据的临时储存设备1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用盘(DVD)和固态盘(SSD)等，以及可以是卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC))卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。
储存设备1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)，等等。
控制器1320可以控制储存设备1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，其用于执行以下操作：处理通过接口1330从数据储存系统1300外部输入的命令，等。
接口1330用于在数据储存系统1300与外部设备之间执行命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与在以下设备中使用的接口兼容，例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等，或可以与在类似于上述设备的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成设备电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)和USB(通用串行总线)等的接口兼容，或者可以与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
根据与外部设备、控制器和系统的接口的多样性和高性能，临时储存设备1340可以临时储存数据以用于在接口1330与储存设备1310之间有效地传输数据。用于临时储存数据的临时储存设备1340可以包括一个或更多个根据实施方式的上述半导体器件。临时储存设备1340可以包括：形成在衬底之上的多个存储单元，每个存储单元的侧表面包括相对于第二部分突出的第一部分和位于第一部分下方的第二部分；衬垫层，其沿着存储单元的侧表面形成，所述存储单元包括第一存储单元和沿特定方向与所述第一存储单元相邻的第二存储单元，并且位于第一存储单元的第一部分之上的衬垫层与位于第二存储单元的第一部分之上的衬垫层接触；以及隔离材料，其填充衬垫层之间的空间的至少一部分，并且具有比衬垫层低的导热性。由此，可以改善储存设备1310或临时储存设备1340的操作特性。结果，可以改善数据储存系统1300的操作特性和数据储存特性。
图12是实施基于所公开的技术的存储电路的存储系统的配置图的示例。
参考图12，存储系统1400可以包括：作为用于储存数据的组件、具有非易失性特性的存储器1410，控制存储器1410的存储器控制器1420，以及用于与外部设备连接的接口1430，等等。存储系统1400可以是卡类型，例如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡，等等。
用于储存数据的存储器1410可以包括一个或多个根据实施方式的上述半导体器件。例如，存储器1410可以包括：形成在衬底之上的多个存储单元，每个存储单元的侧表面包括相对于第二部分突出的第一部分和位于第一部分下方的第二部分；衬垫层，其沿着存储单元的侧表面形成，所述存储单元包括第一存储单元和沿特定方向与第一存储单元相邻的第二存储单元，并且位于第一存储单元的第一部分之上的衬垫层与位于第二存储单元的第一部分之上的衬垫层接触；以及隔离材料，其填充衬垫层之间的空间的至少一部分，并且具有比衬垫层低的导热性。由此，可以改善存储器1410的操作特性。结果，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，其用于执行操作并处理通过接口1430从存储系统1400外部输入的命令。
接口1430用于执行在存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与在以下设备中使用的接口兼容，例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等，或者可以与在类似于上述设备的设备中使用的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。
根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能，根据本实施方式的存储系统1400还可以包括缓冲存储器1440以用于在接口1430与存储器1410之间有效地传输数据。例如，用于临时储存数据的缓冲存储器1440可以包括一个或更多个根据实施方式的上述半导体器件。缓冲存储器1440可以包括：形成在衬底之上的多个存储单元，每个存储单元的侧表面包括相对于第二部分突出的第一部分和位于第一部分下方的第二部分；衬垫层，其沿着存储单元的侧表面形成，所述存储单元包括第一存储单元和沿特定方向与第一存储单元相邻的第二存储单元，并且位于第一存储单元的第一部分之上的衬垫层与位于第二存储单元的第一部分之上的衬垫层接触；以及隔离材料，其填充衬垫层之间的空间的至少一部分，并且具有比衬垫层低的导热性。由此，可以改善缓冲存储器1440的操作特性。结果，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，但是可以包括具有易失性特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。
基于本文件中公开的存储器件的图8-图12中的电子设备或系统的上述示例中的特征可以在各种设备、系统或应用中实施。一些示例包括移动电话或其他便携式通信设备、平板计算机、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数字相机，具有无线通信功能的腕表或其他可穿戴设备。
虽然本专利文件包含许多细节，但这些细节不应被解释为对任何发明或可要求保护的范围的限制，而是作为对于特定发明的特定实施例的特定特征的描述。在本专利文件中在单独的实施例的背景中描述的特定特征也可以在单个实施例中组合实施。相反，在单个实施例的背景中描述的各种特征也可以单独地或以任何合适的子组合在多个实施例中实施。此外，尽管在上面特征可以被描述为以特定组合起作用并且甚至最初如此要求保护，但是来自所要求保护的组合中的一个或更多个特征在某些情况下可以从组合中删除，并且所要求保护的组合可以针对子组合或子组合的变体。
类似地，虽然操作在附图中以特定顺序描绘，但是这不应该被理解为要求以所示的特定顺序或按相继顺序执行这些操作，或者执行所有示出的操作，以实现期望的结果。此外，在本专利文件中描述的实施例中的各种系统组件的分离不应被理解为在所有实施例中都需要这种分离。
仅描述了一些实施方式和示例。可以基于本专利文件中描述和示出的内容来做出其他实施方式、增强和变化。

Claims (20)

1.一种包括半导体存储器的电子设备，所述半导体存储器包括：
第一存储单元，其从衬底的表面垂直延伸，并具有横向突出的第一上部；
第二存储单元，其从所述衬底的表面垂直延伸，并具有朝向所述第一上部而横向突出的第二上部；和
衬垫层，其沿着所述第一存储单元和所述第二存储单元的轮廓设置，所述衬垫层具有设置在所述第一上部之上的第一部分和设置在所述第二上部之上的第二部分，所述衬垫层的所述第一部分与所述第二部分彼此接触。
2.根据权利要求1所述的电子设备，其中，所述第一存储单元和所述第二存储单元具有柱体结构，每个柱体结构包括下电极、主体和上电极，所述上电极具有倾斜侧壁形状和突出于所述主体的侧壁之外的部分，以及
其中，所述半导体存储器还包括隔离材料，所述隔离材料被提供在限定于所述第一存储单元与所述第二存储单元之间的空间中，所述隔离材料具有比所述衬垫层低的导热性。
3.根据权利要求2所述的电子设备，其中，所述隔离材料包括可流动的隔离材料，所述可流动的隔离材料包括SiOC，以及
其中，每个存储单元的所述主体包括可变电阻图案。
4.根据权利要求1所述的电子设备，其中，所述第一存储单元和所述第二存储单元具有柱体结构，每个柱结构包括主体和上电极，以及
其中，所述上电极的宽度从顶部到底部增大，使得所述上电极的侧表面与所述衬底的表面形成锐角。
5.根据权利要求4所述的电子设备，其中，所述锐角在45°至89°的范围。
6.根据权利要求1所述的电子设备，其中，所述第一存储单元和所述第二存储单元具有柱体结构，每个柱体结构包括下电极、主体和上电极，所述主体包括可变电阻图案，所述可变电阻图案包括相变材料。
7.根据权利要求1所述的电子设备，还包括：
第三存储单元，其从所述衬底的表面垂直延伸，并具有横向突出的第三上部，所述第三存储单元在相对于所述第一存储单元和所述第二存储单元被布置的方向而言的对角线方向上与所述第一存储单元相邻，
其中，所述衬垫层沿着所述第三存储单元的轮廓设置，所述衬垫层具有设置在所述第三上部之上的第三部分，所述衬垫层的所述第三部分与所述衬垫层的所述第一部分间隔开。
8.根据权利要求1所述的电子设备，其中，所述衬垫层具有包括第一衬垫层和第二衬垫层的多层结构，
其中，所述第一衬垫层包围所述第一存储单元和所述第二存储单元，并且所述第二衬垫层设置在所述第一衬垫层之上，以及
其中，所述第一衬垫层与所述第二衬垫层沿着所述第一存储单元和所述第二存储单元的轮廓交替层叠一次或更多次。
9.根据权利要求8所述的电子设备，其中，所述第一衬垫层包括氮化物。
10.根据权利要求8所述的电子设备，其中，所述第二衬垫层包括氧化物。
11.一种用于制造包括半导体存储器的电子设备的方法，所述方法包括：
形成第一存储单元，所述第一存储单元从衬底的表面垂直延伸，并具有横向突出的第一上部；
形成第二存储单元，所述第二存储单元从所述衬底的表面垂直延伸，并具有朝向所述第一上部而横向突出的第二上部；以及
在所述第一存储单元和所述第二存储单元之上形成衬垫层，所述衬垫层具有设置在所述第一上部之上的第一部分和设置在所述第二上部之上的第二部分，所述衬垫层的所述第一部分与所述第二部分彼此接触。
12.根据权利要求11所述的方法，还包括：
在限定于所述第一存储单元与所述第二存储单元之间的空间中提供隔离材料，所述隔离材料具有比所述衬垫层低的导热性，
其中，所述第一存储单元和所述第二存储单元具有柱体结构，每个柱体结构包括下电极、主体和上电极，所述上电极具有倾斜侧壁形状和突出于所述主体的侧壁之外的部分。
13.根据权利要求12所述的方法，其中，所述隔离材料包括可流动的隔离材料，所述可流动的隔离材料包括SiOC，以及
其中，每个存储单元的所述主体包括可变电阻图案。
14.根据权利要求11所述的方法，其中，所述第一存储单元和所述第二存储单元具有柱体结构，每个柱体结构包括主体和上电极，以及
其中，所述上电极被形成为具有从顶部到底部增大的宽度，使得所述上电极的侧表面与所述衬底的表面形成锐角。
15.根据权利要求14所述的方法，其中，所述锐角在45°至89°的范围。
16.根据权利要求11所述的方法，其中，所述第一存储单元和所述第二存储单元具有柱体结构，每个柱体结构包括下电极、主体和上电极，所述主体包括可变电阻图案，所述可变电阻图案包括相变材料。
17.根据权利要求11所述的方法，还包括：
形成第三存储单元，所述第三存储单元从所述衬底的表面垂直延伸，并具有横向突出的第三上部，所述第三存储单元在相对于所述第一存储单元和所述第二存储单元被布置的方向而言的对角线方向上与所述第一存储单元相邻，
其中，所述衬垫层沿着所述第三存储单元的轮廓设置，所述衬垫层具有设置在所述第三上部之上的第三部分，所述衬垫层的所述第三部分与所述衬垫层的所述第一部分间隔开。
18.根据权利要求11所述的方法，其中，形成所述衬垫层包括：
沿着所述第一存储单元和所述第二存储单元的轮廓形成第一衬垫层，以包围所述第一存储单元和所述第二存储单元；以及
在所述第一衬垫层之上形成第二衬垫层，
其中，沿着所述第一存储单元和所述第二存储单元的轮廓一次或更多次地执行形成所述第一衬垫层和形成所述第二衬垫层。
19.根据权利要求18所述的方法，其中，所述第一衬垫层包括氮化物。
20.根据权利要求18所述的方法，其中，所述第二衬垫层包括氧化物。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102182293B1 (ko) * 2019-03-11 2020-11-24 현대모비스 주식회사 Mimo 시스템에서 도래각 추정 장치 및 방법

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050079721A1 (en) * 1994-08-15 2005-04-14 Buerger Walter Richard Vertically wired integrated circuit and method of fabrication
CN1806337A (zh) * 2004-01-10 2006-07-19 HVVi半导体股份有限公司 功率半导体器件及其方法
US20100034016A1 (en) * 2008-08-06 2010-02-11 Micron Technology, Inc. Phase change memory structures and methods
US20100038616A1 (en) * 2008-08-13 2010-02-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and producing method thereof
US20110233500A1 (en) * 2010-03-23 2011-09-29 Kabushiki Kaisha Toshiba Semiconductor memory device including memory cell having rectifying element and switching element
TW201138087A (en) * 2010-01-15 2011-11-01 Hitachi Ltd Nonvolatile memory device and method for manufacturing the same
US20140054537A1 (en) * 2012-08-24 2014-02-27 SK Hynix Inc. Resistive memory device capable of preventing disturbance and method for manufacturing the same
US20150155290A1 (en) * 2013-12-04 2015-06-04 Kabushiki Kaisha Toshiba Semiconductor device
CN104779347A (zh) * 2014-01-13 2015-07-15 爱思开海力士有限公司 具有相变结构的半导体集成电路器件及其制造方法
US20150287916A1 (en) * 2014-04-03 2015-10-08 Micron Technology, Inc. Semiconductor structures including multi-portion liners and related methods
US20160005966A1 (en) * 2014-07-01 2016-01-07 Micron Technology, Inc. Methods of Forming Structures
US20160133671A1 (en) * 2014-11-07 2016-05-12 Micron Technology, Inc. Cross-point memory and methods for fabrication of same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045849B2 (en) * 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
JP5175525B2 (ja) * 2007-11-14 2013-04-03 株式会社東芝 不揮発性半導体記憶装置
TWI517156B (zh) * 2008-02-29 2016-01-11 Toshiba Kk Semiconductor memory device
JP5342189B2 (ja) * 2008-08-06 2013-11-13 株式会社日立製作所 不揮発性記憶装置及びその製造方法
JP2010225741A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
JP4945609B2 (ja) * 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
KR20120031667A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
KR20120104031A (ko) * 2011-03-11 2012-09-20 삼성전자주식회사 상변화 물질층, 상변화 물질층의 형성 방법, 상변화 메모리 장치 및 상변화 메모리 장치의 제조 방법
JP2013004540A (ja) * 2011-06-10 2013-01-07 Toshiba Corp 半導体記憶装置及びその製造方法
US20130087756A1 (en) 2011-10-07 2013-04-11 International Business Machines Corporation Heat shield liner in a phase change memory cell
KR20130087196A (ko) 2012-01-27 2013-08-06 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법
JP2013187523A (ja) * 2012-03-12 2013-09-19 Toshiba Corp 半導体記憶装置
US10249684B2 (en) * 2012-12-17 2019-04-02 Nantero, Inc. Resistive change elements incorporating carbon based diode select devices
JP5937033B2 (ja) * 2013-03-22 2016-06-22 株式会社東芝 半導体装置、半導体装置の製造方法、および半導体装置の製造装置
US20150028280A1 (en) * 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9397143B2 (en) * 2013-12-20 2016-07-19 Intel Corporation Liner for phase change memory (PCM) array and associated techniques and configurations
US9484196B2 (en) * 2014-02-25 2016-11-01 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
KR20160022046A (ko) * 2014-08-19 2016-02-29 에스케이하이닉스 주식회사 전자 장치
US9768378B2 (en) * 2014-08-25 2017-09-19 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9269718B1 (en) * 2014-09-05 2016-02-23 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor memory device
KR20160073792A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20170012792A (ko) * 2015-07-24 2017-02-03 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102323252B1 (ko) * 2015-10-07 2021-11-08 삼성전자주식회사 식각 부산물 검사 방법 및 이를 이용한 반도체 소자 제조 방법
KR102495000B1 (ko) * 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
KR102510707B1 (ko) * 2016-07-12 2023-03-17 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20180134048A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 전자 장치 및 그 제조방법
US10147875B1 (en) * 2017-08-31 2018-12-04 Micron Technology, Inc. Semiconductor devices and electronic systems having memory structures
KR102422249B1 (ko) * 2017-12-11 2022-07-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102636534B1 (ko) * 2018-08-20 2024-02-15 에스케이하이닉스 주식회사 칼코게나이드 재료 및 이를 포함하는 전자 장치
KR102635268B1 (ko) * 2018-08-20 2024-02-13 에스케이하이닉스 주식회사 칼코게나이드 재료 및 이를 포함하는 전자 장치
US11296277B2 (en) * 2018-10-16 2022-04-05 Samsung Electronics Co., Ltd. Variable resistance memory device having an anti-oxidation layer and a method of manufacturing the same
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20210111515A (ko) * 2020-03-03 2021-09-13 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050079721A1 (en) * 1994-08-15 2005-04-14 Buerger Walter Richard Vertically wired integrated circuit and method of fabrication
CN1806337A (zh) * 2004-01-10 2006-07-19 HVVi半导体股份有限公司 功率半导体器件及其方法
US20100034016A1 (en) * 2008-08-06 2010-02-11 Micron Technology, Inc. Phase change memory structures and methods
US20100038616A1 (en) * 2008-08-13 2010-02-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and producing method thereof
TW201138087A (en) * 2010-01-15 2011-11-01 Hitachi Ltd Nonvolatile memory device and method for manufacturing the same
US20110233500A1 (en) * 2010-03-23 2011-09-29 Kabushiki Kaisha Toshiba Semiconductor memory device including memory cell having rectifying element and switching element
US20140054537A1 (en) * 2012-08-24 2014-02-27 SK Hynix Inc. Resistive memory device capable of preventing disturbance and method for manufacturing the same
US20150155290A1 (en) * 2013-12-04 2015-06-04 Kabushiki Kaisha Toshiba Semiconductor device
CN104779347A (zh) * 2014-01-13 2015-07-15 爱思开海力士有限公司 具有相变结构的半导体集成电路器件及其制造方法
US20150287916A1 (en) * 2014-04-03 2015-10-08 Micron Technology, Inc. Semiconductor structures including multi-portion liners and related methods
US20160005966A1 (en) * 2014-07-01 2016-01-07 Micron Technology, Inc. Methods of Forming Structures
US20160133671A1 (en) * 2014-11-07 2016-05-12 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US20180358411A1 (en) * 2014-11-07 2018-12-13 Micron Technology, Inc. Cross-point memory and methods for fabrication of same

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