CN110844892A - 硫族化物材料以及包括其的电子设备 - Google Patents

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Abstract

提供一种硫族化物材料和电子设备。该硫族化物材料包括0.1‑5原子百分比(at％)的硅、15‑22at％的锗、30‑35at％的砷和40‑50at％的硒。该电子设备可以包括半导体存储器件，所述半导体存储器件包括第一存储单元，所述第一存储单元包括第一开关元件，其中所述第一开关元件可以包括硫族化物材料，其包括0.1‑5原子百分比(at％)的硅、15‑22at％的锗、30‑35at％的砷和40‑50at％的硒。

Description

硫族化物材料以及包括其的电子设备
相关申请的交叉引用
本专利文件要求于2018年8月20日提交的申请号为10-2018-0096778的题为“CHALCOGENIDE MATERIAL AND ELECTRONIC DEVICE INCLUDING THE SAME(硫族化物材料以及包括其的电子设备)”韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文件涉及存储电路或存储器件以及它们在电子设备或系统中的应用。
背景技术
近来，随着电子设备或电器趋向于小型化、低功耗、高性能、多功能等等，存在对能够将信息储存在各种电子设备或电器(诸如计算机、便携式通信设备等等)中的电子设备的需要，并且已经进行了对这样的电子设备的研究和开发。这样的电子设备的示例包括如下的电子设备：可以使用根据所施加的电压或电流而在不同电阻状态之间的切换特性来储存数据、并且可以以各种配置(例如RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等)来实现。
发明内容
本专利文件中所公开的技术包括存储电路或存储器件以及其在电子设备或电子系统的应用以及电子设备的各种实施方式，其中电子设备包括可以改善选择元件的特性的半导体存储器(或半导体存储器件)。
在一个方面，一种硫族化物材料可以包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。
上述硫族化物材料的实施方案可以包括以下中的一种或更多种。
硅的含量可以是0.5-4at％。锗的含量可以是17-20at％。砷的含量可以是31-34at％。硒的含量可以是43-48at％。
在另一方面，一种电子设备可以包括：开关元件，其包括硫族化物材料，该硫族化物材料包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒；第一电极，其电耦接到开关元件；以及第二电极，其电耦接到开关元件。
上述电子设备的实施方式可以包括以下中的一种或更多种。
硅的含量可以是0.5-4at％。锗的含量可以是17-20at％。砷的含量可以是31-34at％。硒的含量可以是43-48at％。
又一方面，一种电子设备可以包括半导体存储器件，其中半导体存储器件可以包括第一存储单元，所述第一存储单元包括第一开关元件，其中第一开关元件可以包括硫族化物材料，其包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。
上述电子设备的实施方式可以包括以下中的一种或更多种。
半导体存储器件还可以包括：第二存储单元，所述第二存储单元包括第二开关元件，所述第二开关元件具有硫族化物材料，所述硫族化物材料包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒，以及第一存储单元和第二存储单元还可以分别包括第一存储层和第二存储层，第一存储层和第二存储层中的每个存储层根据施加于其的电压或电流而在不同的电阻状态之间切换。第一开关元件和第二开关元件可以分别控制对第一存储层和第二存储层的访问。半导体存储器件可以包括多个存储单元，所述多个存储单元包括第一存储单元，半导体存储器件还可以包括：多个第一线，其设置在衬底与多个存储单元之间，所述多个第一线中的每个第一线在第一方向上延伸；以及多个第二线，其设置在多个存储单元之上，所述多个第二线中的每个第二线在与所述第一方向交叉的第二方向上延伸，以及其中，多个存储单元被设置在第一线与第二线的各个交叉点处。半导体存储器件还可以包括至少设置在第一存储单元的侧表面上的覆盖层。硅的含量可以是0.5-4at％。锗的含量可以是17-20at％。砷的含量可以是31-34at％。硒的含量可以是43-48at％。
所述电子设备还可以包括微处理器，所述微处理器包括：控制单元，其被配置成从微处理器的外部接收包括命令的信号，并执行所述命令的提取、解码或者对微处理器的信号的输入或输出的控制；操作单元，其被配置成基于控制单元对命令进行解码的结果来执行操作；以及存储单元，其被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据、或者用于执行操作的数据的地址，其中所述半导体存储器是微处理器中的存储单元的一部分。
所述电子设备还可以包括处理器，所述处理器包括：核心单元，其被配置成基于从处理器的外部输入的命令，通过使用数据来执行与所述命令相对应的操作；高速缓冲存储单元，其被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据、或者用于执行操作的数据的地址；以及总线接口，其连接在核心单元与高速缓冲存储单元之间，并且被配置成在核心单元与高速缓冲存储单元之间传输数据，其中半导体存储器是处理器中的高速缓冲存储单元的一部分。
电子设备还可以包括处理系统，所述处理系统包括：处理器，其被配置成对由处理器接收的命令进行解码，并基于对所述命令进行解码的结果来控制对信息的操作；辅助存储器件，其被配置成储存用于对命令进行解码的程序和信息；主存储器件，其被配置成调用和储存来自所述辅助存储器件的程序和信息，使得在运行所述程序时处理器可以使用所述程序和信息来执行操作；以及接口设备，其被配置成在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的一部分。
电子设备还可以包括数据储存系统，所述数据储存系统包括：储存器件，其被配置成储存数据，并且无论电源如何都保存所储存的数据；控制器，其被配置成根据从外部输入的命令来控制向储存器件输入数据和从储存器件输出数据；暂时储存器件，其被配置成暂时储存在储存器件与外部之间交换的数据；以及接口，其被配置成执行储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，其中，半导体存储器是数据储存系统中的储存器件或暂时储存器件的一部分。
电子设备还可以包括存储系统，所述存储系统包括：存储器，其被配置成储存数据，并且无论电源如何都保存所储存的数据；存储器控制器，其被配置成根据从外部输入的命令来控制将数据输入到存储器和从存储器输出数据；缓冲存储器，其被配置成缓冲在存储器与外部之间交换的数据；以及接口，其被配置成执行在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的一部分。
在又一方面，一种电子设备可以包括半导体存储器件，其中所述半导体存储器件可以包括：衬底；多个第一线，其被设置在衬底之上，并且每个第一线在第一方向上延伸；多个第二线，其在与第一方向交叉的第二方向上延伸；以及多个存储单元，其被设置在多个第一线与多个第二线的各个交叉点处，其中，多个存储单元中的每个存储单元可以包括：可变电阻层，其根据施加到其的电压或电流而在不同的电阻状态之间切换；以及选择元件层，其控制对可变电阻层的访问，以及其中，选择元件层可以包括硫族化物材料，其包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。
上述方法的实施方式可以包括以下中的一种或更多种。
可变电阻层可以包括金属氧化物、相变材料、铁电材料、铁磁材料以及其组合中的任何一种。选择元件层可以具有单层结构和多层结构中的任何一个。多个存储单元中的每个存储单元还可以包括：下电极层，其耦接到多个存储单元中的每个存储单元的最下部，并且用作在多个第一线中对应的一个与每个存储单元中的除最下部之外的部分之间的电压或电流的传输路径；中间电极层，其将选择元件层与可变电阻层物理地分开，并且将选择元件层电耦接到可变电阻层；以及上电极层，其耦接到存储单元中的每个存储单元的最上部，并且用作在多个第二线中对应的一个与每个存储单元的除最上部之外的部分之间的电压或电流的传输路径。半导体存储器件还可以包括至少设置在多个存储单元的侧表面上的覆盖层。硅的含量可以是0.5-4at％。锗的含量可以是17-20at％。砷的含量可以是31-34at％。硒的含量可以是43-48at％。
在附图、说明书和权利要求中更详细地描述这些和其他的方面、实施方式以及相关联的优点。
附图说明
图1示出了根据所公开的技术的实施方式的硫族化物材料中的Si含量的电压漂移。
图2示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的归一化的漂移阈值电压。
图3示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的归一化的电压(VFF)。
图4示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的归一化的阈值电压(Vth)。
图5示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的截止电流(Ioff)。
图6示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的归一化的阈值电压(Vth)分布。
图7示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的在耐久性的评估之前和之后的归一化的Vth变化。
图8是根据所公开的技术的实施方式的半导体存储器的立体图。
图9A至9D是示出了根据所公开的技术的实施方式的示例性半导体存储器以及用于制造其的方法的横截面视图。
图10是示出了根据所公开的技术的实施方式的半导体存储器的横截面视图。
图11是基于所公开的技术的实施方式来实施存储电路的微处理器的配置图的示例。
图12是基于所公开的技术的实施方式来实施存储电路的处理器的配置图的示例。
图13是基于所公开的技术的实施方式来实施存储电路的系统的配置图的示例。
图14是基于所公开的技术的实施方式来实施存储电路的数据储存系统的配置图的示例。
图15是基于所公开的技术的实施方式来实施存储电路的存储系统的配置图的示例。
具体实施方式
下面参考附图详细地描述所公开的技术的各种示例和实施方式。
附图可能未按比例绘制，并且在一些情况下，附图中的衬底中的至少一些的比例可能已被夸大以示出所描述的示例或实施方式的某些特征。在附图或说明书中呈现的在多层衬底中具有两层或更多层的特定示例的情况下，如图所示的这些层的相对位置关系或布置这些层的顺序反映了针对所描述或示出的示例的特定实施方式，以及不同的相对位置关系或布置这些层的顺序是可能的。
根据本公开的实施方式，可以提供一种用于开关元件(switching element)的硫族化物材料。硫族化物是由至少一种硫族元素阴离子和一种或更多种阳电性材料组成的化合物。根据组成元素以及其含量的组合，硫族化物材料可以被用作相变材料或开关元件。
在所公开的技术的实施方式中，硫族化物材料可以包括0.1-5原子百分比(at％)的硅(Si)、15-22at％的锗(Ge)、30-35at％的砷(As)和40-50at％的硒(Se)。在所公开的技术的另一个实施方式中，硫族化物材料可以包括0.5-4at％的硅(Si)、17-20at％的锗(Ge)、31-34at％的砷(As)和43-48at％的硒(Se)。在所公开的技术的又一实施方式中，硫族化物材料可以包括约2.0at％(例如1.9-2.1at％、1.95-2.05at％、1.97-2.03at％、或1.99-2.01at％)的硅(Si)、约18.0at％(例如17.9-18.1at％、17.95-18.05at％、17.97-18.03at％、或17.99-18.01at％)的锗(Ge)、约32.0at％(例如31.9-32.1at％、31.95-32.05at％、31.97-32.03at％、或31.99-32.01at％)的砷(As)以及约48.0at％(例如47.9-48.1at％、47.95-48.05at％、47.97-48.03at％、或47.99-48.01at％)的硒(Se)。
在所公开的技术的实施方式中，可以选择硫族化物材料中的每个组成元素以及其含量，使得包括硫族化物材料的电子设备可以在电压漂移、阈值电压(Vth)、截止电流(Ioff)、Vth分布、耐久性等方面呈现出整体最佳效果。尽管通过适当地选择任意一种组成元素以及其含量能够改进上述特性之中的单个特性，但是其他特性可能会劣化。因此，希望选择最佳组成元素并调整它们的含量，这可以在一起考虑上述特性的情况下产生最佳效果。在所公开的技术的实施方式中，可以在考虑平衡器件性能的各个方面的情况下确定硫族化物材料中所包含的每个组成元素以及其含量。
在硫族化物材料中，硅(Si)和锗(Ge)可以影响电压漂移(或阈值电压漂移)。电压漂移可以表示选择元件的阈值电压(Vth)根据包括选择元件的器件的延迟时间(或器件延迟时间)的变化。例如，器件延迟时间是在施加到器件的第一端的输入脉冲与响应该输入脉冲而在器件的第二端处产生的输出脉冲之间的延迟，该器件包括彼此串联耦接的选择元件和可变电阻元件。随着指示电压漂移的值减小，器件可以呈现出更好的特性。例如，如果根据一个实施方式的器件具有在第一器件延迟时间的第一阈值电压与在第二器件延迟时间的第二阈值电压之间的差值并且该差值小于传统器件的差值，则该器件比传统器件运行得更好。当器件延迟时间相对较短时(例如，器件延迟时间为100ms或更短)，锗(Ge)可能显著影响电压漂移的减小。然而，当器件延迟时间相对较长时(例如，器件延迟时间为100ms或更长)，锗(Ge)几乎不会影响电压漂移减小。结果，可能发生漂移加速趋势，其是Vth增加会根据器件延迟时间而加速的现象。例如，在第一器件延迟时间间隔期间阈值电压Vth的第一次增加可以大于在第二器件延迟时间间隔期间阈值电压Vth的第二次增加，所述第二器件延迟时间间隔在所述第一器件延迟时间间隔之前。为了解决这些问题，当器件延迟时间相对较长时，可以添加硅(Si)以降低电压漂移加速的程度。然而，电压漂移加速的程度可能不会与硅(Si)含量的增加量成比例地降低。相反，当硅(Si)含量增加时，其他器件特性可能被劣化。因此，可以在降低电压漂移的同时减小其他器件特性的劣化的范围内确定硅(Si)含量，如下面参考图1至7更详细解释的。
图1至7中所示的六种材料分别具有以下组成:
-材料1:0at％的Si、18.5at％的Ge、29.7at％的As和51.8at％的Se；
-材料2:3.7at％的Si、14.1at％的Ge、31.7at％的As和50.5at％的Se；
-材料3:5.0at％的Si、14.8at％的Ge、31.8at％的As和48.4at％的Se；
-材料4:5.4at％的Si、16.1at％的Ge、33.5at％的As和45.0at％的Se；
-材料5:6.5at％的Si、17.3at％的Ge、34.5at％的As和41.7at％的Se；以及
-材料6:7.0at％的Si、18.0at％的Ge、33.2at％的As和41.8at％的Se。
参考图1，将说明根据器件延迟时间的硫族化物材料中的硅(Si)含量对阈值电压(Vth)的电压漂移的影响。
图1示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的阈值电压的电压漂移。在图1中，纵轴表示归一化的Vth值，而横轴表示以对数刻度(例如，log10刻度)表示的器件延迟时间。例如，包括具有图1中的特定组成的硫族化物材料的选择元件的归一化的Vth值是通过具有特定组成的选择元件在100μs的器件延迟时间的阈值电压而被归一化的相应阈值电压。
参考图1，当器件延迟时间短于100ms时，不含硅(Si)的材料(例如，材料1)和含有5.4at％或更少的硅(Si)的材料(例如，材料2、材料3和材料4)在Vth变化(或电压漂移)方面具有类似的趋势。然而，当器件延迟时间长于100ms时，不含硅(Si)的材料倾向于使Vth变化加速，而含有5.4at％或更少的硅(Si)的材料基本上不会使Vth变化加速。例如，不含硅(Si)的材料1在第一器件延迟时间间隔(例如，从1s至10s)期间的Vth增加大于在第二器件延迟时间间隔(例如，从10ms至100ms)期间的Vth增加，而含有3.7at％硅(Si)的材料2在第一器件延迟时间间隔期间的Vth增加与在第二器件延迟时间间隔期间的Vth增加没有显著不同。同时，当硅(Si)含量为6.5at％或更高时，电压漂移基本上没有被加速，然而，由于过大的硅(Si)含量，电压漂移值本身显著增大。例如，含有7.0at％硅(Si)的材料6在第一器件延迟时间间隔(例如，从1s至10s)期间的Vth增加与在第二器件延迟时间间隔(例如，从10ms至100ms)期间的Vth增加没有显著不同，而材料6在第一器件延迟时间间隔或第二器件延迟时间间隔期间的Vth增加相对较大。当硅(Si)含量为5.4at％时，电压漂移可能降低，但是其他器件特性可能劣化。因此，在考虑到抑制电压漂移加速并获得其他期望的器件特性情况下，可以通过平衡整体特性来选择硅(Si)含量以产生最佳效果。
为了确定最佳硅(Si)含量，在100ms或更长的器件延迟时间，阈值电压(Vth)偏移被测量以表示根据硅(Si)含量的电压漂移加速。结果如图2中所示。在图2中，器件延迟时间基于以100μs开始时的50年，并且用归一化的Vth偏移值来表示电压漂移加速。图2示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的漂移的阈值电压。在图2中，在Si含量为0at％、3.7at％、5.0at％、5.4at％、6.5at％和7.0at％时的电压偏移(漂移的阈值电压)的大小各自通过Si含量为0at％时的电压偏移(漂移的阈值电压)的大小而被归一化。在图2中，纵轴表示归一化的Vth偏移值，而横轴表示硅(Si)含量。
参考图2，示出了通过增加硅(Si)含量，Vth偏移在100ms或更长的器件延迟时间明显降低。硅(Si)的添加可以降低Vth偏移，但是Vth偏移可能不会与添加的硅(Si)含量成比例地减小。当硅(Si)含量超过5.0at％时，可以显著抑制电压漂移加速，但是电压漂移值本身增大，从而增大了Vth偏移量并且使其他器件特性劣化。因此，在考虑到抑制电压漂移加速并获得其他期望的器件特性的情况下，可以选择硅(Si)含量以产生最佳效果并平衡整体特性。
参考图3至图7，将说明当硅(Si)含量增加时，可能发生一个或更多个其他器件特性的劣化。
图3示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的归一化的电压(VFF)。在图3中，纵轴表示归一化的电压VFF，而横轴表示硅(Si)含量。
图4是示出了根据所公开的技术的实施方式的硫族化物材料中的Si含量的归一化的阈值电压(Vth)的图。在图4中，纵轴是归一化的Vth，而横轴表示硅(Si)含量。
VFF可以表示对应于足够高的电势的电压，该电势足够高以在操作选择元件之前使选择元件开关。VFF可以指首次出现的Vth。例如，VFF可以被视为选择元件的初始阈值电压，并且在选择元件的正常操作期间选择元件的后续阈值电压可以低于初始阈值电压。可以基于块体电阻和界面电阻来确定VFF的值(例如，电平)。例如，界面电阻指在选择元件与被施加了VFF的电极之间的界面处的电接触电阻。随着界面电阻减小，VFF的值可能变得接近Vth的值(例如电平)。随着VFF与Vth之间的差值减小，器件呈现出更好的特性。
参考图3和4，当硅(Si)含量过大(例如，硅(Si)含量超过5.0at％)时，在VFF与Vth之间的差值增大。此外，当硅(Si)含量超过5.0at％时，Vth可以减小，并且因此用作开关元件的选择元件的厚度可能会显著增加，以获得用于开关元件的Vth的期望值。
如图3和图4所示，可以发现，当硅(Si)含量过大(例如，硅(Si)含量超过5.0at％)时，与VFF和Vth相关的器件特性可能劣化。
图5示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的截止电流(Ioff)。在图5中，纵轴表示归一化的截止电流(Ioff)，而横轴表示Si含量。例如，在Si含量为0at％、3.7at％、5.0at％、5.4at％、6.5at％和7.0at％时的截止电流(Ioff)的大小各自通过Si含量为0at％时的截止电流(Ioff)的大小而被归一化。
图6示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的归一化的阈值电压(Vth)分布。在图6中，纵轴表示归一化的Vth分布，而横轴表示Si含量。
截止电流(Ioff)可以指处于截止状态的电流并且影响潜行电流。潜行电流可以指在除了期望路径之外的一个或更多个路径中流动的电流。例如，潜行电流可以包括流过未选中的存储单元而不是选中的存储单元的电流。在大多数情况下，潜行电流可能是不期望的，因为例如潜行电流可能会导致读取裕度降低并增加功耗。当截止电流增加时，潜行电流也增加，并且因此可能希望减小截止电流以改进器件特性。
Vth分布可以表示根据Vth的重复测量的Vth的变化程度。例如，在执行给定数量的开关操作之后，Vth分布的值可以是多个开关元件中的阈值电压的方差(variance)。多个开关元件中的每个可以包括具有特定Si含量的硫族化物材料。在Si含量为0at％、3.7at％、5.0at％、5.4at％、6.5at％和7.0at％时的Vth分布的值可以通过Si含量为0at％的Vth分布的值而被归一化。为了改进器件特性，可能期望降低Vth变化的程度。
参考图5和图6，当硅(Si)含量过大(例如，硅(Si)含量超过5.0at％)时，截止电流(Ioff)和Vth分布可能被显著劣化。
图7示出了根据所公开的技术的实施方式的根据硫族化物材料中的Si含量的在耐久性的评估之前和之后的归一化的阈值(Vth)变化。在图7中，纵轴表示Vth的减少量的归一化的值，而横轴表示Si含量。
器件的耐久性可以指根据操作周期的器件的操作限制。器件的耐久性可以被表示为根据周期的Vth的减少量。例如，当对包括硫族化物材料的选择元件执行用于评估耐久性的给定数量的操作时，与选择元件的初始阈值电压相比，选择元件的阈值电压可以降低。可以通过在已经执行了用于评估耐久性的给定数量的操作之后计算初始阈值电压与阈值电压之间的差值以及然后对所计算的差值进行归一化来获得图7中的归一化的Vth变化的值。为了改进器件特性，可能期望降低Vth的减少量。
参考图7，可以发现，如果硫族化物材料包括硅(Si)，则可以增加根据周期的Vth的减少量。当硅(Si)含量过大(例如，硅(Si)含量超过5.0at％)时，根据周期的Vth的减少量变得等于或大于给定值(例如，图7中的1.25)，从而引起耐久性的劣化。
在所公开的技术的上述实施方式中，可以选择硫族化物材料中的硅(Si)含量，以便平衡影响器件特性的整体因素，并且在既考虑抑制电压漂移加速(参见图1和图2)又考虑其他器件特性的劣化(参见图3至7)的情况下产生最佳效果。
在所公开的技术的实施方式中，硅(Si)含量可以为0.1-5at％或0.5-4at％。当硫族化物材料中的硅(Si)含量小于0.1at％时，根据器件延迟时间(例如，图1中的器件延迟时间)的Vth变化可以非线性地且显著地增加，使得电压漂移可能会加速。当硫族化物材料中的硅(Si)含量大于5at％时，可能发生其他器件特性的劣化(例如，VFF与Vth之间的差值的增加、Vth稳定性的降低、Ioff的增加、耐久性的劣化和Vth分布的增加)。
硫族化物材料中所包括的锗(Ge)可能影响器件的热稳定性。此外，锗(Ge)可以通过基本上抑制Vth增加的加速来控制电压漂移，尤其在100ms或更短的器件延迟时间时。
在所公开的技术的实施方式中，硫族化物材料中的锗(Ge)含量可以为15-22at％或17-20at％。当锗(Ge)含量小于15at％时，硅(Si)含量可能增加，从而导致一个或更多个器件特性的劣化，诸如VFF与Vth之间的差值的增加、Vth稳定性的减小、Ioff的增加、耐久性的劣化、Vth分布的增加。当锗(Ge)含量大于22at％时，器件的热稳定性可能增大，但电压漂移的值可能相对较大。
硫族化物材料中所包括的砷(As)会有助于形成硫族化物材料的非晶结构。
在所公开的技术的实施方式中，砷(As)含量可以为30-35at％或31-34at％。当砷(As)含量小于30at％时，包括硫族化物材料的器件的开关操作可能变得不稳定。当砷(As)含量大于35at％时，由于过量的砷(As)含量，每种其他组成元素的含量可能变得相对低，从而导致器件特性的劣化。
硫族化物材料中所包括的硒(Se)可能对器件的带隙能量产生影响以控制潜行电流。此外，硒(Se)可能影响电压确定。随着带隙能量增加，可以减小截止电流(Ioff)，从而降低潜行电流。
在所公开的技术的实施方式中，硒(Se)含量可以为40-50at％或43-48at％。当硒(Se)含量小于40at％时，器件可能由于过低的电压而导致无法正常工作。当硒(Se)含量大于50at％时，根据周期的Vth的下降率增加，从而使耐久性劣化。
根据上述实施方式的硫族化物材料可以包括作为组成元素的硅(Si)、锗(Ge)、砷(As)和硒(Se)，其中可以选择每种组成元素的含量以便在考虑器件的整体特性的情况下呈现出最佳效果。例如，可以选择硅(Si)含量以便基本上抑制电压漂移加速并降低其他器件特性的劣化。
可以通过各种方法(诸如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、离子注入等)来制备硫族化物材料。
在一种实施方式中，可以通过使用SiGeAsSe合金靶的物理沉积工艺(例如，溅射工艺)来形成Si-Ge-As-Se硫族化物材料。
在另一个实施方式中，可以通过使用Si靶和GeAsSe合金靶的物理沉积工艺(例如，共溅射工艺)来形成Si-Ge-As-Se硫族化物材料。
在另一个实施方式中，可以通过使用溅射工艺、离子注入工艺或这二者将Si加入Ge-As-Se材料中来形成Si-Ge-As-Se硫族化物材料。
在又一实施方式中，可以通过沉积Si层和GeAsSe层并执行热处理以引起Si层与GeAsSe层之间的反应来形成Si-Ge-As-Se硫族化物材料。
在又一实施方式中，可以通过沉积多个Si层以及多个GeAsSe层并执行热处理以引起Si层与Si层之间的反应来形成Si-Ge-As-Se硫族化物材料。
根据实施方式的包括硫族化物材料的元件可以根据组成元素的类型和组成而用作开关元件。使用硫族元素化物的开关元件可以包括双向存储器开关(OMS)元件和双向阈值开关(OTS)元件。对于OMS元件，当将脉冲施加到OMS元件时，材料的相位被改变。当将脉冲施加到OTS元件时，电特性在单相(通常是非晶相)中从非导体状态变为导体状态，而当脉冲被移除时，它返回到其原始的非导体状态。OTS元件可以响应于比给定阈值电压(Vth)小的电压而具有高电阻。当施加大于Vth的电压时，电流以基本恒定的相对低的电压流过OTS元件，并且OTS元件呈现出低阻抗。当通过OTS元件的电流变得比保持电流(holding current)低时，OTS元件返回到高阻抗状况。OTS元件的该I-V特性可以是基本对称的。
在下文中，将说明包括根据上述实施方式的具有包括硫族化物材料的开关元件的电子设备。
图8是根据所公开的技术的实施方式的半导体存储器的立体图。
根据本公开的图8中的实施方式的半导体存储器(或半导体存储器件)可以具有交叉点结构，该交叉点结构包括：第一线110，其各自在第一方向上延伸；第二线150，其位于第一线110之上，并且各自在与第一方向交叉的第二方向上延伸；以及存储单元120，其位于第一线110与第二线150之间。存储单元120被设置在第一线110与第二线150的各个交叉点处。
图9A至9D是示出了根据所公开的技术的实施方式的半导体存储器和用于制造该半导体存储器的方法的横截面视图。
例如，图9D是沿图8的线A-A'截取的半导体器件的一部分的横截面视图。
参考图9A，可以提供包括给定结构(未示出)的衬底100。例如，给定结构可以包括一个或更多个晶体管，它们用于控制形成在衬底100之上的第一线110、第二线150或者图8和图9D的第一线110和第二线150。
然后，可以在衬底100上方形成各自在第一方向(例如，图9A中的水平方向)上延伸的第一线110。第一线110可以具有单层结构或多层结构，并且可以包括导电材料(诸如金属、金属氮化物等)。可以通过沉积包括导电材料的层并将被沉积的层图案化来形成第一线110。可以用绝缘材料(未示出)填充第一线110之间的空间。
然后，可以在第一线110之上形成多个存储单元120。在图9A中所示的实施方式中，多个存储单元120中的每个可以具有柱形状。多个存储单元120可以被布置成具有行和列的矩阵。所述行各自沿第一方向延伸，并且所述列各自沿与第一方向交叉的第二方向延伸。存储单元120可以被设置在第一线110和第二线150之间的各个交叉区域中。在第一线110中的一个线与第二线150中的一个线之间的交叉区域被定义为例如三维区域，在所述三维区域中第一线110和第二线150在与第一方向和第二方向交叉的第三方向(例如，图9A中的垂直方向)上彼此重叠。在一个实施方式中，每个存储单元120的尺寸可以基本上等于或小于对应的每对第一线110与第二线150之间的交叉区域的尺寸。在另一个实施方式中，每个存储单元120的尺寸可以大于对应的每对第一线110与第二线150之间的交叉区域的尺寸。
存储单元120可以通过以下步骤来形成：在包括第一线110和绝缘材料(未示出)的结构之上沉积多个材料层(未示出)、在多个材料层上方形成多个硬掩模图案130以及使用硬掩模图案130作为刻蚀阻挡层来刻蚀材料层。因此，每个硬掩模图案130具有与每个对应的存储单元120的侧壁基本对齐的侧壁。
硬掩模图案130可以在刻蚀用于形成存储单元120的材料层(未示出)的期间用作刻蚀阻挡层，并且包括相对于存储单元120具有刻蚀选择性的各种材料中的一种或更多种。例如。每个硬掩模图案130可以具有单层结构或多层结构，并且包括诸如氧化硅、氮化硅、氮氧化硅等的绝缘材料。
此外，在图9A的该实施方式中，多个存储单元120中的每个可以包括顺序层叠的下电极层121、选择元件层123、中间电极层125、可变电阻层127和上电极层129。
具体地，下电极层121可以位于每个存储单元120的最下部，并且用作第一线110中的对应一个与每个存储单元120的其余部分(例如，每个存储单元120的层123、125、127和129)之间的电压或电流的传输路径。中间电极层125可以将选择元件层123与可变电阻层127物理地分开，并且将选择元件层123电耦接到可变电阻层127。例如，当选择元件层123两端的电压电平等于或大于给定的阈值电压时，电流流过选择元件层123、中间电极层125和可变电阻层127。上电极层129可以位于每个存储单元120的最上部，并且用作图9D的第二线150中的对应一个与每个存储单元120的其余部分(例如，每个存储单元120的层121、123、125和127)之间的电压或电流的传输路径。下电极层121、中间电极层125和上电极层129中的每个可以具有单层结构或多层结构，并且包括诸如金属、金属氮化物、导电碳材料等的导电材料。
选择元件层123可以控制对可变电阻层127的访问。也就是说，选择元件层123可以用作开关元件并且具有选择元件特性，当被施加的电压或被施加的电流的大小低于临界值(或阈值)时，选择元件特性实质上防止电流通过选择元件层123，而当被施加的电压或被施加的电流的大小基本上等于或大于临界值时，选择元件特性使电流通过选择元件层123。例如，通过选择元件层123的电流的大小与施加到选择元件层123的电压或电流的大小成比例。选择元件层123可以具有单层结构或者多层结构，所述多层结构使用两层或更多层的组合来呈现出选择元件特性。
例如，选择元件层123可以包括根据上述实施方式的硫族化物材料。具体地，在所公开的技术的实施方式中，选择元件层123可以包括硫族化物材料，其包括0.1-5at％的硅(Si)、15-22at％的锗(Ge)、30-35at％的砷(As)和40-50at％的硒(Se)。此外，在所公开的技术的实施方式中，选择元件层123可以包括硫族化物材料，其包括0.5-4at％的硅(Si)、17-20at％的锗(Ge)、31-34at％的砷(As)和43-48at％的硒(Se)。此外，在所公开的技术的实施方式中，选择元件层123可以包括硫族化物材料，其包括约2.0at％的硅(Si)、约18.0at％的锗(Ge)、约32.0at％的砷(As)和约48.0at％的硒(Se)。在上述实施方式中已经详细地说明了这种硫族化物材料，为了简洁起见，省略了对硫族化物材料的详细说明。
如上所述，在选择元件层123中所包括的硫族化物材料可以包括作为组成元素的硅(Si)、锗(Ge)、砷(As)和硒(Se)，其中可以在考虑器件的整体特性的情况下选择每种组成元素的含量以呈现出最佳效果。例如，可以选择硅(Si)含量以基本上抑制电压漂移加速并减少其他器件特性的劣化。因此，可以在相对长的延迟时间以及相对短的延迟时间两种情况下有效地抑制电压漂移加速，并且基本上防止其他器件特性的劣化，从而得到优异的器件特性和改进的器件可靠性。
可变电阻层127可以根据经由上电极层129和中间电极层125施加到可变电阻层127的电压或电流来在不同的电阻状态之间切换，从而储存具有不同值的数据。例如，当可变电阻层127处于低电阻状态时，具有第一逻辑值“1”的数据可以被储存在可变电阻层127中。另一方面，当可变电阻层127处于在高电阻状态时，具有第二逻辑值“0”的数据可以被储存在可变电阻层127中。可变电阻层127可以包括在RRAM、PRAM、FRAM、MRAM等中使用的各种材料之中的一种或更多种。例如，可变电阻层127可以包括金属氧化物的任意一种，诸如过渡金属氧化物或基于钙钛矿的材料；相变材料(诸如硫族化物基材料)；铁电材料；铁磁材料；等等。可变电阻层127可以具有单层结构或多层结构，所多层结构通过两层或更多层的组合而显示出可变电阻特性。然而，其他实施方式也是可能的。例如，存储单元120可以包括存储层，其可以以与上述可变电阻层127不同的方式来储存数据。
在图9A中所示的实施方式中，每个存储单元120包括下电极层121、选择元件层123、中间电极层125、可变电阻层127和上电极层129。然而，本专利文件的实施方式不限制于此，并且存储单元120可以具有各种结构。在一些实施方式中，可以省略下电极层121、中间电极层125和上电极层129中的一个或更多个。在一些实施方式中，选择元件层123和可变电阻层127的层叠次序可以相对于图9A中所示的取向颠倒，使得选择元件层123可以被设置在可变电阻层127之上。在一些实施方式中，除了图9A中所示的层121、123、125、127和129之外，存储单元120还可以包括一个或更多个层(未示出)，以增强存储单元120的特性、改进制造工艺或这二者。
多个存储单元120中的一对相邻的存储单元可以以给定间隔而彼此间隔开，并且沟槽可以存在于多个存储单元120之间。在一种实施方式中，给定间隔是预定间隔，并且多个存储单元120中的相邻的一对存储单元之间的沟槽的高宽比(或纵横比)可以在以下范围内：从1:1至40:1、从10:1至40:1、从10:1至20:1、从5:1至10:1、从10:1至15:1、从1:1至25:1、从1:1至30:1、从1:1至35:1或从1:1至45:1。
在一些实施方式中，沟槽可以具有基本上垂直于衬底100的上表面的侧壁。在一些实施方式中，相邻的沟槽可以彼此间隔开基本相同的距离。例如，在第一方向(例如，图8的第一方向)上彼此相邻的第一对沟槽彼此间隔开的距离可以与在第二方向(例如，图8的第二方向)上彼此相邻的第二对沟槽彼此间隔开的距离基本相同。在一些实施方式中，相邻沟槽之间的距离可以变化。
参考图9B，可以在图9A中所示的结构之上形成层间介电层140。层间介电层140可以包括各种绝缘材料，诸如氧化硅、氮化硅、氮氧化硅等。此外，层间介电层140可以沿着下部轮廓形成。例如，在第一线110、存储单元120的侧壁以及硬掩模图案130的上表面和侧壁上形成层间介电层140。
参考图9C，可以对层间介电层140执行平坦化工艺，直到上电极层129被暴露为止。平坦化工艺可以通过化学机械抛光(CMP)工艺、刻蚀工艺、清洁工艺或任何合适的平坦化工艺来执行。由于执行平坦化工艺直到存储单元120的上电极层129的上表面被暴露为止，因此可以通过平坦化工艺去除硬掩模图案130。
参考图9D，可以在存储单元120和层间介电层140之上形成多个第二线150。多个第二线150可以分别耦接到存储单元120的上表面。多个第二线各自在与第一方向交叉的第二方向上延伸。例如，第二方向可以垂直于图8的线A-A'。每个第二线150可以具有单层结构或多层结构，并且包括导电材料，诸如金属、金属氮化物等中的任意一种。可以通过沉积导电材料并对被沉积的材料进行图案化来形成第二线150。相邻的第二线150之间的空间可以被填充有绝缘材料(未示出)。
通过如上所述的工艺，可以制造图9D中所示的半导体存储器。
在图9D中所示的实施方式中，半导体存储器可以包括设置在各自沿第一方向延伸的第一线110与各自沿第二方向延伸的第二线150之间的交叉区域处的存储单元120。在一个实施方式中，每个存储单元120的选择元件层123可以包括硫族化物材料，其包括0.1-5at％的硅(Si)、15-22at％的锗(Ge)、30-35at％的砷(As)和40-50at％的硒(Se)。在一个实施方式中，每个存储单元120的选择元件层123可以包括硫族化物材料，其包括0.5-4at％的硅(Si)、17-20at％的锗(Ge)、31-34at％的砷(As)和43-48at％的硒(Se)。
存储单元120可以根据经由第一线110和第二线150施加到其上的电压或电流来储存具有不同值的数据。具体地，当存储单元120各自包括可变电阻元件时，每个存储单元120可以通过在不同电阻状态之间进行切换来储存数据。
一个或更多个第一线110各自可以用作字线，并且一个或更多个第二线150各自可以用作位线，并且反之亦然。
在通过根据本公开的实施方式的方法制造的图9D的半导体存储器中，存储单元120的选择元件层123包括具有四种组分的特定组成的硫族化物材料，使得可以在器件特性的各个方面(诸如电压漂移、Vth、VFF、Ioff、Vth分布、耐久性等)呈现出最佳效果。
图10是示出了根据所公开的技术的实施方式的半导体存储器的横截面视图。为简洁起见，将省略与上面参考图9A至图9D描述的实施方式的部件基本相同的部件的详细描述。
参考图10，还可以在存储单元120的侧壁上以及第一线110之上形成覆盖层160。覆盖层160可以用于保护存储单元120，并且具有包括各种绝缘材料(诸如氮化硅等)的单层结构或多层结构。
覆盖层160可以通过以下步骤来形成：在图9A的结构之上(例如，在存储单元120的侧壁以及硬掩模图案130的侧壁和上表面上)形成用于覆盖层160的材料层，以及执行图9B至图9D的工艺。
结果，在衬底100之上形成第一线110和第二线150，所述第一线110各自在第一方向(例如，图8的第一方向)上延伸，并且所述第二线150各自在第二方向(例如，图8的第二方向)上延伸，并且存储单元120可以被设置在第一线110与第二线150之间的各个交叉区域中。在一个实施方式中，每个存储单元120的选择元件层123可以包括硫属化物材料，其包括0.1-5at％的硅(Si)、15-22at％的锗(Ge)、30-35at％的砷(As)和40-50at％的硒(Se)。在一个实施方式中，每个存储单元120的选择元件层123可以包括硫属化物材料，其包括0.5-4at％的硅(Si)、17-20at％的锗(Ge)、31-34at％的砷(As)和43-48at％硒(Se)。
存储单元120的侧壁可以与覆盖层160直接接触。覆盖层160可以包括绝缘材料并且用于保护存储单元120。
在图8至图10中所示的实施方式中，已经描述了具有单层交叉点结构的半导体存储器。然而，在另一个实施方式中，半导体存储器可以具有多层交叉点结构，其中可以层叠两个或更多个交叉点结构。每个交叉点结构可以包括第一线110、第二线150和位于第一线110与第二线150之间的各个交叉点处的存储单元120。
根据基于所公开的技术的实施方式的存储电路或半导体器件可以被用在一系列设备或系统中。图11至图15提供了可以实施本文中所公开的存储电路的设备或系统的一些示例。
图11是实施基于所公开的技术的存储电路的微处理器的配置图的示例。
参考图11，微处理器1000可以执行如下任务：用于控制和调谐从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程。微处理器1000可以包括存储单元(memory unit)1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是将数据储存在微处理器1000中的部件(比如处理器寄存器、寄存器等)。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行以下功能：暂时储存用于由操作单元1020执行操作的数据、执行操作的结果数据和用于执行操作的数据被储存的地址。
存储单元1010可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储单元1010可以包括多个存储单元，每个存储单元都包括开关元件，其中开关元件包括硫族化物材料，其包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。由此，可以改善存储单元1010的数据储存特性。结果，可以改善微处理器1000的操作特性。
操作单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储单元1010、操作单元1020和微处理器1000的外部设备接收信号，执行命令的提取、解码以及对微处理器1000的信号的输入和输出的控制，并且运行由程序表示的处理。
根据该实施方式的微处理器1000可以另外包括高速缓冲存储单元1040，其可以暂时储存要从除了存储单元1010之外的外部设备输入的数据或者要被输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。
图12是实施基于所公开的技术的实现来存储电路的处理器的配置图的示例。
参考图12，处理器1100可以通过包括除了微处理器的功能之外的各种功能来改进性能并实现多功能，所述微处理器执行用于控制和调谐从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程的任务。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储单元1120以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
该实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元(memory unit)1111、操作单元1112和控制单元1113。
存储单元1111是将数据储存在处理器1100中的的部件(比如处理器寄存器、寄存器等)。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行以下功能：暂时储存用于由操作单元1112执行操作的数据、执行操作的结果数据和用于执行操作的数据被储存的地址。操作单元1112是在处理器1100中执行操作的部件。操作单元1112可以根据控制单元1113对命令进行解码的结果等来执行四则算术运算、逻辑运算。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、操作单元1112和处理器1100的外部设备接收信号，执行命令的提取和解码、对处理器1100的信号的输入和输出的控制，以及运行由程序表示的处理。
高速缓冲存储单元1120是暂时储存数据以补偿以高速操作的核心单元1110与以低速操作的外部设备之间的数据处理速度的差异的部件。高速缓冲存储单元1120可以包括主储存部1121、次级储存部1122和第三级储存部1123。通常，高速缓冲存储单元1120包括主储存部1121和次级储存部1122，并且可以在需要高储存容量的情况下包括第三级储存部1123。根据情况需要，高速缓冲存储单元1120可以包括数量增加的储存部。也就是说，可以根据设计来改变高速缓冲存储单元1120中所包括的储存部的数量。主储存部1121、第二级储存部1122和第三级储存部1123储存和区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最大。高速缓冲存储单元1120的主储存部1121、次级储存部1122和第三级储存部1123中的至少一个储存部可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括多个存储单元，每个存储单元都包括开关元件，其中开关元件包括硫族化物材料，其包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。由此，可以改善高速缓冲存储单元1120的数据储存特性。结果，可以改善处理器1100的操作特性。
尽管在图12中示出主储存部2121、次级储存部1122和第三级储存部1123全部都被配置在高速缓冲存储单元1120内部，但是应注意高速缓冲存储单元1120的主储存部1121、次级储存部1122和第三级储存部1123全部都可以被配置在核心单元1110的外部，并且可以补偿在核心单元1110与外部设备之间的数据处理速度的差异。同时，要注意的是，高速缓冲存储单元1120的主储存部1121可以被设置在核心单元1110的内部，并且次级储存部1122和第三级储存部1123可以被配置在核心单元1110的外部以增强补偿数据处理速度的差异的功能。在另一个实施方式中，主储存部1121和次级储存部1122可以被设置在核心单元1110的内部，并且第三级储存部1123可以被设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备且允许有效地传输数据的部件。
根据该实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或经由总线接口1130连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部1121可以以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，而次级储存部1122和第三级储存部1123可以以通过总线接口1130共享的方式而被配置在多个核心单元1110的外部。主储存部1121的处理速度可以大于次级储存部1122和第三级储存部1123的处理速度。在另一个实施方式中，主储存部1121和次级储存部1122可以以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，而第三级储存部1123可以以通过总线接口1130共享的方式而被配置在多个核心单元1110的外部。
根据该实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其能够以有线方式或无线方式向外部设备发送数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中被处理的数据或从外部输入设备输入的数据，并将被处理的数据输出到外部接口设备等。此外，处理器1100可以包括多个各种模块和设备。在这种情况下，被添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据以及彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器类似的功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。
存储器控制单元1160用于管理和处理在处理器1100与根据不同通信标准操作的外部储存器件之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备。
媒体处理单元1170可以处理在处理器1100中已处理的数据或从外部输入设备以图像、语音以及其他形式输入的数据，并将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图13是基于所公开的技术的实现来实施存储电路的系统的配置图的示例。
参考图13，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操控。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。该实施方式的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、相机、全球定位系统(GPS)、摄影机、录音机、远程信息处理、视听(AV)系统、智能电视等等。
处理器1210可以对所输入的命令进行解码并处理针对储存在系统1200中的数据的操作、比较等，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等等。
主存储器件1220是当运行程序时可以暂时储存、调用和运行来自辅助存储器件1230的程序代码或数据并且即使在电源被切断时也可以保存被存储的内容的储存器。主存储器件1220可以包括多个存储单元，每个存储单元包括开关元件，其中开关元件包括硫族化物材料，其包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。由此，可以改善主存储器件1220的数据储存特性。结果，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源被切断时所有内容被擦除。与此不同，主存储器件1220不包括根据实施方式的半导体器件，但是可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源被切断时所有内容被擦除。
辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括多个存储单元，每个存储单元都包括开关元件，其中开关元件包括硫族化物材料，其包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。由此，可以改善辅助存储器件1230的数据储存特性。结果，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图14的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，但是可以包括数据储存系统(参见图14的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡，等等。
接口设备1240可以用于在该实施方式的系统1200与外部设备之间执行命令和数据的交换。接口设备1240可以是小型键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)、通信设备等等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线发送和接收数据的各种设备等等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等等。
图14是实施基于所公开的技术的实施方式的存储电路的数据储存系统的配置图的示例。
参考图14，数据储存系统1300可以包括：具有非易失性特性、作为用于储存数据的组件的储存器件1310；控制储存器件1310的控制器1320；用于与外部设备连接的接口1330；以及用于暂时储存数据的暂时储存器件1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用盘(DVD)、固态盘(SSD)等等；以及可以是卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等。
储存器件1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等等。
控制器1320可以控制储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，其用于执行用于处理通过接口1330从数据储存系统1300的外部输入的命令的操作等等。
接口1330被用来在数据储存系统1300和外部设备之间执行命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与以下设备中使用的接口兼容，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者与在类似于上述设备的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与以下接口兼容：诸如IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者与类似于上述接口的接口兼容。接口1330可以与彼此具有不同的类型的一个或更多个接口兼容。
暂时储存器件1340可以暂时储存数据，以根据与外部设备、控制器和系统的接口的多样性和高性能而在接口1330与储存器件1310之间有效地传输数据。用于暂时储存数据的暂时储存器件1340可以包括根据实施方式的上述半导体器件中的一个或更多个。暂时储存器件1340可以包括多个存储单元，每个存储单元包括开关元件，其中该开关元件包括硫族化物材料，其包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。由此，可以改善储存器件1310或暂时储存器件1340的数据储存特性。结果，可以改善数据储存系统1300的操作特性和数据储存特性。
图15是实施基于所公开的技术的实施方式的存储电路的存储系统的配置图的示例。
参考图15，存储系统1400可以包括：具有非易失性特性、作为用于储存数据的组件的存储器1410；控制存储器1410的存储器控制器1420；用于与外部设备连接的接口1430等等。存储系统1400可以是卡类型的，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等。
用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或多个。例如，存储器1410可以包括多个存储单元，每个存储单元包括开关元件，其中开关元件包括硫族化物材料，其包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。由此，可以改善存储器1410的数据储存特性。结果，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据该实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等等。
存储器控制器1420可以控制在存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，其用于执行用于处理从存储系统1400的外部经由接口1430输入的命令的操作。
接口1430被用来在存储系统1400与外部设备之间执行命令和数据的交换。接口1430可以与以下设备中使用的接口兼容，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(MSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者与在类似于上述设备的设备中使用的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。
根据该实施方式的存储系统1400还可以包括缓冲存储器1440，以用于根据与外部设备、存储器控制器和存储系统的接口的多样性和高性能而在接口1430与存储器1410之间有效地传输数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括多个存储单元，每个存储单元包括开关元件，其中开关元件包括硫族化物材料，其包括0.1-5原子百分比(at％)的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。由此，可以改善缓冲存储器1440的数据储存特性。结果，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据该实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，但是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等等。
可以在各种设备、系统或应用中实现基于本文件中所公开的存储器件的图11-15中的电子设备或系统的上述示例中的特征。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本或膝上型电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数字相机、具有无线通信能力的腕表或其他可穿戴式设备。
虽然本专利文件包含许多细节，但这些细节不应该被解释为对任何发明的或可要求保护的范围的限制，而是作为特定于特定发明的特定实施例的特征描述。在本专利文件中在不同的实施例的上下文中描述的某些特征也可以在单个实施例中被组合实施。相反，在单个实施例的上下文中描述的各种特征也可以在多个实施例中被单独地或以任何合适的子组合来实现。此外，尽管在上文中特征可以被描述为以某些组合起作用并且甚至最初如此声明，但是在某些情况下可以从所述组合中删除来自所要求保护的组合的一个或多个特征，并且所要求保护的组合可以针对子组合或子组合的变体。
类似地，虽然在附图中以特定顺序描绘了操作，但是这不应该被理解为要求以所示的特定顺序或按相继顺序执行这样的操作，或者执行所有示出的操作，以实现期望的结果。此外，在本专利文件中描述的实施例中的各种系统组件的分离不应被理解为在所有实施例中都需要这种分离。
仅描述了几个实施方式和示例。可以基于本专利文件中所描述和说明的内容来进行其他实施方式、增强和变化。

Claims (22)

1.一种硫族化物材料，其包括0.1-5原子百分比at％的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。
2.根据权利要求1所述的硫族化物材料，其中，硅的含量为0.5-4at％。
3.根据权利要求1所述的硫族化物材料，其中，锗的含量为17-20at％。
4.根据权利要求1所述的硫族化物材料，其中，砷的含量为31-34at％。
5.根据权利要求1所述的硫族化物材料，其中，硒的含量为43-48at％。
6.一种电子设备，包括：
包括硫族化物材料的开关元件，所述硫族化物材料包括0.1-5原子百分比at％的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒；
第一电极，其电耦接到所述开关元件；以及
第二电极，其电耦接到所述开关元件。
7.根据权利要求6所述的电子设备，其中，硅的含量为0.5-4at％。
8.根据权利要求6所述的电子设备，其中，锗的含量为17-20at％。
9.根据权利要求6所述的电子设备，其中，砷的含量为31-34at％。
10.根据权利要求6所述的电子设备，其中，硒的含量为43-48at％。
11.一种包括半导体存储器件的电子设备，所述半导体存储器件包括第一存储单元，所述第一存储单元包括第一开关元件，
其中，所述第一开关元件包括硫族化物材料，其包括0.1-5原子百分比at％的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。
12.根据权利要求11所述的电子设备，其中，所述半导体存储器件还包括：
包括第二开关元件的第二存储单元，所述第二开关元件具有硫族化物材料，其包括0.1-5原子百分比at％的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒，以及
其中，所述第一存储单元和所述第二存储单元还分别包括第一存储层和第二存储层，所述第一存储层和第二存储层中的每个存储层根据施加到其上的电压或电流而在不同的电阻状态之间切换。
13.根据权利要求12所述的电子设备，其中，所述第一开关元件和所述第二开关元件分别控制对所述第一存储层和所述第二存储层的访问。
14.根据权利要求11所述的电子设备，其中，所述半导体存储器件包括多个存储单元，所述存储单元包括所述第一存储单元，
其中，所述半导体存储器件还包括：
多个第一线，其设置在衬底与所述多个存储单元之间，所述多个第一线中的每个第一线在第一方向上延伸；以及
多个第二线，其设置在所述多个存储单元之上，所述多个第二线中的每个第二线在与所述第一方向交叉的第二方向上延伸，以及
其中，所述多个存储单元被设置在所述第一线与所述第二线的各个交叉点处。
15.根据权利要求11所述的电子设备，其中，所述半导体存储器件还包括覆盖层，所述覆盖层至少设置在所述第一存储单元的侧表面上。
16.根据权利要求11所述的电子设备，其中，硅的含量为0.5-4at％。
17.根据权利要求11所述的电子设备，其中，锗的含量为17-20at％。
18.根据权利要求11所述的电子设备，其中，砷的含量为31-34at％。
19.根据权利要求11所述的电子设备，其中，硒的含量为43-48at％。
20.根据权利要求11所述的电子设备，还包括微处理器，所述微处理器包括：
控制单元，其被配置成从所述微处理器的外部接收包括命令的信号，并执行所述命令的提取、解码、或者对所述微处理器的信号的输入或输出的控制；
操作单元，其被配置成基于所述控制单元对所述命令进行解码的结果来执行操作；以及
存储单元，其被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者用于执行所述操作的数据的地址，
其中，所述半导体存储器是所述微处理器中的存储单元的一部分。
21.一种包括半导体存储器件的电子设备，所述半导体存储器件包括：
衬底；
多个第一线，其被设置在所述衬底之上，并且每个第一线在第一方向上延伸；
多个第二线，其在与所述第一方向交叉的第二方向上延伸；以及
多个存储单元，其被设置在所述多个第一线与所述多个第二线的各个交叉点处，
其中，所述多个存储单元中的每个存储单元包括：
可变电阻层，其根据施加到其的电压或电流而在不同的电阻状态之间切换；以及
选择元件层，其控制对所述可变电阻层的访问，以及
其中，所述选择元件层包括硫族化物材料，所述硫族化物材料包括0.1-5原子百分比at％的硅、15-22at％的锗、30-35at％的砷和40-50at％的硒。
22.根据权利要求21所述的电子设备，其中，所述多个存储单元中的每个存储单元还包括：
下电极层，其耦接到所述多个存储单元中的每个存储单元的最下部，并且用作在所述多个第一线中对应的一个与每个存储单元中的除最下部之外的部分之间的电压或电流的传输路径；
中间电极层，其将所述选择元件层与所述可变电阻层物理地分开，并且将所述选择元件层电耦接到所述可变电阻层；以及
上电极层，其耦接到所述多个存储单元中的每个存储单元的最上部，并且用作在所述多个第二线中对应的一个与每个存储单元的除最上部之外的部分之间的电压或电流的传输路径。
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