KR20170012792A

KR20170012792A - 전자 장치 및 그 제조 방법

Info

Publication number: KR20170012792A
Application number: KR1020150104876A
Authority: KR
Inventors: 김근준
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-07-24
Filing date: 2015-07-24
Publication date: 2017-02-03
Also published as: CN106374038A; US20170025598A1; CN106374038B; US9876162B2

Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성되고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물; 및 상기 복수의 구조물 사이의 공간의 적어도 일부를 매립하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}

본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.

최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.

본 발명의 실시예들이 해결하려는 과제는, 공정이 용이하고 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성되고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물; 및 상기 복수의 구조물 사이의 공간의 적어도 일부를 매립하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 포함할 수 있다.

상기 반도체 메모리에 있어서, 상기 자유층, 상기 고정층 및 상기 자기 보정층의 자화 방향은, 상기 기판의 표면에 대해 실질적으로 수직이고, 상기 고정층의 자화 방향과 상기 자기 보정층의 자화 방향은 서로 반대일 수 있다. 상기 반도체 메모리는, 상기 복수의 구조물 각각과 상기 자기 보정층 사이에 개재되는 제1 절연 스페이서층을 더 포함할 수 있다. 상기 제1 절연 스페이서층은, 상기 복수의 구조물의 상면과 측면 및 상기 기판의 상면을 따라 형성될 수 있다. 상기 자기 보정층의 상면을 덮는 제2 절연 스페이서층을 더 포함할 수 있다. 상기 자기 보정층의 상면과 상기 제1 절연 스페이서층의 최상부는 동일한 레벨에 위치할 수 있다. 상기 자기 보정층의 상면은 상기 제1 절연 스페이서층의 최상부보다 아래 레벨에 위치할 수 있다. 상기 자기 보정층은, 상기 제1 절연 스페이서층을 덮을 수 있다. 상기 반도체 메모리는, 상기 복수의 구조물 상에 위치하는 상기 자기 보정층 및 상기 제1 절연 스페이서층을 관통하여 상기 복수의 구조물 각각의 상면과 접속하는 콘택 플러그; 및 상기 콘택 플러그와 상기 자기 보정층 사이에 개재되는 제3 절연 스페이서층을 더 포함할 수 있다. 상기 기판은, 상기 복수의 구조물 각각의 하면과 접속하면서, 상기 하면보다 더 큰 폭의 상면을 갖는 콘택 플러그를 더 포함할 수 있다.

상기 실시예의 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.

상기 실시예의 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.

상기 실시예의 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.

상기 실시예의 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.

상기 실시예의 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.

또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판 상에 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물을 형성하는 단계; 및 상기 복수의 구조물 사이의 공간의 적어도 일부에 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 매립하는 단계를 포함할 수 있다.

상기 제조 방법에 있어서, 상기 복수의 구조물 형성 단계 후 및 상기 자기 보정층 매립 단계 전에, 상기 복수의 구조물이 형성된 결과물의 전면을 따라 제1 절연 스페이서층을 형성하는 단계를 더 포함할 수 있다. 상기 자기 보정층 매립 단계는, 상기 제1 절연 스페이서층 상에 자기 보정 물질을 형성하는 단계; 및 상기 제1 절연 스페이서층의 최상부가 드러나도록 상기 자기 보정 물질의 상부를 제거하는 단계를 포함할 수 있다. 상기 자기 보정층 매립 단계 후에, 상기 자기 보정층의 상면을 덮는 제2 절연 스페이서층을 형성하는 단계를 더 포함할 수 있다. 상기 자기 보정층 매립 단계는, 상기 자기 보정층이 상기 제1 절연 스페이서층을 덮도록 수행될 수 있다. 상기 자기 보정층 매립 단계 후에, 상기 복수의 구조물 상의 상기 자기 보정층 및 상기 제1 절연 스페이서층을 선택적으로 식각하여 상기 복수의 구조물 각각의 상면을 노출시키는 홀을 형성하는 단계; 홀의 측벽에 제3 절연 스페이서층을 형성하는 단계; 및 상기 홀의 나머지 공간을 도전 물질로 매립하는 단계를 포함할 수 있다.

상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 공정이 용이하고 가변 저항 소자의 특성 향상이 가능하다.

도 1a는 비교예의 가변 저항 소자를 나타내는 단면도이고, 도 1b는 도 1a의 자유층의 자화 커브를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.

도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.

도 1a는 비교예의 가변 저항 소자를 나타내는 단면도이고, 도 1b는 도 1a의 자유층의 자화 커브를 나타낸 도면이다.

먼저, 도 1a를 참조하면, 비교예의 가변 저항 소자(10)는 변경 가능한 자화 방향을 갖는 자유층(10A), 고정된 자화 방향을 갖는 고정층(10C), 및 자유층(10A)과 고정층(10C) 사이에 개재되는 터널 베리어층(10B)을 포함할 수 있다.

여기서, 자유층(10A) 및 고정층(10C)은 강자성(ferromagnetic) 물질을 포함할 수 있다. 실선 화살표로 도시한 바와 같이, 자유층(10A) 및 고정층(10C)의 자화 방향은 층 표면에 대해 수직일 수 있다.

터널 베리어층(10B)은 절연성의 산화물을 포함할 수 있다. 터널 베리어층(10B)은 가변 저항 소자(10)의 데이터 쓰기 동작시 전자의 터널링을 가능하게 하여 자유층(10A)의 자화 방향을 변화시키는 역할을 수행할 수 있다.

이 가변 저항 소자(10)에서 데이터는 다음과 같은 방법으로 저장될 수 있다. 가변 저항 소자(10)의 하단 및 상단과 각각 접속하는 콘택 플러그(미도시됨)를 통하여 공급되는 전류 또는 전압에 따라, 자유층(10A)의 자화 방향이 변화하여 고정층(10C)의 자화 방향과 평행한 상태가 되거나 또는 반평행한 상태가 될 수 있다. 자유층(10A) 및 고정층(10C)의 자화 방향이 서로 평행한 경우 가변 저항 소자(10)는 저저항 상태로서 예컨대, 데이터 '1'을 저장할 수 있고, 반대로 자유층(10A) 및 고정층(10C)의 자화 방향이 서로 반평행한 경우 가변 저항 소자(10)는 고저항 상태로서, 예컨대, 데이터 '1'을 저장할 수 있다.

그런데, 가변 저항 소자(10)에서 고정층(10C)에 의해서 매우 강한 표류자계(stray field)가 생성될 수 있다(점선 화살표 참조). 이러한 표류자계의 영향으로 자유층(10A)에서 편향 자기장(bias magnetic field)이 발생하게 된다. 이에 대해서는 도 1b를 참조하여 보다 상세히 설명한다.

도 1b의 A 선은 자유층(10A)에서의 편향 자기장이 없는 경우를 나타내고, B선은 자유층(10A)에서의 편향 자기장이 존재하는 경우를 나타내고 있다.

도 1b를 참조하면, 자유층(10A)에서의 편향 자기장이 부존재하는 경우, 자화 커브는 자화 축선에 대해 대칭이므로, 저저항 상태에서 고저항 상태로의 스위칭 및 고저항 상태에서 저저항 상태로의 스위칭이 대칭적으로 발생할 수 있다.

반면, 자유층(10A)에서의 편향 자기장에 의해 자화 커브가 일측 예컨대, 우측으로 이동하는 경우(화살표 참조), 자화 커브가 자화 축선에 대해 대칭일 수 없다. 이 때문에, 비대칭적인 스위칭이 발생하므로 스위칭 특성이 열화된다.

다시 말하면, 비교예의 가변 저항 소자(10)에서는 고정층(10C)에서 생성되는 강한 표류자계의 영향으로 스위칭 특성이 열화되는 문제가 있다.

이하에서 설명하는 본 실시예의 가변 저항 소자에 의하면, 위와 같은 문제를 해결할 수 있으면서 아울러 공정 비용 및 공정 난이도의 감소가 가능할 수 있다.

도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도로서, 특히, 도 2b는 도 2a의 A-A' 선에 따른 단면도이다.

도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 복수의 MTJ(Magnetic Tunnel Junction) 구조물(110)과, MTJ 구조물(110) 사이의 공간에 매립됨으로써 각 MTJ 구조물(110)의 측벽을 둘러싸게 되는 자기 보정층(120)을 포함할 수 있다. 복수의 MTJ 구조물(110)은 A-A' 선과 평행한 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 매트릭스 형태로 배열될 수 있다.

여기서, 각 MTJ 구조물(110)은, 변경 가능한 자화 방향을 갖는 자유층(110A), 고정된 자화 방향을 갖는 고정층(110C), 및 자유층(110A)과 고정층(110C) 사이에 개재되는 터널 베리어층(110B)을 포함할 수 있다.

자유층(110A) 및 고정층(110C)의 자화 방향은 실선 화살표로 도시한 바와 같이, 층의 표면에 대해 수직일 수 있다. 다시 말하면, 자유층(110A)의 자화 방향은 위에서 아래로 향하는 방향 및 아래에서 위로 향하는 방향 사이에서 스위칭될 수 있고, 고정층(110C)의 자화 방향은 위에서 아래로 향하는 방향으로 고정될 수 있다. 도시된 것과 달리, 고정층(110C)의 자화 방향은 아래에서 위로 향하는 방향으로 고정될 수도 있다. 또한, 자유층(110A)과 고정층(110C)의 위치는 서로 뒤바뀔 수 있다. 즉, 도시된 것과 달리, 자유층(110A)이 고정층(110C) 상에 위치할 수도 있다. 자유층(110A) 및 고정층(110C)은 강자성(ferromagnetic) 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 강자성 물질은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Co-Fe-B 합금, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함할 수 있다.

터널 베리어층(110B)은 절연성의 산화물 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함할 수 있다. 터널 베리어층(110B)은 데이터의 라이트 동작시 전자의 터널링을 가능하게 하여 자유층(110A)의 자화 방향을 변화시키는 역할을 수행할 수 있다.

위와 같은 MTJ 구조물(110)에서 데이터는 다음과 같은 방법으로 저장될 수 있다. MTJ 구조물(110)의 하단 및 상단에 공급되는 전류 또는 전압에 따라, 자유층(110A)의 자화 방향이 변화하여 고정층(110C)의 자화 방향과 평행한 상태가 되거나 또는 반평행한 상태가 될 수 있다. 특히, 자유층(110A)의 자화 방향은 MTJ 구조물(110)을 관통하는 전류에 의한 스핀 트랜스퍼 토크(Spin Transfer Torque)에 의해 가변될 수 있다. 자유층(110A)과 고정층(110C)의 자화 방향이 서로 평행한 경우 MTJ 구조물(110)은 저저항 상태로서 예컨대, 데이터 '1'을 저장할 수 있고, 반대로 자유층(110A)과 고정층(110C)의 자화 방향이 서로 반평행한 경우 MTJ 구조물(110)은 가변 저항 소자(140A)는 고저항 상태로서, 예컨대, 데이터 '0'을 저장할 수 있다.

나아가, MTJ 구조물(110)은 자유층(110A), 터널 베리어층(110B) 및 고정층(110C)에 더하여 MTJ 구조물(110)에 요구되는 다양한 특성을 개선하거나 공정을 용이하게 하는 등 다양한 용도를 갖는 막들(미도시됨)을 더 포함할 수 있다. 이에 대해서는 후술하는 도 3a 내지 도 3c에도 예시적으로 나타나 있다.

한편, 자유층(110A) 및 고정층(110C)은 강자성 물질을 포함하기 때문에 이들에 의해 자기장이 생성될 수 있다(점선 화살표 참조). 특히, 고정층(110C)은 고정된 자화 방향을 갖는 층으로서 고정층(110C)에 의해서는 매우 강한 표류자계가 생성될 수 있고, 이 표류자계의 영향으로 자유층(110A)에서 편향 자기장이 발생할 수 있다. 자유층(110A)에서의 편향 자기장이 스위칭 특성을 열화시킬 수 있음은 도 1b에서 이미 설명하였다. 본 실시예에서는 이러한 문제를 해결하기 위하여 자기 보정층(120)을 형성하였다.

자기 보정층(120)은 MTJ 구조물(110)이 형성되지 않은 공간을 매립하도록 형성될 수 있다. 그에 따라 MTJ 구조물(110) 각각의 측벽은 자기 보정층(120)에 의해 둘러싸일 수 있다. 다만, 도시하지는 않았으나, MTJ 구조물(110)과 자기 보정층(120) 사이에는 이들의 전기적인 절연을 위한 절연 물질이 개재될 수 있다.

자기 보정층(120)은 고정층(110C)과 반대의 자화 방향(실선 화살표 참조)을 가질 수 있다. 자기 보정층(120)에 의해 생성되는 자기장은 점선 화살표로 도시하였다. 점선 화살표를 참조하면, 자기 보정층(120)에 의해 생성되는 자기장이 고정층(110C)에 의해 생성되는 자기장의 영향을 감소 또는 상쇄시킴을 알 수 있다. 그에 따라 고정층(110C)의 자기장이 자유층(110A)에 미치는 영향이 감소하여 자유층(110A)에서의 편향 자기장이 감소 또는 제거되므로, MTJ 구조물(110)의 스위칭 특성을 향상시킬 수 있다.

본 실시예에서 자기 보정층(120)은 MTJ 구조물(110)과 동일한 두께를 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 공정 방법에 따라, 수직 방향에서 자기 보정층(120)은 MTJ 구조물(110)과 동일한 레벨에 위치하면서 MTJ 구조물(110)과 상이한 두께를 가질 수도 있다. 이에 대해서는 도 3a 내지 도 5를 참조하여 예시적으로 설명하기로 한다.

도 3a 내지 도 3c는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예와의 차이를 중심으로 설명하기로 한다.

도 3a를 참조하면, 기판(200)이 제공될 수 있다. 기판(200)은 요구되는 다양한 소자, 배선, 절연막 등을 포함하는 구조물로서, 예컨대, 스위칭 소자(미도시됨)를 포함할 수 있다. 여기서, 스위칭 소자의 일단은 하부 콘택 플러그(220)를 통하여 MTJ 구조물(230)의 하단과 전기적으로 연결될 수 있다. 스위칭 소자는 MTJ 구조물(230)로의 전류 또는 전압의 공급 여부를 제어하기 위한 것으로서, 예컨대, 트랜지스터, 다이오드 등일 수 있다. 스위칭 소자의 타단은 도시되지 않은 배선 예컨대, 소스 라인과 전기적으로 연결될 수 있다.

이어서, 기판(200) 상에 제1 층간 절연막(210)을 형성할 수 있다. 제1 층간 절연막(210)은 실리콘 산화물 등 다양한 절연 물질로 형성될 수 있다.

이어서, 제1 층간 절연막(210)을 관통하여 기판(200)의 일부와 접속하는 하부 콘택 플러그(220)를 형성할 수 있다. 구체적으로, 제1 층간 절연막(210)을 선택적으로 식각하여 기판(200)의 일부를 노출시키는 홀을 형성한 후, 홀을 충분히 매립하는 두께의 도전 물질을 증착하고 제1 층간 절연막(210)의 상면이 노출될 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행하는 방식으로 하부 콘택 플러그(220)를 형성할 수 있다. 하부 콘택 플러그(220)는 다양한 도전 물질로 형성될 수 있다. 특히, 하부 콘택 플러그(220)는 매립 특성이 우수하고 전기 전도도가 높은 도전 물질 예컨대, 텅스텐(W), 탄탈륨(Ta) 등의 금속이나 티타늄 질화물(TiN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다.

이어서, 제1 층간 절연막(210) 및 하부 콘택 플러그(220) 상에 MTJ 구조물(230) 형성을 위한 물질막들을 증착한 후, 이 물질막들을 선택적으로 식각하여 하부 콘택 플러그(220)와 하단이 접속하는 MTJ 구조물(230)을 형성할 수 있다.

여기서, MTJ 구조물(230)은 하부층(230A), 자유층(230B), 터널 베리어층(230C), 고정층(230D) 및 캡핑층(230E)을 포함할 수 있다. 자유층(230B), 터널 베리어층(230C) 및 고정층(230D)은 도 1b의 자유층(110A), 터널 베리어층(110B) 및 고정층(110C)과 각각 대응할 수 있다. 자유층(230B)과 고정층(230D)의 위치는 서로 대응할 수 있다. 하부층(230A)은 자신의 상부에 배치되는 막 예컨대, 자유층(230B)과 콘택 플러그(220)의 접착도를 증가시키거나, 자신의 상부에 배치되는 막의 결정도, 거칠기 등의 막질을 개선하는 등 다양한 역할을 수행하는 다양한 도전 물질을 포함할 수 있다. 상부층(230E)은 MTJ 구조물(230)의 패터닝시 자신의 하부에 존재하는 막들을 보호하는 역할을 수행하는 막으로서 다양한 도전 물질을 포함할 수 있다.

MTJ 구조물(230)과 하부 콘택 플러그(220)는 서로 중첩할 수 있다. 더 나아가, 기판(200)의 표면과 평행한 수평 방향에서, 하부 콘택 플러그(220)의 상면의 폭은 MTJ 구조물(230)의 하면의 폭보다 더 클 수 있다. 이러한 경우, MTJ 구조물(230)이 평탄한 상면을 갖는 하부 콘택 플러그(220) 상에 위치하기 때문에, MTJ 구조물(230)에 포함되는 막 특히, 터널 베리어층(230C)의 휘어짐이 방지될 수 있다. 터널 베리어층(230C)이 휘어지면 닐 커플링(Neel Coupling) 현상 등으로 MTJ 구조물(230)의 특성이 저하되나, 본 실시예에 의하는 경우 이러한 문제가 방지될 수 있다.

이어서, MTJ 구조물(230)이 형성된 결과물의 전면을 따라 제1 절연 스페이서층(240)을 형성할 수 있다. 제1 절연 스페이서층(240)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 제1 절연 스페이서층(240)은 MTJ 구조물(230)과 후술하는 자기 보정층을 서로 절연시키는 역할을 수행할 수 있다. 또한, 본 실시예와 같이 하부 콘택 플러그(220)의 폭이 MTJ 구조물(230)의 폭보다 커서 하부 콘택 플러그(220)의 일부가 노출되는 경우, 제1 절연 스페이서층(240)은 하부 콘택 플러그(220)와 자기 보정층을 서로 절연시키는 역할을 수행할 수도 있다.

도 3b를 참조하면, 도 3a의 결과물 상에 자기 보정층(250) 형성을 위한 물질층을 증착하고 제1 절연 스페이서층(240)의 최상부가 드러날 때까지 평탄화 공정을 수행할 수 있다. 그 결과, MTJ 구조물(230) 사이의 공간에 매립되는 자기 보정층(250)이 형성될 수 있다. 자기 보정층(250)은 도 1b의 자기 보정층(120)과 대응할 수 있다.

이어서, 평탄화된 상면을 갖는 제1 절연 스페이서층(240) 및 자기 보정층(250) 상에 제2 절연 스페이서층(260)을 형성할 수 있다. 제2 절연 스페이서층(260)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 제2 절연 스페이서층(260)은 자기 보정층(250)의 상면을 보호함으로써, 자기 보정층(250)과 그 상부에 위치하는 소정 구조물의 원치 않는 전기적 쇼트를 방지할 수 있다.

이어서, 제2 절연 스페이서층(260) 상에 제2 층간 절연막(270)을 형성할 수 있다. 제2 층간 절연막(270)은 제2 절연 스페이서층(260)과 상이한 식각률을 갖는 절연 물질로 형성될 수 있다. 예컨대, 제2 절연 스페이서층(260)이 실리콘 질화물로 형성된 경우, 제2 층간 절연막(270)은 실리콘 산화물로 형성될 수 있다.

도 3c를 참조하면, 제2 층간 절연막(270), 제2 절연 스페이서층(260) 및 제1 절연 스페이서층(240)을 선택적으로 식각하여 MTJ 구조물(230)의 상면을 노출시키는 홀을 형성한 후, 이 홀에 도전 물질을 매립하여 MTJ 구조물(230)의 상면과 접속하는 상부 콘택 플러그(280)를 형성할 수 있다. 제2 층간 절연막(270) 및 제2 절연 스페이서층(260)의 식각률이 서로 상이한 경우, 제2 층간 절연막(270) 식각시 제2 절연 스페이서층(260)은 식각 정지막으로 이용될 수 있어 공정 제어가 용이할 수 있다.

여기서, 상부 콘택 플러그(280)는 MTJ 구조물(230)과 중첩하면서, 수평 방향에서 상부 콘택 플러그(280)의 하면의 폭은 MTJ 구조물(230)의 상면의 폭보다 작을 수 있다. 이러한 경우, 상부 콘택 플러그(280)의 위치가 약간 어긋나더라도 자기 보정층(250)과의 원치 않는 전기적 쇼트가 발생할 가능성이 줄어들게 된다.

이상으로 설명한 공정에 의해 도 3c와 같은 반도체 장치가 제조될 수 있다.

도 3c를 다시 참조하면, 자기 보정층(250)은 MTJ 구조물(230) 사이에 위치하면서 제1 절연 스페이서층(240)에 의해 정의되는 공간 전부에 매립될 수 있다. 그러나, 다른 실시예에서, 자기 보정층(250)은 제1 절연 스페이서층(240)에 의해 정의되는 공간 일부를 매립할 수 있다. 또는, 자기 보정층(250)은 MTJ 구조물(230) 사이 및 MTJ 구조물(230) 위에도 존재할 수 있다. 이에 대해서는, 도 4 및 도 5를 참조하여 예시적으로 설명하기로 한다.

도 4는 본 발명의 또 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 도 3a 내지 도 3c의 실시예와의 차이점을 중심으로 설명하기로 한다.

도 4를 참조하면, 기판(300) 상에 제1 층간 절연막(310)을 관통하여 기판(300)의 일부와 접속하는 하부 콘택 플러그(320)가 형성될 수 있다.

이어서, 제1 층간 절연막(310) 및 하부 콘택 플러그(320) 상에 하부층(330A), 자유층(330B), 터널 베리어층(330C), 고정층(330D) 및 캡핑층(330E)이 적층된 MTJ 구조물(330)을 형성한 후, 결과물의 전면을 따라 제1 절연 스페이서층(340)을 형성할 수 있다.

이어서, 제1 절연 스페이서층(340) 상에 자기 보정층(350) 형성을 위한 물질층을 증착한 후, 제1 절연 스페이서층(340)의 최상부로부터 소정 정도 하향되는 시점까지 물질층의 상부를 에치백 등의 방식으로 제거할 수 있다. 그 결과, MTJ 구조물(330) 사이의 공간 중 일부에 매립되는 자기 보정층(350)이 형성될 수 있다.

이어서, 제1 절연 스페이서층(340) 및 자기 보정층(350) 상에 하부 프로파일을 따라 제2 절연 스페이서층(360)을 형성할 수 있다. 그에 따라 제2 절연 스페이서층(360)은 굴곡진 형상을 가질 수 있다.

이어서, 제2 절연 스페이서층(360) 상에 제2 층간 절연막(370)을 형성한 후, 제2 층간 절연막(370), 제2 절연 스페이서층(360) 및 제1 절연 스페이서층(340)을 관통하여 MTJ 구조물(330)의 상면과 접속하는 상부 콘택 플러그(380)를 형성할 수 있다.

도 5는 본 발명의 또 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 도 3a 내지 도 3c의 실시예와의 차이점을 중심으로 설명하기로 한다.

도 5를 참조하면, 기판(400) 상에 제1 층간 절연막(410)을 관통하여 기판(400)의 일부와 접속하는 하부 콘택 플러그(420)가 형성될 수 있다.

이어서, 제1 층간 절연막(410) 및 하부 콘택 플러그(420) 상에 하부층(430A), 자유층(430B), 터널 베리어층(430C), 고정층(430D) 및 캡핑층(430E)이 적층된 MTJ 구조물(430)을 형성한 후, 결과물의 전면을 따라 제1 절연 스페이서층(440)을 형성할 수 있다.

이어서, 제1 절연 스페이서층(440) 상에 자기 보정층(450) 형성을 위한 물질층을 증착할 수 있다. 물질층 증착 후 자기 보정층(450)이 평탄한 상면을 갖게 하기 위한 평탄화 공정이 추가로 수행될 수도 있다. 어떠한 경우든, 자기 보정층(450)은 제1 절연 스페이서층(440) 위에 위치하도록 형성됨으로써 MTJ 구조물(430)의 측벽 뿐만 아니라 상면도 둘러쌀 수 있다.

이어서, 자기 보정층(450) 상에 제2 절연 스페이서층(460) 및 제2 층간 절연막(470)을 형성할 수 있다.

이어서, 제2 층간 절연막(470), 제2 절연 스페이서층(460), 자기 보정층(450) 및 제1 절연 스페이서층(440)을 선택적으로 식각하여 MTJ 구조물(430)의 상면을 노출시키는 홀을 형성한 후, 홀의 측벽에 제3 절연 스페이서층(490)을 형성하고 제3 절연 스페이서층(490)이 형성된 홀을 도전 물질로 매립하여 상부 콘택 플러그(480)를 형성할 수 있다. 제3 절연 스페이서층(490)은 자기 보정층(450)과 상부 콘택 플러그(480)를 서로 절연시키는 역할을 수행할 수 있다.

이상으로 설명한 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 의하면 다음과 같은 이점이 있다.

우선, 자기 보정층에 의해 고정층에서 생성되는 표류자계의 영향을 상쇄할 수 있기 때문에, 대칭적인 스위칭을 가능하게 할 수 있어 스위칭 특성이 개선될 수 있다.

또한, 자기 보정층을 MTJ 구조물과 별개로 형성하기 때문에 MTJ 구조물 형성을 위한 식각시 식각 두께가 감소하여 식각 공정의 난이도가 감소하는 장점이 있다.

나아가, 자기 보정층을 MTJ 구조물 사이의 공간에 매립하는 방식으로 형성하고, 자기 보정층 형성시 별도의 마스크 및 식각 공정이 요구되지 않기 때문에, 공정 비용 및 공정 난이도가 감소할 수 있다.

전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 10은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.

도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.

도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.

기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.

기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상에 형성되고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물; 및 상기 복수의 구조물 사이의 공간의 적어도 일부를 매립하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.

연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.

제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.

도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.

도 7을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.

본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.

기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 형성되고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물; 및 상기 복수의 구조물 사이의 공간의 적어도 일부를 매립하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.

도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.

버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.

본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.

본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.

여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.

미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.

도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.

도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.

프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.

주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 형성되고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물; 및 상기 복수의 구조물 사이의 공간의 적어도 일부를 매립하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.

또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.

보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 형성되고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물; 및 상기 복수의 구조물 사이의 공간의 적어도 일부를 매립하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.

또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.

인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.

도 9를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.

인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 형성되고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물; 및 상기 복수의 구조물 사이의 공간의 적어도 일부를 매립하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.

도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

도 10을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 형성되고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물; 및 상기 복수의 구조물 사이의 공간의 적어도 일부를 매립하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.

더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.

인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 형성되고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물; 및 상기 복수의 구조물 사이의 공간의 적어도 일부를 매립하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.

더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

110: MTJ 구조물 120: 자기 보정층

Claims

반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
기판 상에 형성되고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물; 및
상기 복수의 구조물 사이의 공간의 적어도 일부를 매립하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 포함하는
전자 장치.
제1 항에 있어서,
상기 자유층, 상기 고정층 및 상기 자기 보정층의 자화 방향은, 상기 기판의 표면에 대해 실질적으로 수직이고,
상기 고정층의 자화 방향과 상기 자기 보정층의 자화 방향은 서로 반대인
전자 장치.
제1 항에 있어서,
상기 반도체 메모리는,
상기 복수의 구조물 각각과 상기 자기 보정층 사이에 개재되는 제1 절연 스페이서층을 더 포함하는
전자 장치.
제3 항에 있어서,
상기 제1 절연 스페이서층은,
상기 복수의 구조물의 상면과 측면 및 상기 기판의 상면을 따라 형성되는
전자 장치.
제3 항에 있어서,
상기 자기 보정층의 상면을 덮는 제2 절연 스페이서층을 더 포함하는
전자 장치.
제4 항에 있어서,
상기 자기 보정층의 상면과 상기 제1 절연 스페이서층의 최상부는 동일한 레벨에 위치하는
전자 장치.
제4 항에 있어서,
상기 자기 보정층의 상면은 상기 제1 절연 스페이서층의 최상부보다 아래 레벨에 위치하는
전자 장치.
제4 항에 있어서,
상기 자기 보정층은,
상기 제1 절연 스페이서층을 덮는
전자 장치.
제8 항에 있어서,
상기 반도체 메모리는,
상기 복수의 구조물 상에 위치하는 상기 자기 보정층 및 상기 제1 절연 스페이서층을 관통하여 상기 복수의 구조물 각각의 상면과 접속하는 콘택 플러그; 및
상기 콘택 플러그와 상기 자기 보정층 사이에 개재되는 제3 절연 스페이서층을 더 포함하는
전자 장치.
제1 항에 있어서,
상기 기판은,
상기 복수의 구조물 각각의 하면과 접속하면서, 상기 하면보다 더 큰 폭의 상면을 갖는 콘택 플러그를 더 포함하는
전자 장치.
제1 항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
제1 항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
제1 항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
제1 항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
제1 항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
기판 상에 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 복수의 구조물을 형성하는 단계; 및
상기 복수의 구조물 사이의 공간의 적어도 일부에 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 매립하는 단계를 포함하는
전자 장치의 제조 방법.
제16 항에 있어서,
상기 복수의 구조물 형성 단계 후 및 상기 자기 보정층 매립 단계 전에,
상기 복수의 구조물이 형성된 결과물의 전면을 따라 제1 절연 스페이서층을 형성하는 단계를 더 포함하는
전자 장치의 제조 방법.
제17 항에 있어서,
상기 자기 보정층 매립 단계는,
상기 제1 절연 스페이서층 상에 자기 보정 물질을 형성하는 단계; 및
상기 제1 절연 스페이서층의 최상부가 드러나도록 상기 자기 보정 물질의 상부를 제거하는 단계를 포함하는
전자 장치의 제조 방법.
제17 항에 있어서,
상기 자기 보정층 매립 단계 후에,
상기 자기 보정층의 상면을 덮는 제2 절연 스페이서층을 형성하는 단계를 더 포함하는
전자 장치의 제조 방법.
제17 항에 있어서,
상기 자기 보정층 매립 단계는,
상기 자기 보정층이 상기 제1 절연 스페이서층을 덮도록 수행되는
전자 장치의 제조 방법.
제20 항에 있어서,
상기 자기 보정층 매립 단계 후에,
상기 복수의 구조물 상의 상기 자기 보정층 및 상기 제1 절연 스페이서층을 선택적으로 식각하여 상기 복수의 구조물 각각의 상면을 노출시키는 홀을 형성하는 단계;
홀의 측벽에 제3 절연 스페이서층을 형성하는 단계; 및
상기 홀의 나머지 공간을 도전 물질로 매립하는 단계를 포함하는
전자 장치의 제조 방법.