CN106374038A - 电子设备 - Google Patents

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Abstract

本技术提供一种电子设备。根据本文件的一个实施方式的电子设备包括半导体存储器，且半导体存储器可以包括：衬底；多个结构，所述多个结构形成在衬底之上以彼此间隔开，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于自由层与钉扎层之间的隧道势垒层；以及磁校正层，形成为与所述多个结构相邻，且被构造成减少钉扎层所产生的杂散磁场对自由层的影响。

Description

电子设备
相关申请的交叉引用
本专利文件要求2015年7月24日提交的申请号为10-2015-0104876、名称为“电子设备及用于制造其的方法”的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
技术领域
本专利文件涉及存储电路或器件和它们在电子设备或系统中的应用。
背景技术
近来，随着电子设备或装置趋向于微型化、低功耗、高性能、多功能等，需要能在诸如计算机、便携式通信设备等的各种电子设备或装置中储存信息的电子设备，且已经对这样的电子设备进行研发。这种电子设备的示例包括能使用根据施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据的电子设备，且可以用各种配置来实现，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁随机存取存储器)、电子熔丝等。
发明内容
本专利文件中的公开技术包括存储电路或器件及其它们在电子设备或系统中的应用以及电子设备的各种实施方式，其中电子设备包括能改善可变电阻元件的特性且具有低水平制造工艺难度的半导体存储器。
在一个方面，一种电子设备可以包括半导体存储器，且半导体存储器可以包括：衬底；多个结构，形成在衬底之上以彼此间隔开，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于自由层与钉扎层之间的隧道势垒层；以及磁校正层，形成为与所述多个结构相邻且被构造成减少钉扎层所产生的杂散磁场对自由层的影响。
上述电子设备的实施方式可以包括以下实施方式中的一个或更多个。
磁校正层填充所述多个结构之间的空间的至少一部分。自由层、钉扎层和磁校正层的磁化方向与衬底的表面实质垂直，且钉扎层的磁化方向与磁校正层的磁化方向反向平行。半导体存储器还包括：第一绝缘间隔件层，介于所述多个结构中的每个结构与磁校正层之间。第一绝缘间隔件层沿着所述多个结构中的每个结构的顶表面和侧表面形成。半导体存储器还包括：第二绝缘间隔件层，形成在磁校正层的顶表面上。磁校正层的顶表面处在与形成在所述多个结构的顶表面上的第一绝缘间隔件层相同的垂直水平处。磁校正层的顶表面设置得比形成在所述多个结构的顶表面上的第一绝缘间隔件层低。磁校正层的顶表面位于比第一绝缘间隔件层高。半导体存储器还包括：接触插塞，设置在所述多个结构之上，且与所述多个结构中的每个结构耦接。接触插塞通过形成在接触插塞的侧壁上的第三绝缘间隔件层而与磁校正层绝缘。半导体存储器还包括：接触插塞，形成在衬底与所述多个结构之间，使得接触插塞与所述多个结构中的每个结构的底表面耦接，且接触插塞具有比所述多个结构中的每个结构的底表面大的顶表面。
在另一个方面，一种电子设备可以包括半导体存储器，且半导体存储器可以包括：衬底；可变电阻元件，形成在衬底之上且彼此间隔开，每个可变电阻元件包括自由磁性层、钉扎磁性层、以及介于自由磁性层与钉扎磁性层之间的隧道势垒层；磁校正层，设置为沿与磁校正层的表面平行的方向与可变电阻元件相邻且与可变电阻元件电隔离，其中，磁校正层表现出与钉扎磁性层的磁化方向相反的磁化方向以抵消钉扎磁性层的磁场对自由磁性层的影响；以及第一电绝缘材料，形成在可变电阻元件与磁校正层之间，以使磁校正层与可变电阻元件绝缘。
上述电子设备的实施方式可以包括以下实施方式中的一个或更多个。
磁校正层形成在可变电阻元件之间，以填充可变电阻元件之间的空间的至少一部分。半导体存储器还包括：第一电接触插塞，在可变电阻元件之下与可变电阻元件电接触；以及第二电接触插塞，在可变电阻元件之上与可变电阻元件电接触，其中，第一电接触插塞和第二电接触插塞被配置成共同提供流经可变电阻元件的电流。第一电接触插塞具有比可变电阻元件的底表面宽度大的顶表面。第二电接触插塞具有比可变电阻元件的顶表面宽度小的底表面。
电子设备还可以包括微处理器，微处理器包括：控制单元，被配置成从微处理器的外部接收包括命令的信号，以及执行对命令的提取、解码或者控制微处理器的信号的输入或输出；操作单元，被配置成基于控制单元解码命令的结果来执行操作；以及存储单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或者被执行操作的数据的地址，其中，半导体存储器是微处理器中的存储单元的部件。
电子设备还可以包括处理器，处理器包括：核心单元，被配置成基于从处理器的外部输入的命令而使用数据来执行与命令相对应的操作；高速缓冲存储单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或者被执行操作的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储单元之间，且被配置成在核心单元与高速缓冲存储单元之间传输数据，其中，半导体存储器是处理器中的高速缓冲存储单元的部件。
电子设备还可以包括处理系统，处理系统包括：处理器，被配置成对由处理器接收到的命令解码以及基于解码命令的结果来控制针对信息的操作；辅助存储器件，被配置成储存用于将命令解码的程序和信息；主存储器件，被配置成调用和储存来自辅助存储器件的程序和信息，使得处理器能在运行程序时使用程序和信息来执行操作；以及接口设备，被配置成执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的部件。
电子设备还可以包括数据储存系统，数据储存系统包括：储存设备，被配置成储存数据和不管电源如何都保存储存的数据；控制器，被配置成根据从外部输入的命令来控制数据输入储存设备和从储存设备输出数据；暂时储存设备，被配置成暂时储存在储存设备与外部之间交换的数据；以及接口，被配置成在储存设备、控制器和暂时储存设备中的至少一个与外部之间执行通信，其中，半导体存储器是数据储存系统中的储存设备或暂时储存设备的部件。
电子设备还可以包括存储系统，存储系统包括：存储器，被配置成储存数据和不管电源如何都保存储存的数据；存储器控制器，被配置成根据从外部输入的命令来控制数据输入存储器和从存储器输出数据；缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及接口，被配置成在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间执行通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的部件。
在另一个方面，一种用于制造包括半导体存储器的电子设备的方法可以包括：在衬底之上形成多个结构，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于自由层与钉扎层之间的隧道势垒层；以及形成填充所述多个结构之间的空间的至少一部分的磁校正层，磁校正层被构造为在自由层处、沿与钉扎层产生的杂散磁场的磁化方向相反的方向产生磁化方向。
上述方法的实施方式可以包括以下实施方式中的一个或更多个。
所述方法权利要求还包括，在形成所述多个结构之后且在形成磁校正层之前：沿着形成有所述多个结构的所得结构的整个表面形成第一绝缘间隔件层。形成磁校正层包括：在第一绝缘间隔件层之上形成磁校正材料；以及去除磁校正材料的上部以便暴露出第一绝缘间隔件层的顶部。所述方法还包括，在形成磁校正层之后：形成覆盖磁校正层的顶表面的第二绝缘间隔件层。执行磁校正层的形成，使得磁校正层位于第一绝缘间隔件层之上。所述方法还包括，在形成磁校正层之后：通过选择性地刻蚀所述多个结构之上的磁校正层和第一绝缘间隔件层来形成暴露出所述多个结构中的每个结构的顶表面的孔；在孔的侧壁上形成第三绝缘间隔件层；以及用导电材料填充孔的其余空间。
在附图、说明书和权利要求中更详细地描述这些和其它方面、实施方式和相关优点。
附图说明
图1A是说明对比示例的可变电阻元件的剖视图，且图1B是说明图1A的自由层的磁化曲线的示图。
图2A和图2B是根据本公开的一个实施方式的示例性半导体器件的平面图和剖视图。
图3A至图3C是根据本公开的另一个实施方式的示例性半导体器件的剖视图。
图4是根据本公开的又一个实施方式的示例性半导体器件的剖视图。
图5是根据本公开的再一个实施方式的示例性半导体器件的剖视图。
图6是实施基于公开的技术的存储电路的微处理器的配置图的示例。
图7是实施基于公开的技术的存储电路的处理器的配置图的示例。
图8是实施基于公开的技术的存储电路的系统的配置图的示例。
图9是实施基于公开的技术的存储电路的数据储存系统的配置图的示例。
图10是实施基于公开的技术的存储电路的存储系统的配置图的示例。
具体实施方式
以下参照附图详细描述本公开技术的各个示例和实施方式。
附图并非按比例绘制，且某些情况下，可以已经放大附图中的至少一些结构的比例，以便清楚地示出描述的示例或实施方式的某些特征。在具有两层或更多层的多层结构的附图或描述中显示具体示例中，如所示的这些层的相对位置关系或层的布置顺序反应了针对所描述示例或所示示例的特定实施方式，而层的不同的相对位置关系或布置顺序可以是可能的。此外，多层结构的所述示例或所示示例可以不反应在该特定多层结构中出现的所有层(例如，在两个所示层之间可以出现一个或更多个额外层)。作为一个具体的示例，当在所述或所示多层结构中第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层不仅可以直接形成在第二层或衬底上，还可以表示在第一层与第二层或衬底之间可以存在一个或更多个其它中间层的结构。
图1A是说明对比示例的可变电阻元件的剖视图，且图1B是说明图1A的自由层的磁化曲线的示图。
首先，参见图1A，根据一个对比示例的可变电阻元件10可以包括具有可变磁化方向的自由层10A、具有钉扎磁化方向的钉扎层10C、以及介于自由层10A与钉扎层10C之间的隧道势垒层10B。
这里，自由层10A和钉扎层10C可以包括铁磁材料。如实线箭头所指示的，自由层10A和钉扎层10C的磁化方向可以垂直于层的顶表面。
隧道势垒层10B可以包括绝缘氧化物。隧道势垒层10B可以用来在数据写入操作期间通过电子的隧穿来改变自由层10A的磁化方向。
可以通过下面描述的方法来将数据储存在可变电阻元件10中。经由与可变电阻元件10的下端和上端耦接的接触插塞(未示出)来施加电压或电流。因此，可以改变自由层10A的磁化方向以便与钉扎层10C的磁化方向平行或反向平行。当自由层10A和钉扎层10C的磁化方向彼此平行时，可变电阻元件10处在低电阻状态且可以储存例如数据“1”。相反地，当自由层10A和钉扎层10C的磁化方向彼此反向平行时，可变电阻元件10处在高电阻状态且可以储存例如数据“0”。
同时，如虚线箭头所示，可以由可变电阻元件10中的钉扎层10C产生非常强的杂散磁场。由于杂散磁场的影响，在自由层10A中可以出现偏置磁场。这将参照图1B详细解释。
在图1B中，线A表示在自由层10A中不存在偏置磁场的情况，而线B表示在自由层10A中存在偏置磁场的情况。
参见图1B，当在自由层10A中不存在偏置磁场时，磁化曲线关于磁化轴对称，使得可以对称地发生从低电阻状态到高电阻状态的转换以及从高电阻状态到低电阻状态的转换。
另一方面，由于自由层10A的偏置磁场，当磁化曲线朝着一侧(例如图1B中的箭头所示的右侧)移动时，磁化曲线不再关于磁化轴对称。因此，可能发生不对称的转换，这恶化了可变电阻元件的转换特性。
如此，根据对比示例的可变电阻元件10的转换特性由于钉扎层10C中产生的强杂散磁场的影响而恶化。
为了克服转换特性的恶化并提供其它优点，下面讨论并提出可变电阻元件的各种实施方式。根据本公开的一些实施方式的可变电阻元件可以降低工艺成本和工艺难度。
图2A和图2B是说明根据本公开的一个实施方式的半导体器件的平面图和剖视图。具体地，图2B是沿着线A-A’截取的剖视图。
参见图2A和图2B，根据本公开的实施方式的半导体器件可以包括多个MTJ(磁隧道结)结构110和磁校正层120。多个MTJ结构110布置成彼此间隔开。磁校正层可以位于与MTJ结构相邻或者位于MTJ结构之间。在一些实施方式中，磁校正层可以填充MTJ结构110之间的空间，并且还包围每个MTJ结构110的侧壁。多个MTJ结构110可以沿着与线A-A'平行的第一方向和与第一方向交叉的第二方向以矩阵形式布置。
这里，每个MTJ结构110可以包括具有可变磁化方向的自由层110A、具有钉扎磁化方向的钉扎层110C、以及介于自由层110A与钉扎层110C之间的隧道势垒层110B。
如实线箭头所指示的，自由层110A和钉扎层110C的磁化方向可以垂直于层的顶表面。即，自由层110A的磁化方向可以在向下方向与向上方向之间转换，而钉扎层110C的磁化方向可以固定为向下方向。然而，与图2A和图2B的实施方式不同，钉扎层110C的磁化方向可以固定为向上方向。此外，自由层110A和钉扎层110C的位置可以互换。即，与图2A和图2B的实施方式不同，自由层110A可以设置在钉扎层110C之上。自由层110A和钉扎层110C可以具有包括铁磁材料的单层结构或多层结构。铁磁材料可以包括包括有Fe、Ni或Co成分的合金，诸如Co-Fe-B合金、Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金等。
隧道势垒层110B可以包括绝缘氧化物，例如，MgO、CaO、SrO、TiO、VO、或NbO等。隧道势垒层110B可以在数据写入操作期间通过电子隧穿来改变自由层110A的磁化方向。
如上面讨论的，在MTJ结构110中，可以通过改变MTJ结构的层的磁化方向来储存数据。根据施加到MTJ结构110的下端和上端的电压或电流，可以改变自由层110A的磁化方向，以便与钉扎层110C的磁化方向平行或反向平行。具体地，自由层110A的磁化方向可以通过由于流经MTJ结构110的电流导致的自旋转移力矩而改变。当自由层110A和钉扎层110C的磁化方向彼此平行时，MTJ结构110可以处于低电阻状态，以便储存例如数据“1”。相反地，当自由层110A和钉扎层110C的磁化方向彼此反向平行时，MTJ结构110可以处于高电阻状态以便储存例如数据“1”。
另外，除了自由层110A、隧道势垒层110B和钉扎层110C之外，MTJ结构110还可以包括用来改善MTJ结构110所需的各种特性且有助于工艺的额外层(未示出)。这稍后将参照图3A至图3C来解释。
参见图2B，由于自由层110A和钉扎层110C包括铁磁材料，因此可以产生磁场，如虚线箭头所示。具体地，具有钉扎磁化方向的钉扎层110C可以导致非常强的杂散磁场，因而受杂散磁场的影响可以在自由层110A中产生偏置磁场。已经参照图1B解释了自由层110A中的偏置磁场可能恶化转换特性。在此实施方式中，可以形成磁校正层120来减轻或解决此问题。
可以形成磁校正层120，以便填充或覆盖未形成有MTJ结构110的空间。如此，每个MTJ结构110的侧壁可以被磁校正层120包围。然而，尽管未示出，但是绝缘材料可以介于MTJ结构110与磁校正层120之间以用于电绝缘。
如图2B中的实线箭头所示，磁校正层120可以具有与钉扎层110C的磁化方向反向平行的磁化方向。磁校正层120产生的磁场由虚线箭头来表示。参见虚线箭头，可以示出，磁校正层120所产生的磁场减小或抵消钉扎层110C所产生的磁场的影响。因此，可以减少钉扎层110C的磁场对自由层110A的影响，因而可以减小或消除自由层110A中的偏置磁场，以便改善MTJ结构110的转换特性。
尽管在此实施方式中，磁校正层120具有与MTJ结构110的厚度相同的厚度，但是本公开不限于此。根据工艺方法，磁校正层120可以沿垂直方向位于与MTJ结构110相同的水平，但是具有与MTJ结构110的厚度不同的厚度。这将参照图3A至图5来示例性地解释。
图3A至3C是根据本公开的另一个实施方式的示例性半导体器件及其制造方法的剖视图。将主要描述与图2A和图2B的实施方式的不同之处。
参见图3A，可以提供衬底200。衬底200可以是或者可以包括包括有所需的各个元件、线、绝缘层等(例如开关元件(未示出))的结构。这里，开关元件的一端可以经由下接触插塞220与MTJ结构230的下端耦接。开关元件可以用来控制对MTJ结构230的电压或电流的供应。例如，开关元件可以是晶体管或二极管等。开关元件的另一端可以与特定的线(未示出，例如，源极线)耦接。
随后，可以在衬底200之上形成第一层间电介质层210。第一层间电介质层210可以由诸如氧化硅等的各种绝缘材料形成或者包括诸如氧化硅等的各种绝缘材料。
然后，可以形成穿通第一层间电介质层210而与衬底200的部分耦接的的下接触插塞220。具体地，可以通过选择性地刻蚀第一层间电介质层210以形成暴露出衬底200的部分的孔、将导电材料沉积到足够的厚度以填充孔、以及执行平坦化工艺(例如，CMP(化学机械抛光)工艺)直至第一层间电介质层210的顶表面暴露出来，来形成下接触插塞220。下接触插塞220可以由各种导电材料形成或者包括各种导电材料。具体地，下接触插塞220可以包括具有优良的填充特性和高导电性的导电材料，例如，诸如钨(W)、钽(Ta)等的金属、诸如氮化钛(TiN)等的金属氮化物或它们的组合。
随后，可以通过在第一层间电介质层210和下接触插塞220之上沉积用于MTJ结构230的材料层，以及选择性刻蚀材料层，来形成其下端与下接触插塞220耦接的MTJ结构。
这里，MTJ结构230可以包括下层230A、自由层230B、隧道势垒层230C、钉扎层230D和覆盖层230E。自由层230B、隧道势垒层230C和钉扎层230D可以分别对应于图1中所示的自由层110A、隧道势垒层110B和钉扎层110C。自由层230B和钉扎层230D的位置可以互换或彼此交换。下层230A可以包括各种导电材料且执行各种功能，包括增加设置在下层230A之上的层(例如，自由层230B)与接触插塞220之间的附着，或者改善设置在下层230A之上的层的层质量(诸如结晶度、粗糙度等)。覆盖层230E可以用来在MTJ结构230的图案化期间保护设置在覆盖层230E之下的层并且包括各种导电材料。
MTJ结构230和下接触插塞220可以彼此重叠。另外，在垂直于衬底200的表面的水平方向上，下接触插塞220的顶表面的宽度可以大于MTJ结构230的底表面的宽度。在这种情况下，由于MTJ结构230位于具有平坦的顶表面的下接触插塞220之上，因此可以防止MTJ结构230的层(尤其是隧道势垒层230C)的弯曲。当隧道势垒层230C弯曲时，MTJ结构230的特性可能会因为奈尔耦合(Neel coupling)等而恶化。然而，根据此实施方式，可以防止这些问题。
随后，可以沿着形成有MTJ结构230的所得结构的整个表面形成第一绝缘间隔件层240。第一绝缘间隔件层240可以包括诸如氧化硅、氮化硅或它们的组合的绝缘材料。第一绝缘间隔件层240可以用来将MTJ结构230与下文将描述的磁校正层绝缘。当下接触插塞220的宽度大于MTJ结构230的宽度使得下接触插塞220的部分暴露出来时，第一绝缘间隔件层240还可以用来将下接触插塞220与磁校正层绝缘。
参见图3B，可以在图3A的所得结构之上沉积用于磁校正层250的材料层，以及可以执行平坦化工艺直至磁校正层250的顶部暴露出来为止。结果，磁校正层250可以形成为位于MTJ结构230之间。在一些实施方式中，磁校正层250可以填充MTJ结构230之间的空间，且还包围每个MTJ结构230的侧壁。磁校正层250可以对应于图2A和图2B的磁校正层120。
随后，可以在第一绝缘间隔件层240和具有平坦化顶表面的磁校正层250之上形成第二绝缘间隔件层260。第二绝缘间隔件层260可以包括诸如氧化硅、氮化硅或它们的组合的各种绝缘材料。第二绝缘间隔件层260可以保护磁校正层250的顶表面且防止在磁校正层250与设置在磁校正层250之上的任何结构之间的不希望的电短路。
然后，可以在第二绝缘间隔件层260之上形成第二层间电介质层270。第二层间电介质层270可以由具有与第二绝缘间隔件层260的刻蚀速率不同的刻蚀速率的绝缘材料形成，或者可以包括具有与第二绝缘间隔件层260的刻蚀速率不同的刻蚀速率的绝缘材料。例如，当第二绝缘间隔件层260由氮化硅形成或者包括氮化硅时，第二层间电介质层270可以由氧化硅形成或者包括氧化硅。
参见图3C，上接触插塞280可以形成为与MTJ结构230的顶表面耦接。可以通过选择性地刻蚀第二层间电介质层270、第二绝缘间隔件层260和第一绝缘间隔件层240以形成暴露出MTJ结构230的顶表面的孔以及用导电材料填充孔，来形成上接触插塞280。当第二层间电介质层270和第二绝缘间隔件层260的刻蚀速率彼此不同时，第二绝缘间隔件层260可以在刻蚀第二层间电介质层270期间用作刻蚀停止层以有助于工艺控制。
这里，当上接触插塞280可以与MTJ结构230重叠时，上接触插塞280可以具有底表面，底表面沿水平方向具有比MTJ结构230的顶表面的宽度小的宽度。在这种情况下，当上接触插塞280的位置偏离希望位置时，可以降低与磁校正层250的不希望的电短路的几率。
图3C的半导体器件可以由上述工艺来制造。
再次，参见图3C，可以在MTJ结构230之间设置磁校正层250以覆盖或填充第一绝缘间隔件层240所限定的空间。然而，在另一个实施方式中，磁校正层250可以形成为填充由第一绝缘间隔件层240限定的空间的部分。可选地，磁校正层250可以存在于MTJ结构230之间和MTJ结构230之上。这将参照图4和图5示例性地解释。
图4是说明根据本公开的又一个实施方式的半导体器件及其制造方法的剖视图。将主要描述与图3A至3C的实施方式的不同之处。
参见图4，可以在衬底300之上形成下接触插塞320，使得下接触插塞320与衬底300的部分耦接且穿通第一层间电介质层310。
随后，在形成MTJ结构330(其中，在第一层间电介质层310和下接触插塞320之上层叠有下层330A、自由层330B、隧道势垒层330C、钉扎层330D和覆盖层330E)之后，可以沿着所得结构的整个表面形成第一绝缘间隔件层340。
然后，可以在第一绝缘间隔件层340之上沉积用于磁校正层350的材料层，以及可以通过回刻蚀工艺等来去除材料层的顶部直至材料层的高度下降到距离第一绝缘间隔件层340的顶部一定程度。结果，可以形成磁校正层350以便填充或覆盖MTJ结构330之间的空间的部分。
随后，可以在第一绝缘间隔件层340和磁校正层350之上、沿着第二绝缘间隔件层360下面的结构的轮廓来形成第二绝缘间隔件层360。因此，第二绝缘间隔件层360可以具有弯曲形状或锯齿形状。
然后，可以在第二绝缘间隔件层360之上形成第二层间电介质层370。另外，可以形成穿通第二绝缘间隔件层360和第一绝缘间隔件层340的上接触插塞380。上接触插塞380可以与MTJ结构330的顶表面耦接。
图5是说明根据本公开的再一个实施方式的半导体器件及其制造方法的剖视图。将主要解释与图3A至图3C的实施方式的不同之处。
参见图5，可以在衬底400之上形成下接触插塞420。下接触插塞420穿通第一层间电介质层410，并且可以在衬底400之上形成与衬底400的部分耦接的下接触插塞420。
随后，可以在第一层间电介质层410和下接触插塞420之上形成层叠有下层430A、自由层430B、隧道势垒层430C、钉扎层430D和覆盖层430E的MTJ结构430，然后可以沿着所得结构的整个表面形成第一绝缘间隔件层440。
然后，可以在第一绝缘间隔件层440之上沉积用于磁校正层450的材料层。在沉积材料层之后，还可以执行平坦化工艺以便将磁校正层450的顶表面平坦化。在任何情况下，磁校正层450可以形成为设置在第一绝缘间隔件层440之上，由此不仅包围MTJ结构430的侧壁，而且还覆盖MTJ结构430的顶表面。
随后，可以在磁校正层450之上形成第二绝缘间隔件层460和第二层间电介质层470。
然后，可以通过选择性地刻蚀第二层间电介质层470、第二绝缘间隔件层460、磁校正层450和第一绝缘间隔件层440以形成暴露出MTJ结构430的顶表面的孔、在孔的侧壁上形成第三绝缘间隔件层490、以及用导电材料填充形成有第三绝缘间隔件层490的孔，来形成上接触插塞480。第三绝缘间隔件层490可以用来使磁校正层450与上接触插塞480绝缘。
根据上述的实施方式的半导体器件及其制造方法具有下列优点。
首先，由于磁校正层起到以减少或抵消由钉扎层产生的杂散磁场的不希望的影响的作用，因此可以执行对称的转换，从而可以改善转换特性。
另外，由于与MTJ结构分开地形成磁校正层，因此可以在用于形成MTJ结构的刻蚀工艺期间减少刻蚀厚度，使得可以降低刻蚀工艺的难度。
另外，由于磁校正层形成在MTJ结构之间，例如，以便填充或覆盖MTJ结构之间的空间，因此不需要额外的掩模或刻蚀工艺，可以降低工艺成本和工艺难度。
根据上述实施方式的电子设备及其制造方法，可以有助于制造工艺且改善可变电阻元件的特性。
可以在一系列设备或系统内使用基于本公开技术的上述和其它存储电路或半导体器件。图6-10提供能实施本文公开的存储电路的设备或系统的一些示例。
图6是实施基于本公开的技术的存储电路的微处理器的配置图的一个示例。
参见图6，微处理器1000可以执行用于控制和调节从各种外部设备接收数据、处理数据和输出处理结果到外部设备的一系列过程的任务。微处理器1000可以包括存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是在微处理器1000中储存数据的部件，如处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。除此之外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时储存操作单元1020要对其执行操作的数据、执行操作的结果数据、以及执行操作的数据被储存的地址的功能。
存储单元1010可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储单元1010可以包括：衬底；形成在衬底之上以彼此间隔开的多个结构，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于自由层与钉扎层之间的隧道势垒层；以及磁校正层，形成为与所述多个结构相邻且被构造成减少钉扎层所产生的杂散磁场对自由层的影响。由此，可以改善存储单元1010的数据储存特性，且可以有助于存储单元1010的制造工艺。结果，可以改善微处理器1000的操作特性。
操作单元1020可以根据控制单元1030解码命令的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从微处理器1000的存储单元1010、操作单元1020和外部设备接收信号，执行命令的提取、解码以及控制微处理器1000的信号的输入和输出、以及执行由程序所表示的处理。
根据本实施方式的微处理器1000还可以额外地包括高速缓冲存储单元1040，高速缓冲存储单元1040能暂时储存要从除了存储单元1010之外的外部设备输入的数据或输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。
图7是实施基于本公开技术的存储电路的处理器的配置图的示例。
参见图7，处理器1100可以通过包括除了微处理器(执行用于控制和调节从各种外部设备接收数据、处理数据和输出处理结果到外部设备的一系列过程的任务)的那些功能之外的各种功能来改善性能和实现多功能。处理器1100可以包括：核心单元1110，用作微处理器；高速缓冲存储单元1120，用来暂时地储存数据；以及总线接口1130，用于在内部设备与外部设备之间传送数据。处理器1100可以包括诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)的各种片上系统(SoC)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，且可以包括存储单元1111、操作单元1112和控制单元1113。
存储单元1111是在处理器1100中储存数据的部件，如处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。除此之外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时储存操作单元1112要对其执行操作的数据、执行操作的结果数据、以及执行操作的数据被储存的地址的功能。操作单元1112是在处理器1100中执行操作的部件。操作单元1112可以根据控制单元1113解码命令的结果来执行四则算术运算、逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从处理器1100的存储单元1111、操作单元1112和外部设备接收信号，执行命令的提取、解码、控制处理器1100的信号的输入和输出、以及执行由程序所表示的处理。
高速缓冲存储单元1120是暂时储存数据以补偿高速操作的核心单元1110与低速操作的外部设备之间在数据处理速度上的差异的部件。高速缓冲存储单元1120可以包括初级储存部1121、二级储存部1122和三级储存部1123。一般而言，高速缓冲存储单元1120包括初级储存部1121和二级储存部1122，且可以在需要大储存容量的情况下包括三级储存部1123。应情况需要，高速缓冲存储单元1120可以包括更多数量的储存部。也就是说，高速缓冲存储单元1120中所包括的储存部的数量可以根据设计而改变。初级储存部1121、二级储存部1122和三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，初级储存部1121的速度可以最大。高速缓冲存储单元1120的初级储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：衬底；形成在衬底之上以彼此间隔开的多个结构，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于自由层与钉扎层之间的隧道势垒层；以及磁校正层，形成为与所述多个结构相邻且被构造成减少钉扎层所产生的杂散磁场对自由层的影响。由此，可以改善高速缓冲存储单元1120的数据储存特性，且可以有助于高速缓冲存储单元1120的制造工艺。结果，可以改善处理器1100的操作特性。
尽管在图7中示出了初级储存部1121、二级储存部1122和三级储存部1123全都配置在高速缓冲存储单元1120的内部，但是要注意，高速缓冲存储单元1120的初级储存部1121、二级储存部1122和三级储存部1123全都可以配置在核心单元1110的外部，且可以补偿核心单元1110与外部设备之间在数据处理速度上的差异。同时，要注意，高速缓冲存储单元1120的初级储存部1121可以设置在核心单元1110内部，而二级储存部1122和三级储存部1123可以配置在核心单元1110外部以增强补偿数据处理速度差异的功能。在另一个实施方式中，初级储存部1121和二级储存部1122可以设置在核心单元1110内部，而三级储存部1123可以设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备且允许数据高效传输的部件。
根据本实施方式的处理器1100可以包括多个核心单元1110，且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或经由总线接口1130连接。多个核心单元1110可以采用与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的初级储存部1121可以对应于所述多个核心单元1110的数量而配置在每个核心单元1110中，而二级储存部1122和三级储存部1123可以以经由总线接口1130共享的方式而配置在所述多个核心单元1110的外部。初级储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一个实施方式中，初级储存部1121和二级储存部1122可以对应于所述多个核心单元1110的数量而配置在每个核心单元1110中，而三级储存部1123可以以经由总线接口1130共享的方式而配置在所述多个核心单元1110的外部。
根据本实施方式的处理器1100还可以包括：储存数据的嵌入式存储单元1140；通信模块单元1150，能以无线或有线方式从外部设备接收数据和传输数据到外部设备；存储器控制单元1160，驱动外部存储器件；以及媒体处理单元1170，处理在处理器1100中处理的数据或从外部输入设备输入的数据，以及输出处理的数据到外部接口设备等。除此之外，处理器1100可以包括多个各种模块和设备。在这种情况下，添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据以及彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，而且还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与以上提及的存储器相似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有相似功能的存储器。
通信模块单元1150可以包括能与有线网路连接的模块、能与无线网络连接的模块以及它们二者。有线网络模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。
存储器控制单元1160用来管理和处理在处理器1100与根据不同的通信标准来操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器,例如，可以控制IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备。
媒体处理单元1170可以处理在处理器1100中处理的数据或者以图像、声音和其它形式从外部输入设备输入的数据，以及输出数据到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清视频设备(HD audio)、高清多媒体接口(HDMI)控制器等。
图8是实施基于本公开的技术的存储电路的系统的配置图的示例。
参见图8，作为用于处理数据的设备的系统1200可以执行输入、处理、输出、通信、储存等以进行一系列数据操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以解码输入的命令，以及处理针对储存在系统1200中的数据的操作、比较等，以及控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是这样的储存器，其能在运行程序时暂时储存、调用和执行来自辅助存储器件1230的程序代码或数据，且即使在电源断开时也能保存存储的内容。主存储器件1220可以包括根据实施方式的上述半导体器件的一个或更多个。例如，主存储器件1220可以包括：衬底；形成在衬底之上以彼此间隔开的多个结构，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于自由层与钉扎层之间的隧道势垒层；以及磁校正层，形成为与所述多个结构相邻且被构造成减少钉扎层所产生的杂散磁场对自由层的影响。由此，可以改善主存储器件1220的数据储存特性，且可以有助于主存储器件1220的制造工艺。结果，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括在电源断开时所有内容都被擦除的易失性存储类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据本实施方式的半导体器件，而是可以包括在电源断开时所有内容都被擦除的易失性存储类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括：衬底；形成在衬底之上以彼此间隔开的多个结构，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于自由层与钉扎层之间的隧道势垒层；以及磁校正层，形成为与所述多个结构相邻且被构造成减少钉扎层所产生的杂散磁场对自由层的影响。由此，可以改善辅助存储器件1230的数据储存特性，且可以有助于辅助存储器件1230的制造工艺。结果，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(见图9的附图标记1300)，诸如使用磁的磁带、磁盘、使用光的光盘、使用磁和光的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据本实施方式的半导体器件，而是可以包括数据储存系统(见图9的附图标记1300)，诸如使用磁的磁带、磁盘、使用光的光盘、使用磁和光的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
接口设备1240可以用来执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以是键盘、小键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)、通信设备等。通信设备可以包括能与有线网络连接的模块、能与无线网络连接的模块以及它们二者。有线网络模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。
图9是实施基于本公开技术的存储电路的数据储存系统的配置图的示例。
参见图9，数据储存系统1300可以包括：储存设备1310，作为用于储存数据的部件而具有非易失性特性；控制器1320，控制储存设备1310；接口1330，用于与外部设备连接；以及暂时储存设备1340，用于暂时储存数据。数据储存系统1300可以是诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用磁盘(DVD)、以及固态硬盘(SSD)等的盘型；以及诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡型。
储存设备1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存设备1310与接口1330之间的数据交换。为此，控制器1320可以包括执行用于处理经由接口1330从数据储存系统1300外部输入的命令的操作等的处理器1321。
接口1330用来执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡型的情况下，接口1330可以与用在以下设备中的接口相兼容，诸如：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者接口1330可以与用在与上述设备相似的设备中的接口相兼容。在数据储存系统1300是盘型的情况下，接口1330可以与以下接口相兼容，诸如：IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者接口1330可以与相似于上述接口的接口相兼容。接口1330可以与彼此具有不同类型的一个或更多个接口相兼容。
暂时储存设备1340能暂时地储存数据，其用于根据与外部设备、控制器和系统的接口的多样化和高性能而高效地在接口1330与储存设备1310之间传送数据。用于暂时储存数据的暂时储存设备1340可以包括根据实施方式的上述半导体器件中的一个或更多个。暂时储存设备1340可以包括：衬底；形成在衬底之上以彼此间隔开的多个结构，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于在自由层与钉扎层之间的隧道势垒层；以及磁校正层，形成为与所述多个结构相邻且被构造成减少钉扎层所产生的杂散磁场对自由层的影响。由此，可以改善储存设备1310或暂时储存设备1340的数据储存特性，且可以有助于制造工艺。结果，可以改善数据储存系统1300的操作特性和数据储存特性。
图10是实施基于本公开技术的存储电路的存储系统的配置图的示例。
参见图10，存储系统1400可以包括作为储存数据部件而具有非易失性特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡型。
用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：衬底；形成在衬底之上以彼此间隔开的多个结构，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于在自由层与钉扎层之间的隧道势垒层；以及磁校正层，形成为与所述多个结构相邻且被构造成减少钉扎层所产生的杂散磁场对自由层的影响。由此，可以改善存储器1410的数据储存特性，且可以有助于制造工艺。结果，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括用来执行用于处理经由接口1430从存储系统1400外部输入的命令的操作的处理器1421。
接口1430用来执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与用在以下设备中的接口相兼容，诸如：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者接口1430可以与用在与上述设备相似的设备中的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口相兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，其用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而高效地在接口1430与存储器1410之间传送数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：衬底；形成在衬底之上以彼此间隔开的多个结构，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于在自由层与钉扎层之间的隧道势垒层；以及磁校正层，形成为与所述多个结构相邻且被构造成减少钉扎层所产生的杂散磁场对自由层的影响。由此，可以改善缓冲存储器1440的数据储存特性，且可以有助于制造工艺。结果，可以改善存储系统1400的操作特性和数据储存特性。
另外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及可以包括具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及可以包括具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
基于本文件中公开的存储器件的图6至图10中的电子设备或系统的上述示例中的特征可以实现在各种设备、系统或应用中。一些实例包括移动电话或其它便携式通信设备、平板电脑、笔记本电脑或膝上电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信能力的手表或其它可穿戴的设备。
尽管本专利文件包含许多细节，但是这些细节不应理解为对任何发明范围的限制或要求保护的范围的限制，而是应当被解释为可以特别针对特定发明的特定实施例的特征的描述。在单独实施例的背景下，本申请文件中描述的特定特征还可以用单个实施例的组合来实施。相反地，在单个实施例的背景下描述的各个特征还可以单独地在多个实施例中实施或以任何合适的子组合来实施。另外，尽管特征在上面被描述为在以某种组合而起作用，且甚至最初像这样来要求保护，但是在一些情况下，来自所要求保护组合的一个或更多个特征可以从该组合中排除，且所要求保护的组合可以针对子组合或子组合的变型。
类似地，尽管在附图中以特定次序描绘操作，但是这不应理解为要求这些操作以示出的特定次序或顺序次序来执行，或者不应理解为要求执行所有示出的操作来实现希望的结果。另外，本专利文件中描述的实施例中的各个系统组件的分离不应理解在所有实施例中都需要这种分离。
仅描述了少数几个实施方式和示例。可以基于本专利文件描述和示出的实施方式和示例来得到其它实施方式、增强和变型。

Claims (20)

1.一种电子设备，包括半导体存储器，其中半导体存储器包括：
衬底；
多个结构，形成在衬底之上以彼此间隔开，每个结构包括具有可变磁化方向的自由层、具有钉扎磁化方向的钉扎层、以及介于自由层与钉扎层之间的隧道势垒层；以及
磁校正层，形成为与所述多个结构相邻且被构造成减少钉扎层所产生的杂散磁场对自由层的影响。
2.根据权利要求1所述的电子设备，其中，磁校正层填充所述多个结构之间的空间的至少一部分。
3.根据权利要求1所述的电子设备，其中，自由层、钉扎层和磁校正层的磁化方向与衬底的表面实质垂直，以及
钉扎层的磁化方向与磁校正层的磁化方向反向平行。
4.根据权利要求1所述的电子设备，其中，半导体存储器还包括：
第一绝缘间隔件层，介于所述多个结构中的每个结构与磁校正层之间。
5.根据权利要求4所述的电子设备，其中，第一绝缘间隔件层沿着所述多个结构中的每个结构的顶表面和侧表面形成。
6.根据权利要求4所述的电子设备，其中，半导体存储器还包括：
第二绝缘间隔件层，形成在磁校正层的顶表面上。
7.根据权利要求5所述的电子设备，其中，磁校正层的顶表面处在与第一绝缘间隔件层相同的垂直水平处，所述第一绝缘间隔件层形成在所述多个结构的顶表面上。
8.根据权利要求5所述的电子设备，其中，磁校正层的顶表面设置得比第一绝缘间隔件层低，所述第一绝缘间隔件层形成在所述多个结构的顶表面上。
9.根据权利要求5所述的电子设备，其中，磁校正层的顶表面位于比第一绝缘间隔件层高。
10.根据权利要求1所述的电子设备，其中，半导体存储器还包括：
接触插塞，设置在所述多个结构之上，且与所述多个结构中的每个结构耦接。
11.根据权利要求10所述的电子设备，其中，接触插塞通过形成在接触插塞的侧壁上的第三绝缘间隔件层而与磁校正层绝缘。
12.根据权利要求1所述的电子设备，还包括接触插塞，接触插塞形成在衬底与所述多个结构之间，使得接触插塞与所述多个结构中的每个结构的底表面耦接且具有比所述多个结构中的每个结构的底表面大的顶表面。
13.根据权利要求1所述的电子设备，还包括处理器，所述处理器包括：
核心单元，被配置成基于从处理器外部输入的命令而使用数据来执行与命令相对应的操作；
高速缓冲存储单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址；以及
总线接口，连接在核心单元与高速缓冲存储单元之间，且被配置成在核心单元与高速缓冲存储单元之间传输数据，
其中，半导体存储器是处理器中的高速缓冲存储单元的部件。
14.根据权利要求1所述的电子设备，还包括处理系统，所述处理系统包括：
处理器，被配置成对由处理器接收到的命令解码，以及基于解码命令的结果来控制针对信息的操作；
辅助存储器件，被配置成储存用于将命令解码的程序和信息；
主存储器件，被配置成调用和储存来自辅助存储器件的程序和信息，使得处理器在运行程序时能使用程序和信息来执行操作；以及
接口设备，被配置成执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，
其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的部件。
15.根据权利要求1所述的电子设备，还包括数据储存系统，所述数据储存系统包括：
储存设备，被配置成储存数据和不管电源如何都保存储存的数据；
控制器，被配置成根据从外部输入的命令来控制数据输入储存设备和从储存设备输出数据；
暂时储存设备，被配置成暂时储存在储存设备与外部之间交换的数据；以及
接口，被配置成在储存设备、控制器和暂时储存设备中的至少一个与外部之间执行通信，
其中，半导体存储器是数据储存系统中的储存设备或暂时储存设备的部件。
16.一种电子设备，包括半导体存储器，其中半导体存储器包括：
衬底；
可变电阻元件，形成在衬底之上且彼此间隔开，每个可变电阻元件包括自由磁性层、钉扎磁性层、以及介于自由磁性层与钉扎磁性层之间的隧道势垒层；
磁校正层，设置为沿与磁校正层的表面平行的方向与可变电阻元件相邻，且与可变电阻元件电隔离，其中，磁校正层表现出与钉扎磁性层的磁化方向相反的磁化方向以抵消钉扎磁性层的磁场对自由磁性层的影响；以及
第一电绝缘材料，形成在可变电阻元件与磁校正层之间，以使磁校正层与可变电阻元件绝缘。
17.根据权利要求16所述的电子设备，其中，磁校正层形成在可变电阻元件之间，以填充可变电阻元件之间的空间的至少一部分。
18.根据权利要求16所述的电子设备，还包括：
第一电接触插塞，在可变电阻元件之下与可变电阻元件电接触；以及
第二电接触插塞，在可变电阻元件之上与可变电阻元件电接触，其中，第一电接触插塞和第二电接触插塞被配置成共同提供流经可变电阻元件的电流。
19.根据权利要求18所述的电子设备，其中，第一电接触插塞具有其宽度比可变电阻元件的底表面大的顶表面。
20.根据权利要求18所述的电子设备，其中，第二电接触插塞具有其宽度比可变电阻元件的顶表面小的底表面。
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