CN106549101A - 电子设备及其制造方法 - Google Patents

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Abstract

所公开技术的实施方式提供了包括半导体存储器的电子设备，其中，所述半导体存储器包括：磁性隧道结MTJ结构，该结构包括具有可改变的磁化方向的自由层、具有钉扎的磁化方向的钉扎层以及夹在自由层与钉扎层之间的隧道阻挡层；以及下层，位于MTJ结构之下，其中，下层包括第一下层和第二下层，第一下层具有硅基合金，第二下层位于第一下层上，并且包含金属。

Description

电子设备及其制造方法
相关申请的交叉引用
本申请要求于2015年9月21日提交的申请号为10-2015-0132853、名称为“电子设备及其制造方法”的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文件涉及存储电路或者器件及其在电子设备或系统中的应用。
背景技术
近来，随着电子装置趋向于小型化、低功耗、高性能、多功能性等，本领域需要能够将信息存储在诸如计算机、便携式通信设备等的各种电子装置中的半导体器件，并且已经对所述半导体器件进行了研究。这种半导体器件包括能够利用其根据施加的电压或电流而在不同的电阻状态之间切换的特性来存储数据的半导体器件，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
本专利文件中所公开的技术包括：存储电路或者器件及其在电子设备或系统中的应用，以及能够改善在其内的可变电阻元件的特性的电子设备的各种实施方式。
在一个实施方式中，提供了包括半导体存储器的电子设备，其中，半导体存储器包括：磁性隧道结(MTJ)结构，该结构包括具有可改变的磁化方向的自由层、具有钉扎的磁化方向的钉扎层以及夹在自由层与钉扎层之间的隧道阻挡层；以及下层，位于MTJ结构之下，其中，下层包括第一下层和第二下层，第一下层包含硅基合金，第二下层位于第一下层上并且包括金属。
以上电子设备的实施方式可以包括以下中的一个或多个。
第二下层包括重金属。第一下层具有比第二下层的厚度小的厚度。硅基合金包括：SiGe、SiAl、SiB、SiNb、SiZr、SiZn、SiSn、SiAg或者其中两个或更多个的组合。重金属包括：Hf、Ta、W、Re、Os、Ir、Pt、Au、Ti、V、Fe、Cr、Mn、Zn、Ge或者其中的两个或更多个的组合。第一下层包括SiB，而第二下层包括W。半导体存储器还包括间隔件，所述间隔件位于MTJ结构的侧壁并且包括氧化硅。第二下层与自由层或钉扎层直接接触，而第一下层与自由层和钉扎层间隔开。MTJ结构的侧壁、第一下层的侧壁和第二下层的侧壁彼此对齐。MTJ结构的侧壁不与第一下层的侧壁和第二下层的侧壁中的至少一个对齐。第一下层被配置成包围第二下层的侧壁和下表面。第一下层的至少一部分不被MTJ结构覆盖。半导体存储器还包括磁校正层，所述磁校正层减少由钉扎层产生的杂散磁场的影响。半导体存储器还包括中间层，所述中间层夹在钉扎层与磁校正层之间，并且包括非磁性金属材料。下层具有平坦化的上表面，并且下层的上表面具有比MTJ结构的下表面的宽度大的宽度。
电子设备还可以包括微处理器，微处理器包括：控制单元，被配置成从微处理器的外部接收包括命令的信号，并且执行命令的提取、解码或者控制微处理器的信号的输入或输出；操作单元，被配置成基于控制单元对命令解码的结果来执行运算；以及存储单元，被配置成存储用于执行运算的数据、与执行运算的结果相对应的数据或者用于执行运算的数据的地址，其中，半导体存储器是微处理器中的存储单元的部件。
电子设备还可以包括处理器，处理器包括：核心单元，被配置成基于从处理器的外部输入的命令，通过使用数据来执行与命令相对应的操作；高速缓冲存储单元，被配置成存储用于执行运算的数据、与执行运算的结果相对应的数据或者用于执行运算的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储单元之间，并且被配置成在核心单元与高速缓冲存储单元之间传送数据，其中，半导体存储器是处理器中的高速缓冲存储单元的部件。
电子设备还可以包括处理系统，处理系统包括：处理器，被配置成将由处理器接收的命令解码，并且基于对命令解码的结果来控制对信息的操作；辅助存储器件，被配置成存储用于将命令和信息解码的程序；主存储器件，被配置成调用和存储来自辅助存储器件的程序和信息，使得处理器在执行程序时能够使用程序和信息来执行操作；以及接口器件，被配置成在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，其中，半导体存储器是处理系统中的辅助存储器件或者主存储器件的部件。
电子设备还可以包括数据存储系统，数据存储系统包括：存储器件，被配置成存储数据并且无论电源供给与否均保存存储的数据；控制器，被配置成根据从外部输入的命令来控制输入数据至存储器件和从存储器件输出数据；暂时存储器件，被配置成暂时地存储在存储器件与外部之间交换的数据；以及接口，被配置成在存储器件、控制器和暂时存储器件中的至少一个与外部之间执行通信，其中，半导体存储器是数据存储系统中的存储器件或者暂时存储器件的部件。
电子设备还可以包括存储系统，存储系统包括：存储器，被配置成存储数据并且无论电源供给与否均保存存储的数据；存储器控制器，被配置成根据从外部输入的命令来控制输入数据至存储器和从存储器输出数据；缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及接口，被配置成在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间执行通信，其中，半导体存储器为存储系统中的存储器或者缓冲存储器的部件。
在另一个实施方式中，一种用于制造包括半导体存储器的电子设备的方法包括：在衬底之上形成包括硅基合金的第一下层；在第一下层之上形成包括金属的第二下层；以及在第二下层之上形成磁性隧道结(MTJ)结构，所述MTJ结构包括：自由层，具有可改变的磁化方向；钉扎层，具有钉扎的磁化方向；以及隧道阻挡层，夹在自由层与钉扎层之间。
以上方法的实施方式可以包括以下中的一个或多个。
MTJ结构的形成包括：形成MTJ结构，使得第一下层的至少一部分不被MTJ结构覆盖，并且在MTJ结构的侧壁上形成初始间隔件，其离从第一下层具有包含硅的副产物。所述方法还包括：在形成MTJ结构之后，执行氧化工艺，以将初始间隔件转换成包括氧化硅的最终间隔件。第二下层包括重金属。第一下层具有比第二下层的厚度大的厚度。在形成第一下层之前，所述方法还包括：在衬底之上形成层间绝缘层；选择性地刻蚀层间绝缘层，以形成暴露出衬底的一部分的孔；以及形成填充在孔的下部的导电接触部，其中，下层的至少一部分形成在孔的其余空间内，所述孔具有形成于其内的导电接触部。使用单个掩模来形成MTJ结构，并且MTJ结构的侧壁不与形成在孔的其余空间内的下层的至少一部分的侧壁对齐。沿着孔的其余空间的下表面和侧壁形成第一下层，而第二下层形成为使其侧壁和下表面被第一下层包围。
在另一个实施方式中，提供了包括用于存储数据的半导体存储器的电子设备，其中，半导体存储器包括可变电阻元件，每个可变电阻元件呈现出用于存储数据的可变电阻值，其中，每个可变电阻元件包括衬底、衬底之上的底电极层、金属接触部之上的多层下层以及多层下层之上的磁性隧道结(MTJ)结构，其中，MTJ结构包括：自由层，具有与衬底垂直的可改变的磁化方向；钉扎层，具有与衬底垂直的钉扎的磁化方向；以及隧道阻挡层，设置在自由层与钉扎层之间，以允许电流流经MTJ结构，其中，多层下层和MTJ结构被配置成使MTJ结构与具有单层下层而不是多层下层的结构相比具有大的垂直磁各向异性。
以上电子设备的实施方式可以包括以下中的一个或多个。
多层下层被构造为与具有单层下层的电子设备相比具有大的隧穿磁阻(TMR)值。多层下层包括在金属接触部之上的第一下层以及在第一下层之上的第二下层，第一下层和第二下层被构造为减少从底电极至MTJ结构的金属扩散。第一下层包括具有硅基金属合金的一部分。
在附图、说明书和权利要求中更加详细地描述这些和其他的方面、实施方式和相关的优点。
附图说明
图1为图示了根据所公开技术的实施方式的示例性可变电阻元件的截面图。
图2为图示了根据所公开技术的实施方式的可变电阻元件和根据可比较示例的可变电阻元件的垂直磁各向异性的曲线图。
图3为图示了根据所公开技术的实施方式的可变电阻元件和根据可比较示例的可变电阻元件的TMR值的曲线图。
图4为图示了根据所公开技术的实施方式的可变电阻元件和根据可比较示例的可变电阻元件的热稳定性的曲线图。
图5A和图5B为图示了根据所公开技术的实施方式的示例性半导体器件及其制造方法的截面图。
图6为图示了根据所公开技术的另一个实施方式的示例性半导体器件及其制造方法的截面图。
图7为图示了根据所公开技术的又一个实施方式的示例性半导体器件及其制造方法的截面图。
图8为实施基于所公开技术的存储电路的微处理器的配置图的示例。
图9为实施基于所公开技术的存储电路的处理器的配置图的示例。
图10为实施基于所公开技术的存储电路的系统的配置图的示例。
图11为实施基于所公开技术的存储电路的数据存储系统的配置图的示例。
图12为实施基于所公开技术的存储电路的存储系统的配置图的示例。
具体实施方式
以下将参照附图来详细地描述所公开技术的各种示例和实施方式。
附图并非必须按比例绘制，并且在某些情况下，为了清楚地示出所描述的示例或者实施方式的某些特征可能对附图中至少一些结构的比例做夸大处理。在具有两层或多个层的多层结构的附图或描述中呈现特定示例时，所示的这些层的相对位置关系或者将这些层布置的顺序反映了所述或所示示例的特定实施方式，并且不同的相对位置关系或者将这些层布置的顺序也是可能的。另外，多层结构的所述示例或所示示例可以不反映出存在于特定多层结构中的全部层(例如，一个或多个额外的层可以存在于两个所示的层之间)。作为特定的示例，当在所述或所示的多层结构中的第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层不仅可以直接形成在第二层上或者衬底上，还可以表示在第一层与第二层或衬底之间可以存在一个或多个其它的中间层的结构。
图1为图示了根据所公开技术的实施方式的示例性可变电阻元件的截面图。
参见图1，根据所公开技术的实施方式的可变电阻元件10可以包括如下的叠层：底电极11、下层12、自由层13、隧道阻挡层14、钉扎层15、中间层16、磁校正层17以及顶电极18。
底电极11和顶电极18位于可变电阻元件10的各个端部处，并且可以用作接收供给至可变电阻元件10的电流或电压的端子。这些电极可以包括各种导电材料，例如金属或金属氮化物等。此外，底电极11可以用作可变电压元件10与位于可变电阻元件10之下的元件之间的缓冲。另外，顶电极18可以在用于形成可变电阻元件10的刻蚀工艺中用作硬掩模，并且用作可变电阻元件10与位于可变电阻元件10之上的组成元件之间的缓冲。
在图1中，可变电阻元件包括磁性隧道结(MTJ)结构，该结构包括夹在底电极11与顶电极18之间的自由层13、钉扎层15和隧道阻挡层14。除了自由层13、隧道阻挡层14以及钉扎层15之外，MTJ结构还可以包括用于改善MTJ结构的特性及其操作和性能的一个或多个层或其它的结构元件。在MTJ结构中，自由层13和钉扎层的位置可以颠倒。例如，与图1中所示不同，钉扎层15可以位于隧道阻挡层14之下，而自由层13可以位于隧道阻挡层14之上。现将进一步具体地描述形成MTJ结构的每个层。
自由层13具有可改变的磁化方向，以引起MTJ结构的可变电阻值，因而能够基于自由层13和钉扎层15的磁化方向的不同的相对方向来存储不同的数据或者代表不同的数据位。自由层13也可以被称为存储层等。能够通过自旋转移力矩而引起自由层13的磁化方向的改变，以改变MTJ结构的电阻值。在本实施方式中，如箭头所示，自由层13的磁化方向和钉扎层15的磁化方向可以与自由层13和钉扎层15的平面大体上垂直。在其它实施方式中，自由层13和钉扎层15的磁化方向可以在层13和层15的平面内。因而，在图1所示的示例中，自由层13的磁化方向在向下方向和向上方向之间变化，并且能够通过自旋转移力矩来改变。当电流在阈值电平之上时，在经由MTJ结构注入的电流中的自旋极化电子引起所述的自旋转移力矩。自由层13可以具有包括铁磁材料的单层或多层的结构。例如，自由层13可以包括基于Fe、Ni或Co的合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、或者Co-Fe-B合金等，或者自由层13可以包括金属的叠层，例如，Co/Pt或者Co/Pd等。
在数据读取和数据写入操作中，隧道阻挡层14均允许电子的隧穿。在用于存储新数据的写入操作中，高写入电流直接穿过隧道阻挡层14，以改变自由层13的磁化方向，因而改变用于写入新的数据位的MTJ结构的电阻状态数据位。在读取操作中，低读取电流直接穿过隧道阻挡层14，而不改变自由层13的磁化方向，以在自由层13的现有磁化方向下测量MTJ结构的现有电阻状态，从而读取MTJ结构内存储的数据位。隧道阻挡层可以包括电介质氧化物，例如MgO、CaO、SrO、TiO、VO或者NbO等的氧化物。
钉扎层15与自由层13的磁化方向相比具有钉扎的磁化方向，并且可以被称为参考层等。在本实施方式中，钉扎层15的磁化方向可以与钉扎层15的平面或表面大体上垂直(参见箭头)。因而，如图1中所示，钉扎层15的磁化方向可以固定于向下方向。或者，与图1中所示不同，钉扎层15的磁化方向可以固定于向上方向。钉扎层15可以具有单层或多层结构。例如，钉扎层15可以包括基于Fe、Ni或Co的合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、或者Co-Fe-B合金等，或者钉扎层15可以包括金属的叠层，例如，Co/Pt或者Co/Pd等。
下层12可以位于MTJ结构与底电极11之间，并且可以用于改善MTJ结构的特性。在本实施方式中，下层12可以包括：第一下层12A，其包括硅基合金；以及第二下层12B，其位于第一下层12A上，并且包括金属材料。
第二下层12B可以根据其预期用途而由各种金属材料组成或者可以包括各种金属材料。例如，如果第二下层12B用于帮助直接位于第二下层12B之上的磁性层(例如，自由层13)形成具有期望的晶体结构，则第二下层12B具有特定的晶体结构或者包括非结晶金属并直接与自由层13的底表面接触。或者，第二下层12B可以包括增加MTJ结构的隧穿磁阻(TMR)的金属，例如，钨(W)等。
在某些实施方式中，第二下层12B可以包括重金属。在本文中，重金属可以为或者包括：Hf、Ta、W、Re、Os、Ir、Pt、Au、Ti、V、Fe、Cr、Mn、Zn或者Ge，或者其中的两个或多个的组合。如果第二下层12B包括重金属，则从第二下层12B至MTJ结构的金属扩散将不被激活，因而可以在MTJ结构内俘获第二下层12B的金属，尤其是自由层13内，因而降低了自由层13的特性。此外，如果包括重金属的第二下层12B很薄，例如，如果第二下层12B具有比第一下层12A的厚度小的厚度，则能够进一步地阻止金属扩散。
第一下层12A位于第二下层12B之下。这种结构能够减小第二下层12B的厚度，从而能够减少或防止来自第二下层12B的金属扩散。如果第一下层12A不存在，则需要增加第二下层12B的厚度，以防止从底电极11至MTJ结构的金属扩散。在本实施方式中，由于存在第一下层12A，所以下层12的总厚度会增加，因而可以减小第二下层12B的厚度。
当第一下层12A包括硅基合金时，在用于形成可变电阻元件10的刻蚀工艺中，可以将第一下层12A的硅再沉积在可变电阻元件10的侧壁上。在后续的氧化处理中，能够容易地将该硅转换成介电氧化硅。因而，在用于形成可变电阻元件10的刻蚀工艺中被再沉积在可变电阻元件10的侧壁上的材料能够免于充当泄漏路径。可以用于该实施方式的硅基合金可以为或者包括诸如SiGe、SiAl、SiB、SiNb、SiZr、SiZn、SiSn或者SiAg，或者其中的两个或多个的组合。
此外，实证发现，当包括硅基合金的第一下层12A位于包括金属的第二下层12B之下时，能够改善MTJ结构的各种特性。例如，能够改善位于下层12之上的自由层13的垂直磁各向异性，并且能够增加MTJ结构的TMR值和热稳定性。随后将参照图2至图4来描述特性的这种改善。
磁校正层17能够用于抵消由钉扎层15所产生的杂散磁场的影响。在这种情况下，能够减少自由层13上的钉扎层15的杂散磁场的影响，因而能够减少自由层13内的偏置磁场。磁校正层17可以具有包括反铁磁材料或者铁磁材料的单层或多层的结构。当磁校正层17包括铁磁材料时，磁校正层17可以具有与钉扎层15的磁化方向反向平行的磁化方向。例如，当钉扎层15具有如图1所示的向下的磁化方向时，磁校正层17可以具有向上的磁化方向。在该实施方式中，磁校正层17位于钉扎层15之上，但是只要磁校正层17抵消钉扎层15的杂散磁场的影响，可以改变磁校正层17的位置。例如，磁校正层17还可以位于钉扎层15附近或之下，并且与钉扎层间隔开。
中间层16能够用作钉扎层15与磁校正层17之间的缓冲，并且能够改善钉扎层15和/或磁校正层17的特性。中间层16可以具有包括非磁性金属材料的单层或多层的结构。
当用于写入操作的电压或电路施加至上述可变电阻元件10的底电极11和顶电极18时，自由层13的磁化方向能够改变为与钉扎层15的磁化方向平行或反向平行的方向。因而，可变电阻元件10能够在低电阻状态与高电阻状态之间切换，由此存储不同的数据。以这种方式，可变电阻元件10能够用作存储单元。
在下文中，将参照图2至图4，通过与可比较示例的可变电阻元件相比较来描述根据所公开技术的实施方式的可变电阻元件的特性。在本文中，根据所公开技术的实施方式的可变电阻元件包括下层，所述下层包括硅基合金层和重金属层的叠层。具体地，已经将SiB层和钨(W)层的叠层配置成下层。钨(W)层具有比SiB层的厚度小的厚度。可比较示例的可变电阻元件包括被配置为单个金属层的下层。本实施方式和可比较示例的可变电阻元件二者都包括作为在下层之上的自由层的CoFeB层。
图2为图示了根据所公开技术的实施方式的可变电阻元件和根据可比较示例的可变电阻元件的垂直磁各向异性的曲线图。在图2中，x轴表示下层的厚度，而y轴表示自由层的归一化的Hk值和归一化的Ms值。在本文中，Hk为表示垂直磁各向异性场的值，而Ms为表示饱和磁化的值。
参见图2，本实施方式的可变电阻元件的自由层的Ms值(参见①)和可比较示例的可变电阻元件的自由层的Ms值(参见②)彼此相等或相似。
而且，能够看出，当在本实施方式和可比较示例中的Ms值相同或相似时，本实施方式的可变电阻元件的自由层的Hk值(参见③)远远大于可比较示例的可变电阻元件的自由层的Hk值(参见④)。因而，这表明本实施方式的自由层具有改善的垂直磁各向异性。
图3为图示了根据所公开技术的实施方式的可变电阻元件与根据可比较示例的可变电阻元件的TMR值的曲线图。在图3中，x轴表示下层的厚度，而y轴表示可变电阻元件的归一化的TMR值。
参见图3，能够看出，本实施方式的可变电阻元件的TMR值(参见①)比可比较示例的可变电阻元件的TMR值(参见②)更大。这示出出本实施方式的MTJ结构的低电阻状态与高电阻状态之间的电阻差能够增加。因而，在本实施方式中，可变电阻元件比可比较示例能够更适合用作存储单元。
图4为图示了根据所公开技术的实施方式的可变电阻元件和根据可比较示例的可变电阻元件的热稳定性的曲线图。在图4中，x轴表示可变电阻元件的热处理温度，而y轴表示可变电阻元件的TMR值。
参见图4，当可变电阻元件的热处理温度增加至特定的临界值或者更高(例如，500℃)时，可变电阻元件的TMR值降低，因而可变电阻元件的特性劣化。TMR值在本实施方式的可变电阻元件中的降低程度(参见①)低于在可比较示例的可变电阻元件中的降低程度(参见②)。因而，本实施方式的可变电阻元件具有比可比较示例的可变电阻元件高的热稳定性。
图2至图4中所示的曲线图表明了：与下层包括单个金属层的情况相比，当MTJ结构的下层包括硅基合金层和金属层的叠层时，能够改善可变电阻元件的各种特性。
图5A和图5B为图示了根据所公开技术的实施方式的半导体器件及其制造方法的截面图。本实施方式的半导体器件可以包括如上所述的一个或多个可变电阻元件10。例如，这种可变电阻元件10的阵列可以用于半导体存储电路或者器件中。
现将描述用于制造半导体器件的方法。
参见图5A，可以提供包括具体要求的底部结构(未示出)的衬底100。例如，衬底100可以包括作为开关元件操作的二极管或晶体管等，所述开关元件被配置成电连接至可变电阻元件10的下部或下端部，以控制向可变电阻元件10的电流或电压供应。
接下来，可以在衬底100上形成层间绝缘层110，然后可以选择性地刻蚀层间绝缘层110，以形成暴露出衬底100的一部分(例如，开关元件的一个端部)的孔H。
此后，可以将导电材料沉积在包括孔H的所得结构上，然后可以执行平坦化工艺，例如，化学机械抛光(CMP)工艺，直到暴露出层间绝缘层110的顶表面为止，由此形成填充在孔H内的导电接触部120。
然后，可以将用于形成可变电阻元件10的材料层(例如，用于形成底电极、下层、MTJ结构、中间层、磁校正层和顶电极的材料层)顺序地沉积在导电接触120和层间绝缘层110上。然后，可以选择性地刻蚀这些材料层，由此形成可变电阻元件10。可以将在该刻蚀工艺中产生的副产物附接至可变电阻元件10的侧壁，以形成初始间隔件130。在本文中，初始间隔件130能够包括用于形成第一下层12A的硅。因为初始间隔件130是导电的，所以会造成的问题在于：需要彼此隔离的某些层(例如，自由层和钉扎层)经由可变电阻元件10的侧壁彼此电连接。为了防止该问题，可以执行图5b中所示的工艺。
参见图5B，可以对初始间隔件130执行氧化工艺，由此形成最终间隔件130’。由于最终间隔件130’包括介电氧化硅，因而能够防止自由层和钉扎层彼此电连接。
如上所述的工艺能够提供图5B中所示的半导体器件。
再次参见图5B，根据所公开技术的实施方式的半导体器件可以包括：导电接触部120，其在衬底100上；可变电阻元件10，设置在导电接触部120上，并且可变电阻元件10的底端部连接至导电接触部120；以及最终间隔件130’，其在可变电阻元件10上。
在本文中，形成可变电阻元件10的层(例如，底电极、下层、MTJ结构、中间层、磁校正层和顶电极)可以具有彼此对齐的侧壁。这是因为使用单个掩模来刻蚀这些层。然而，在另一个实施方式中，可以在不同的工艺中图案化可变电阻元件10的一部分和其余部分，因而可变电阻元件10的一部分的侧壁可能不与其余部分的侧壁对齐。这将参照图6通过示例来进行描述。
图6为图示了根据所公开技术的另一个实施方式的半导体器件及其制造方法的截面图。以下描述主要提供了图5A和图5B的实施方式的差异。
参见图6，可以在衬底100上形成层间绝缘层110，然后可以选择性地刻蚀层间绝缘层110，以形成孔H。
接下来，可以将导电材料沉积在包括孔H的所得衬底上，然后回蚀导电材料，以具有期望的高度，由此形成填充孔H的下部的导电接触部120。
此后，可变电阻元件10的一部分(例如，底电极11和下层12)可以填充在具有形成于其内的导电接触部120的孔H的其余空间中。具体地，可以将用于形成底电极11的材料沉积在具有形成于其内的导电接触部120的孔H内，然后可以回蚀用于形成底电极11的材料直到达到期望的高度为止。接着，可以将用于形成第一下层12A的材料沉积在具有形成于其内的底电极11的孔H中，然后可以回蚀用于形成第一下层12A的材料直到达到期望的高度为止。接下来，可以将用于形成第二下层12B的材料沉积在具有第一下层12A的孔H中，然后可以执行平坦化工艺，直到暴露出层间绝缘层110的顶表面为止。因此，第二下层12B可以具有平坦化的顶表面。
接下来，用于形成自由层13、隧道阻挡层14、钉扎层15、中间层16、磁校正层17和顶电极18的材料层可以被顺序地沉积在下层12和层间绝缘层上，然后，材料层可以被选择性地刻蚀，由此形成具有图6中所示的形状的可变电阻元件10。
在该实施方式中，可以将底电极11和下层填充在层间绝缘层110内，并且它们可以具有与导电接触部120对齐的侧壁。除了底电极11和下层12，可变电阻元件10的其余的层可以突出在层间绝缘层110之上，并且其余的层的侧壁可以彼此对齐，但是不与底电极11和下层12的侧壁对齐。在先于可变电阻元件10的其余部分而将可变电阻元件10的一部分在如上所述地填充或形成在孔H内并且图案化的情况下，由于减少了在用于将可变电阻元件10的其余的层图案化的刻蚀工艺中要被刻蚀的深度，所以能够更容易地实施刻蚀工艺。在下文中，为了解释，突出在层间绝缘层110之上的可变电阻元件10的其余的层将被称为“可变电阻元件10的突出部”。
在一些实施方式中，下层12的顶表面的宽度可以比可变电阻元件10的突出部的底表面的宽度大。因而，可变电阻元件10的突出部的全部能够形成在具有平坦化的顶表面的下层12之上。在这种情况下，可变电阻元件10的突出部(尤其是隧道阻挡层14)能够位于平坦化的结构之上，因而防止可变电阻元件10的特性的劣化。如果隧道阻挡层14位于层间绝缘层110与下层12之间的边界处，并且被弯曲，则可变电阻元件10的特性会劣化。
此外，尽管该实施方式图示了可变电阻元件10的底电极11和下层12填充在孔H内，但是所公开技术不限制于此，并且可变电阻元件10的下部可以部分地填充在孔H内。例如，可变电阻元件10可以被配置为使得仅底电极11填充在孔H内，而其余的部分突出在层间绝缘层110之上。在某些实施方式中，可变电阻元件10可以被配置为使得底电极11和第一电极层12A填充在孔H内，而其余的部分突出在层间绝缘层110之上。如果仅底电极11填充在孔H内，或者仅底电极11和第一下层12A填充在孔H内，则在用于形成可变电阻元件10的刻蚀工艺中，包含硅的副产物能够附接至可变电阻元件10的突出部的侧壁。这种副产物在后续的氧化工艺中能够被转换成氧化硅。
此外，尽管图6中所示的实施方式示出了第一下层12A和第二下层12B的顶表面彼此平行，但是其它的实施方式也是可能的。这将参照图7通过示例来进行描述。
图7为图示了根据所公开技术的又一个实施方式的半导体器件及其制造方法的截面图。以下描述主要提供了与图6的差异。
参见图7，可以在衬底100上形成层间绝缘层110，然后可以选择性地刻蚀层间绝缘层110，以形成孔H。
接下来，可以形成导电接触部120和在导电接触部120上的底电极11，从而填充孔H的下部。
可以沿着具有形成于其内的导电接触部120和底电极11的孔H的其余空间的侧壁和底侧沉积第一下层12A。
接下来，可以在第一下层12A上将第二下层12B形成至足够地填充具有形成于其内的第一下层12A的孔H的其余空间的厚度，然后可以执行平坦化工艺直到暴露出层间绝缘层110为止。在图7中，第二下层12B形成为覆盖第一下层12A的顶表面的一部分，并且也暴露出第一下层12A的其余部分。
接下来，可以将用于形成自由层13、隧道阻挡层14、钉扎层15、中间层16、磁校正层17和顶电极18的材料层顺序地沉积在下层12和层间绝缘层110上，然后，可以选择性地刻蚀这些材料层，由此形成具有图7中所示的形状的可变电阻元件10。在本文中，当可变电阻元件10的突出部的底表面的宽度比为第一下层12A的外壁所包围的区域的宽度小以致于暴露出第一下层12A的顶表面时，可以在可变电阻元件10的突出部的侧壁上形成包括硅的初始间隔件(未示出)。
接下来，可以执行氧化工艺，由此在可变电阻元件10的突出部的侧壁上形成包括硅的最终间隔件130'。
根据该实施方式，第一下层12A可以被配置成包围第二下层12B的侧壁和底表面。第一下层12A的外侧壁可以与底电极11和导电接触部120的侧壁对齐。可变电阻元件10(除了底电极11和下层12之外)的侧壁可以彼此对齐，但是可以不与底电极11和第一下层12A的侧壁对齐。
如上所述，根据包括所公开技术的实施方式的半导体存储器的电子设备及其制造方法，能够改善可变电阻元件的特性。
基于所公开技术的以上和其它的存储电路或者半导体器件可以用于各种设备或系统中。图8至图12提供了能够实施本文中所公开的存储电路的设备或系统的一些示例。
图8为实施基于所公开技术的存储电路的微处理器的配置图的示例。
参见图8，微处理器1000可以执行用于控制和调节一系列处理的任务：从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备。微处理器1000可以包括：存储单元1010、操作单元1020、控制单元1030等等。微处理器1000可以是各种数据处理单元，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)以及应用处理器(AP)。
存储单元1010为将数据存储在微处理器1000内的部件，如处理器寄存器、寄存器等。存储单元1010可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时地存储要通过操作单元1020执行运算的数据、执行运算的结果数据以及存储有执行运算的数据的地址的功能。
存储单元1010可以包括根据实施方式的上述半导体器件的一个或多个。例如，存储单元1010可以包括：磁性隧道结(MTJ)结构，该结构包括具有可改变的磁化方向的自由层、具有钉扎的磁化方向的钉扎层以及夹在自由层与钉扎层之间的隧道阻挡层；以及下层，位于MTJ结构之下，其中，下层包括第一下层和第二下层，第一下层包含硅基合金，第二下层位于第一下层上并且包含金属。经由此，可以改善存储单元1010的数据存储特性。因此，可以改善微处理器1000的操作特性。
操作单元1020可以根据控制单元1030将命令解码的结果来执行四项算术运算或者逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从微处理器1000的存储单元1010、操作单元1020以及外部设备接收信号，执行命令的提取、解码以及控制微处理器1000的信号的输入和输出，以及执行由程序表示的处理。
根据本实施方式的微处理器1000可以额外地包括高速缓冲存储单元1040，高速缓冲存储单元1040能够暂时地存储从外部设备(而不是存储单元1010)输入的数据或者输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、操作单元1020以及控制单元1030交换数据。
图9为实施基于所公开技术的存储电路的处理器的配置图的示例。
参见图9，处理器1100可以通过包括除了微处理器执行的任务之外的各种功能来改善性能并实现多功能性，微处理器执行用于控制和调节一系列处理的任务为：从各种外部设备接收数据，处理数据以及将处理结果输出至外部设备。处理器1100可以包括：核心单元1110，其用作微处理器；高速缓冲存储单元1120，其用于暂时地存储数据；以及总线接口1130，其用于在内部设备与外部设备之间传输数据。处理器1100可以包括各种片上系统(SoC)，例如多核处理器、图形处理单元(GPU)以及应用处理器(AP)。
本实施方式的核心单元1110为对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括：存储单元1111、操作单元1112以及控制单元1113。
存储单元1111为将数据存储在处理器1100内的部件，如处理器寄存器、寄存器等。存储单元1111可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时地存储要通过操作单元1112执行运算的数据、执行运算的结果数据以及存储有执行运算的数据的地址的功能。操作单元1112为在处理器1100内执行运算的部件。操作单元1112可以根据控制单元1113将命令解码的结果来执行四项算术运算、逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从处理器1100的存储单元1111、操作单元1112以及外部设备接收信号，执行命令的提取、解码、控制处理器1100的信号的输入和输出，以及执行由程序表示的处理。
高速缓冲存储单元1120为暂时地存储数据以补偿以高速操作的核心单元1110与以低速操作的外部设备之间的数据处理速度之差的部件。高速缓冲存储单元1120可以包括：主存储部1121、二级存储部1122以及三级存储部1123。通常，高速缓冲存储单元1120包括主存储部1121和二级存储部1122，并且在需要高存储容量的情况下可以包括三级存储部1123。视情况需要，高速缓冲存储单元1120可以包括数目增加的存储部。也就是说，可以根据设计来改变包括在高速缓冲存储单元1120中的存储部的数目。主存储部1121、二级存储部1122和三级存储部1123存储和区分数据的速度可以相同或不同。在各个存储部1121、1122和1123的速度不同的情况下，主存储部1121的速度可以最大。高速缓冲存储单元1120的主存储部1121、二级存储部1122和三级存储部1123中的至少一个存储部可以包括根据实施方式的上述半导体存储器中的一个或多个。例如，高速缓冲存储单元1120可以包括：磁性隧道结(MTJ)结构，该结构包括具有可改变的磁化方向的自由层、具有钉扎的磁化方向的钉扎层以及夹在自由层与钉扎层之间的隧道阻挡层；以及下层，位于MTJ结构之下，其中，下层包括第一下层和第二下层，第一下层包含硅基合金，第二下层位于第一下层上并且包含金属。经由此，可以改善高速缓冲存储单元1120的数据存储特性。因此，可以改善处理器1100的操作特性。
尽管在图9中示出了全部的主存储部1121、二级存储部1122和三级存储部1123被配置在高速缓冲存储单元1120的内部，但是应当注意的是，高速缓冲存储单元1120的全部的主存储部1121、二级存储部1122和三级存储部1123都可以被配置在核心单元1100的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度之差。同时，应当注意的是，高速缓冲存储单元1120的主存储部1121可以设置在核心单元1110的内部，而二级存储部1122和三级存储部1123可以配置在核心单元1110的外部，以加强用于补偿数据处理速度之差的功能。在另一个实施方式中，主存储部1121和二级存储部1122可以设置在核心单元1110的内部，而三级存储部1123可以设置在核心单元1110的外部。
总线接口1130为将核心单元1110、高速缓冲存储单元1120与外部设备连接并且允许数据被有效地传输的部件。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接地连接或者经由总线接口1130来连接。多个核心单元1110可以采用与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主存储部1121可以配置在每个核心单元1110内，与多个核心单元1110的数目相对应，而二级存储部1122和三级存储部1123可以配置在多个核心单元1110的外部，以这种方式经由总线接口1130被共享。主存储部1121的处理速度可以比二级存储部1122和三级存储部1123的处理速度快。在另一个实施方式中，主存储部1121和二级存储部1122可以配置在每个核心单元1110内，与多个核心单元1110的数目相对应，而三级存储部1123可以配置在多个核心单元1110的外部，以这种方式经由总线接口1130被共享。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，存储数据；通信模块单元1150，其能够以有线或无线的方式将数据传送至外部设备和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或者从外部输入设备输入的数据，并且将处理的数据输出至外部接口设备等。此外，处理器1100可以包括多个不同的模块和器件。在这种情况下，附加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据，并且多个模块彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器相似功能的存储器等。非易失性存储器可以包括：ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有相似功能的存储器。
通信模块单元1150可以包括：能够与有线网络连接的模块、能够与无线网络连接的模块以及能够与有线网络和无线网络二者连接的模块。有线网络模块可以包括诸如经由传输线来发送和接收数据的各种设备的局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线通信模块可以包括诸如在不需要传输线的情况下发送和接收数据的各种设备的红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
存储器控制单元1160管理和处理根据不同的通信标准在处理器1100与外部存储设备之间传送的数据。存储器控制单元1160可以包括各种存储器控制器，例如可以控制如下的设备的器件：IDE(集成设备电路)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘的冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。
媒体处理单元1170可以处理在处理器1100中处理的数据，或者从外部输入设备以图像、声音和其它形式输入的数据，并且将数据输出至外部接口设备。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图10为实施基于所公开技术的存储电路的系统的配置图的示例。
参见图10，系统1200作为用于处理数据的装置可以执行输入、处理、输出、通信、存储等，以进行对数据的一系列操控。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施方式的系统1200可以为使用处理器来操作的各种电子系统，例如，计算机、服务器、PDA(个人数字助理)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以将输入的命令解码，并且处理针对存储在系统1200内的数据的运算、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220为如下的存储器，其在程序被执行时能够暂时地存储、调用和执行来自辅助存储器件1230的程序代码或者数据，并且即使电源被切断也能保持存储的内容。主存储器件1220可以包括根据实施方式的上述半导体器件中的一个或多个。例如，主存储器件1220可以包括：磁性隧道结(MTJ)结构，该结构包括具有可改变的磁化方向的自由层、具有钉扎的磁化方向的钉扎层以及夹在自由层与钉扎层之间的隧道阻挡层；以及下层，位于MTJ结构之下，其中，下层包括第一下层和第二下层，第一下层包含硅基合金，第二下层位于第一下层上并且包含金属。经由此，可以改善主存储器件1220的数据存储特性。因此，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括当电源被切断时全部内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而可以包括当电源被切断时全部内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230为用于存储程序代码或者数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220的慢，但是辅助存储器件1230能够存储更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或多个。例如，辅助存储器件1230可以包括：磁性隧道结(MTJ)结构，该结构包括具有可改变的磁化方向的自由层、具有钉扎的磁化方向的钉扎层以及夹在自由层与钉扎层之间的隧道阻挡层；以及下层，位于MTJ结构之下，其中，下层包括第一下层和第二下层，第一下层包含硅基合金，第二下层位于第一下层上并且包含金属。经由此，可以改善辅助存储器件1230的数据存储特性。因此，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据存储系统(参见图10中的附图标记1300)，例如，使用磁性的磁带、磁盘、使用光学的光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，而可以包括数据存储系统(参见图10中的附图标记1300)，例如，使用磁性的磁带、磁盘、使用光学的光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。
接口器件1240可以执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口器件1240可以为按键、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括：能够与有线网络连接的模块、能够与无线网络连接的模块以及能够与有线网络和无线网络二者连接的模块。有线网络模块可以包括诸如经由传输线来发送和接收数据的各种设备的局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以包括诸如在不需要传输线的情况下发送和接收数据的各种设备的红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
图11为实施基于所公开技术的存储电路的数据存储系统的配置图的示例。
参见图11，数据存储系统1300可以包括：具有非易失性特性的存储器1310作为存储数据的部件；控制存储器1310的控制器1320；用于与外部设备连接的接口1330；以及用于暂时地存储数据的暂时存储器件1340。数据存储系统1300可以为盘型，例如硬盘驱动(HDD)、光盘只读存储器(CDROM)、数字多功能光盘(DVD)、固态盘(SSD)等，以及数据存储系统1300可以为卡型，例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。
存储器件1310可以包括半永久地存储数据的非易失性存储器。非易失性存储器可以包括：ROM(只读存储器)、或非快闪存储器、与非快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制存储器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，处理器1321用于执行对从数据存储系统1300的外部经由接口1330输入的命令进行处理的操作等。
接口1330执行在数据存储系统1300与外部设备之间的命令和数据的交换。在数据存储系统1300为卡型的情况下，接口1330可以与在如下设备中使用的接口兼容，所述设备例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等，或者与在类似于上述设备的设备中使用的接口兼容。在数据存储系统1300为盘型的情况下，接口1330可以与如下的接口兼容，例如IDE(集成设备电路)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或多个接口兼容。
暂时存储器件1340可以暂时地存储数据，以用于根据与外部设备、控制器和系统的接口的多样化和高性能而在接口1330与存储器件1310之间高效地传送数据。用于暂时地存储数据的暂时存储器件1340可以包括根据实施方式的上述半导体器件中的一个或多个。暂时存储器件1340可以包括：磁性隧道结(MTJ)结构，该结构包括具有可改变的磁化方向的自由层、具有钉扎的磁化方向的钉扎层以及夹在自由层与钉扎层之间的隧道阻挡层；以及下层，位于MTJ结构之下，其中，下层包括第一下层和第二下层，第一下层包含硅基合金，第二下层位于第一下层上并且包含金属。经由此，可以改善存储器件1310或暂时存储器件1340的数据存储特性。因此，可以改善数据存储系统1300的操作特性和数据存储特性。
图12为实施基于所公开技术的存储电路的存储系统的配置图的示例。
参见图12，存储系统1400可以包括：具有非易失性特性的存储器1410作为存储数据的部件；控制存储器1410的存储器控制器1420；用于与外部设备等连接的接口1430。存储系统1400可以为卡型，例如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。
用于存储数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或多个。例如，存储器1410可以包括：磁性隧道结(MTJ)结构，该结构包括具有可改变的磁化方向的自由层、具有钉扎的磁化方向的钉扎层以及夹在自由层与钉扎层之间的隧道阻挡层；以及下层，位于MTJ结构之下，其中，下层包括第一下层和第二下层，第一下层包含硅基合金，第二下层位于第一下层上并且包含金属。经由此，可以改善存储器1410的数据存储特性。因此，可以改善存储系统1400的操作特性和数据存储特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、或非快闪存储器、与非快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制在存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，处理器1421用于执行对从存储系统1400的外部经由接口1430输入的命令进行处理的操作。
接口1430执行在存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与在如下设备中使用的接口兼容，所述设备例如，USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等，或者接口1430可以与在类似于上述设备的设备中使用的接口兼容。接口1430可以与彼此具有不同类型的一个或多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，缓冲存储器1440用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能，而在接口1430与存储器1410之间高效地传送数据。例如，用于暂时地存储数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件的一个或多个。缓冲存储器1440可以包括：磁性隧道结(MTJ)结构，该结构包括具有可改变的磁化方向的自由层、具有钉扎的磁化方向的钉扎层以及夹在自由层与钉扎层之间的隧道阻挡层；以及下层，位于MTJ结构之下，其中，下层包括第一下层和第二下层，第一下层包含硅基合金，第二下层位于第一下层上并且包含金属。经由此，可以改善缓冲存储器1440的数据存储特性。因此，可以改善存储系统1400的操作特性和数据存储特性。
此外，根据本实施方式的缓冲存储器1440还可以包括：具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等；以及具有非易失性特性的相变随机存取存储器(RRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括：具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等；以及具有非易失性特性的相变随机存取存储器(RRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
基于本文件中公开的存储器件的图8至图12中的电子设备或系统的以上示例的特征可以在各种设备、系统或应用中实施。一些示例包括：移动电话或者其它的便携式通信设备、平板电脑、笔记本或者膝上型计算机、游戏机、智能电视机、TV机顶盒、多媒体服务器、具有或不具有无线通信功能的数字照相机、具有无线通信性能的手表或者其它的可佩戴设备。
尽管本专利文件包括很多细节，但是这些细节不应当解释为是对于任何发明的范围或者要求保护的范围的限制，更确切地说，而应当解释为对可以是特定于具体发明的具体实施例的特征描述。在本专利文件中的各个实施例的上下文中所述的某些特征也可以在单个实施例中结合实施。相反地，在单个实施例的上下文中描述的各种特征也可以单独地实施在多个实施例中或者采用任何适合的子组合来实施。此外，尽管以上特征可能被描述为用作某些组合，且甚至最初这样被要求保护，但是要求保护的组合中的一个或多于一个特征在一些情况下可从该组合中被去除，并且该要求保护的组合可以涉及子组合或者子组合的变体。
类似地，尽管在附图中以特定的次序描绘了操作，但是这不应当理解为需要以所示的特定次序或者顺序次序来执行这种操作或者执行全部所示的操作来实现期望的结果。此外，在本专利文件中所述的实施例中的各种系统部件的分离不应当理解为在所有的实施例中需要这种分离。
仅描述了一些实施方式和示例。基于在该专利文件中所描述和图示的能够作出其它的实施方式、改进和变体。

Claims (20)

1.一种包括半导体存储器的电子设备，其中，半导体存储器包括：
磁性隧道结MTJ结构，其包括具有可改变的磁化方向的自由层、具有钉扎的磁化方向的钉扎层以及夹在自由层与钉扎层之间的隧道阻挡层；以及
下层，位于MTJ结构之下，
其中，下层包括第一下层和第二下层，第一下层包含硅基合金，第二下层位于第一下层上并且包含金属。
2.根据权利要求1所述的电子设备，其中，第二下层包括重金属。
3.根据权利要求1所述的电子设备，其中，第一下层具有比第二下层的厚度小的厚度。
4.根据权利要求1所述的电子设备，其中，硅基合金包括：SiGe、SiAl、SiB、SiNb、SiZr、SiZn、SiSn或SiAg或者它们中的两个或多个的组合。
5.根据权利要求2所述的电子设备，其中，重金属包括：Hf、Ta、W、Re、Os、Ir、Pt、Au、Ti、V、Fe、Cr、Mn、Zn或Ge或者它们中的两个或多个的组合。
6.根据权利要求2所述的电子设备，其中，第一下层包括SiB，而第二下层包括W。
7.根据权利要求1所述的电子设备，其中，半导体存储器还包括间隔件，间隔件位于MTJ结构的侧壁上，并且包含氧化硅。
8.根据权利要求1所述的电子设备，其中，第二下层直接与自由层或钉扎层直接接触，并且第一下层与自由层和钉扎层间隔开。
9.根据权利要求1所述的电子设备，其中，MTJ结构的侧壁、第一下层的侧壁和第二下层的侧壁彼此对齐。
10.根据权利要求1所述的电子设备，其中，MTJ结构的侧壁不与第一下层的侧壁或者第二下层的侧壁中的至少一个对齐。
11.根据权利要求1所述的电子设备，其中，第一下层被配置成包围第二下层的侧壁和底表面。
12.根据权利要求1所述的电子设备，其中，第一下层的至少一部分不被MTJ结构覆盖。
13.根据权利要求1所述的电子设备，其中，半导体存储器还包括磁校正层，磁校正层减少由钉扎层产生的杂散磁场的影响。
14.根据权利要求13所述的电子设备，其中，半导体存储器还包括中间层，中间层夹在钉扎层与磁校正层之间，并且包括非磁性金属材料。
15.根据权利要求1所述的电子设备，其中，下层具有平坦化的顶表面，并且下层的顶表面具有比MTJ结构的底表面的宽度大的宽度。
16.根据权利要求1所述的电子设备，还包括处理系统，处理系统包括：
处理器，被配置成将通过处理器接收的命令解码，并且基于将命令解码的结果而控制对于信息的操作；
辅助存储器件，被配置成存储用于将命令和信息解码的程序；
主存储器件，被配置成调用和存储来自辅助存储器件的程序和信息，使得处理器在执行程序时能够使用程序和信息而执行操作；以及
接口器件，被配置成在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，
其中，半导体存储器是处理系统中辅助存储器件或者主存储器件的部件。
17.一种包括用于存储数据的半导体存储器的电子设备，半导体存储器包括：
可变电阻元件，每个可变电阻元件呈现出用于存储数据的变化的电阻值，其中，每个可变电阻元件包括：衬底；金属接触部，其在衬底之上；多层下层，其在金属接触部之上、包括硅基金属合金；以及磁性隧道结MTJ结构，其在多层下层之上，其中，MTJ结构包括：自由层，具有垂直于衬底的可改变的磁化方向，钉扎层，具有垂直于衬底的钉扎的磁化方向，以及隧道阻挡层，设置在自由层与钉扎层之间，以允许电流流经MTJ结构，
其中，多层下层和MTJ结构被配置成使得MTJ结构与具有单层下层而不是多层下层的配置相比而具有大的垂直磁各向异性。
18.根据权利要求17所述的设备，其中，多层下层被构造为与具有单层下层的电子设备相比具有大的隧穿磁阻TMR值。
19.根据权利要求17所述的设备，其中，多层下层包括在金属接触部之上的第一下层以及在第一下层之上的第二下层，第一下层和第二下层被构造为减少从底电极至MTJ结构的金属扩散。
20.根据权利要求19所述的设备，其中，第一下层包括具有硅基金属合金的一部分。
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