KR102590306B1 - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물의 아래에 위치하는 하부층을 포함하고, 상기 하부층은, 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층; 금속을 포함하는 제2 하부층; 및 상기 제1 하부층과 상기 제2 하부층 사이에 개재되며 비정질 물질을 포함하는 블로킹층을 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
삭제
특허문헌 1: 미국 공개특허공보 US2014-0103469(2014.04.17.) 특허문헌 2: 대한민국 공개특허공보 제10-2003-0057522호(2003.07.04.) 특허문헌 3: 대한민국 공개특허공보 제10-2010-0111924호(2010.10.18.) 특허문헌 4: 대한민국 공개특허공보 제10-2015-0057159호(2015.05.28.)
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물의 아래에 위치하는 하부층을 포함하고, 상기 하부층은, 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층; 금속을 포함하는 제2 하부층; 및 상기 제1 하부층과 상기 제2 하부층 사이에 개재되며 비정질 물질을 포함하는 블로킹층을 포함할 수 있다.
위 실시예에서, 상기 실리콘계 합금은 SiGe, SiAl, SiB, SiNb, SiZr, SiZn, SiSn, SiAg 또는 이들의 조합을 포함할 수 있다. 상기 제2 하부층은 중금속을 포함할 수 있다. 상기 중금속은 Hf, Ta, W, Re, Os, Ir, Pt, Au, Ti, V, Fe, Cr, Mn, Zn, Ge 또는 이들의 조합을 포함할 수 있다. 상기 블로킹층은 비정질 물질을 포함할 수 있다. 상기 비정질 물질은 강자성 원소, 비금속 원소, 비자성 금속 원소, 또는 이들의 조합을 포함할 수 있다. 상기 제1 하부층은 SiB를 포함하고, 상기 블로킹층은 FeCoB를 포함하고, 상기 제2 하부층은 W를 포함할 수 있다. 상기 반도체 메모리는, 상기 MTJ 구조물의 측벽 상에 위치하고, 실리콘 산화물을 포함하는 스페이서를 더 포함할 수 있다. 상기 MTJ 구조물의 측벽, 상기 제1 하부층의 측벽, 상기 블로킹층의 측벽 및 상기 제2 하부층의 측벽은 서로 정렬될 수 있다. 상기 MTJ 구조물의 측벽은 상기 제1 하부층의 측벽, 상기 블로킹층의 측벽 및 상기 제2 하부층의 측벽 중 적어도 하나와 정렬되지 않을 수 있다. 상기 제1 하부층은, 상기 블로킹층 및 상기 제2 하부층의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다. 상기 제1 하부층 중 적어도 일부는 상기 MTJ 구조물에 의해 덮이지 않을 수 있다. 상기 반도체 메모리는, 상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 더 포함할 수 있다. 상기 반도체 메모리는, 상기 고정층과 상기 자기 보정층 사이에 개재되고, 비자성 금속 물질을 포함하는 중간층을 더 포함할 수 있다. 상기 하부층은 평탄화된 상면을 갖고, 상기 하부층의 상기 상면의 폭은, 상기 MTJ 구조물의 하면의 폭보다 클 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 기판 상에, 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층을 형성하는 단계; 상기 제1 하부층 상에, 비정질 물질을 포함하는 블로킹층을 형성하는 단계; 상기 블로킹층 상에, 금속을 포함하는 제2 하부층을 형성하는 단계; 및 상기 제2 하부층 상에, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 상기 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물을 형성하는 단계를 포함할 수 있다.
위 실시예에서, 상기 제1 하부층의 적어도 일부는 상기 MTJ 구조물에 의해 덮이지 않고, 상기 MTJ 구조물 형성 단계 동안, 상기 제1 하부층으로부터 상기 MTJ 구조물 측벽으로 실리콘을 포함하는 부산물이 부착되어 초기 스페이서를 형성할 수 있다. 상기 MTJ 구조물 형성 단계 후에, 산화 공정을 수행하여 상기 초기 스페이서를 실리콘 산화물을 포함하는 최종 스페이서로 변형시키는 단계를 더 포함할 수 있다. 상기 제2 하부층은 중금속을 포함할 수 있다. 상기 블로킹층은 비정질 물질을 포함할 수 있다. 상기 제1 하부층 형성 단계 전에, 상기 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 선택적으로 식각하여 상기 기판의 일부를 노출시키는 홀을 형성하는 단계; 및 상기 홀의 하부에 매립되는 도전 콘택을 형성하는 단계를 더 포함하고, 상기 하부층 중 적어도 일부는, 상기 도전 콘택이 형성된 상기 홀의 나머지 공간 내에 형성될 수 있다. 상기 MTJ 구조물은 하나의 마스크를 이용하여 형성되고, 상기 MTJ 구조물의 측벽은, 상기 홀의 나머지 공간 내에 형성된 상기 하부층의 적어도 일부의 측벽과 정렬되지 않을 수 있다. 상기 제1 하부층은, 상기 홀의 나머지 공간의 저면 및 측벽을 따라 형성되고, 상기 블로킹층 및 제2 하부층은, 상기 제1 하부층에 의해 측벽 및 저면이 둘러싸이도록 형성될 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 특성 향상이 가능하다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 소자와 비교예의 가변 저항 소자의 열적 안정성을 설명하기 위한 그래프이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 가변 저항 소자(10)는, 하부 전극(11), 하부층(12), 자유층(13), 터널 베리어층(14), 고정층(15), 중간층(16), 자기 보정층(17) 및 상부 전극(18)의 적층 구조물을 포함할 수 있다.
하부 전극(11) 및 상부 전극(18)은 가변 저항 소자(10)의 양단에 위치하여 가변 저항 소자(10)로 공급되는 전류 또는 전압을 인가받는 단자 역할을 수행할 수 있고, 금속, 금속 질화물 등 다양한 도전 물질을 포함할 수 있다. 나아가, 하부 전극(11)은 가변 저항 소자(10)의 하부에 위치하는 구성 요소와 가변 저항 소자(10) 사이의 버퍼 역할을 수행할 수 있다. 또한, 상부 전극(18)은 가변 저항 소자(10)의 상부에 위치하는 구성 요소와 가변 저항 소자(10) 사이의 버퍼 역할을 수행하면서, 가변 저항 소자(10) 형성을 위한 식각 공정시 하드마스크로 기능할 수 있다.
하부 전극(11)과 상부 전극(18) 사이에 위치하고, 자유층(13), 고정층(15) 및 이들 사이에 개재된 터널 베리어층(14)을 포함하는 구조물을 MTJ(Magnetic Tunnel Junction) 구조물이라 할 수 있다. MTJ 구조물은, 자유층(13), 터널 베리어층(14) 및 고정층(15) 외에 MTJ 구조물의 특성 향상을 위한 하나 이상의 층을 더 포함할 수도 있다. 또한, MTJ 구조물 내에서, 자유층(13)과 고정층(15)의 위치는 서로 뒤바뀔 수도 있다. 예컨대, 도 1에 도시된 것과 달리, 고정층(15)이 터널 베리어층(14) 아래에 위치하고 자유층(13)이 터널 베리어층(14) 위에 위치할 수도 있다. MTJ 구조물을 형성하는 각 층에 대해 보다 상세히 설명하면 아래와 같다.
자유층(13)은 변경 가능한 자화 방향을 가짐으로써 서로 다른 데이터를 저장할 수 있는 층으로, 스토리지층(storage layer) 등으로도 불릴 수 있다. 자유층(13)의 자화 방향의 변화는 스핀 전달 토크(spin transfer torque)에 의할 수 있다. 본 실시예에서, 자유층(13)의 자화 방향은 자유층(13)의 표면에 대해 실질적으로 수직일 수 있다(화살표 참조). 그에 따라, 자유층(13)의 자화 방향은 위에서 아래로 향하는 방향 또는 아래에서 위로 향하는 방향 사이에서 가변될 수 있다. 자유층(13)은 강자성 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 예컨대, 자유층(13)은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다.
터널 베리어층(14)은 데이터를 저장하기 위한 라이트 동작시 전자의 터널링을 허용하여 자유층(13)의 자화 방향 변화를 가능하게 하는 층으로서, 절연성의 산화물 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함할 수 있다.
고정층(15)은 고정된 자화 방향을 가짐으로써 자유층(13)의 자화 방향과 대비될 수 있는 층으로서, 기준층(reference layer) 등으로도 불릴 수 있다. 본 실시예에서, 고정층(15)의 자화 방향은 고정층(15)의 표면에 대해 실질적으로 수직일 수 있다(화살표 참조). 그에 따라, 도 1에 도시된 것과 같이, 고정층(15)의 자화 방향은 위에서 아래로 향하는 방향으로 고정되거나, 또는, 도 1에 도시된 것과 달리, 아래에서 위로 향하는 방향으로 고정될 수 있다. 고정층(15)은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 고정층(15)은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다.
하부층(12)은 MTJ 구조물과 하부 전극(11)의 사이에 위치하여 MTJ 구조물의 특성을 향상시키는 역할을 수행할 수 있다. 본 실시예에서, 하부층(12)은 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층(12A), 금속 물질을 포함하는 제2 하부층(12C), 및 제1 하부층(12A)과 제2 하부층(12C) 사이에 개재되며, 비정질 물질을 포함하는 블로킹층(12B)을 포함할 수 있다.
본 실시예에서는 실리콘계 합금을 포함하는 제1 하부층(12A) 및 금속을 포함하는 제2 하부층(12C)을 이용함으로써 MTJ 구조물의 수직 자기 이방성(Perpendicular Magnetic Anisotrpy, PMA) 특성 및 TMR(tunneling magnetoresistance) 특성을 향상시킬 수 있다. 그러나, 제2 하부층(12C)이 중금속을 포함하는 경우, PMA 특성은 개선시킬 수 있으나, 후속 열처리에 의해 확산이 일어나면서 하부 버퍼층의 특성을 열화시킬 수 있다.
한편, 제2 하부층(12C)이 중금속을 포함하는 경우, 제2 하부층(12C)으로부터 MTJ 구조물로의 금속 확산이 활발하지 못하므로, MTJ 구조물 예컨대, 자유층(13) 내에 제2 하부층(12C)의 금속이 트랩되어 자유층(13)의 특성을 저하시키는 현상이 감소될 수 있다. 또한, 이러한 금속 확산 저지 효과는 중금속을 포함하는 제2 하부층(12C)이 얇은 두께를 갖는 경우 더욱 커질 수 있다.
이에, 본 실시예에서는 제1 하부층(12A)을 형성하고, 제1 하부층(12A)과 제2 하부층(12C) 사이에 비정질 물질을 포함하는 블로킹층(12B)을 삽입시킴으로써 제2 하부층(12C)의 금속이 하부 버퍼층으로 확산되는 것을 차단하여 MTJ 구조물의 자기 특성을 더욱 개선시킬 수 있다. 또한, 제1 하부층(12A) 및 블로킹층(12B)을 이용함으로써 제2 하부층(12C)의 두께를 현저하게 감소시킬 수 있어, 제2 하부층(12C)의 금속 확산 감소 효과를 더욱 높일 수 있으며, 중금속으로 이루어진 하부층의 단점인 높은 Ic를 개선시킬 수 있다.
제2 하부층(12C)으로는 목적에 따라 다양한 종류의 금속 물질이 이용될 수 있다. 예컨대, 제2 하부층(12C)이 자신의 바로 위에 위치하는 자성층 예컨대, 자유층(13)이 목적하는 결정 구조를 갖도록 성장하는 것을 돕는 역할을 수행하는 경우, 이를 위하여 특정 결정 구조를 갖거나 또는 비정질인 금속을 포함하면서 자유층(13)의 하면과 직접 접촉할 수 있다. 또는, 제2 하부층(12C)은 MTJ 구조물의 TMR(tunneling magnetoresistance) 값을 증가시키는 금속 예컨대, W 등을 포함할 수 있다,
특히, 제2 하부층(12C)은 중금속을 포함할 수 있다. 중금속으로는, 예컨대, Hf, Ta, W, Re, Os, Ir, Pt, Au, Ti, V, Fe, Cr, Mn, Zn, Ge 또는 이들의 조합 등이 이용될 수 있다.
제2 하부층(12C)은 0.1~100Å, 바람직하게는 1~15Å의 두께를 가질 수 있다.
블로킹층(12B)은 제1 하부층(12A)과 제2 하부층(12C) 사이에 개재됨으로써 제2 하부층(12C)의 금속 확산을 차단하여 MTJ 구조물의 자기적 특성 및 열적 안정성을 더욱 향상시킬 수 있다. 또한, 블로킹층(12B)을 포함함으로써 중금속을 포함하는 제2 하부층(12C)의 두께를 더욱 감소시킬 수 있어 Ic 개선이 가능하다.
블로킹층(12B)은 비정질 물질을 포함할 수 있다. 비정질 물질은 비정질 물질을 포함할 수 있으며, 비정질 물질은 강자성 원소, 비금속 원소, 비자성 금속 원소, 또는 이들의 조합을 포함할 수 있다.
강자성 원소는 예를 들어, 코발트, 철, 니켈 또는 그 조합을 포함할 수 있으며, 비금속 원소는 예를 들어, 보론, 질소 또는 그 조합을 포함할 수 있으며, 비자성 금속 원소는 Ta, W, Nb, Ti, Cr, Zr, Hf, Mo, Al, Mg, Ru, V, 또는 그 조합을 포함할 수 있다.
블로킹층(12B)은 0.1~100Å, 바람직하게는 1~10Å의 두께를 가질 수 있다.
제1 하부층(12A)은 제2 하부층(12C) 및 블로킹층(12B)의 아래에 위치하여 제2 하부층(12C)의 두께 감소를 가능하게 함으로써, 전술한 제2 하부층(12C)의 금속 확산 감소를 가능하게 한다. 만약, 제1 하부층(12A)이 존재하지 않는 경우라면, 하부 전극(11)으로부터 MTJ 구조물로의 금속 확산을 방지하기 위하여 제2 하부층(12C)의 두께를 증가시킬 수 밖에 없다. 그러나, 본 실시예와 같이 제1 하부층(12A)이 존재하는 경우에는, 하부층(12) 전체의 두께가 증가하므로 중금속을 포함하는 제2 하부층(12C)의 두께를 감소시킬 수 있다.
제1 하부층(12A)이 실리콘계 합금을 포함하는 경우, 가변 저항 소자(10) 형성을 위한 식각 과정에서 제1 하부층(12A)의 실리콘이 가변 저항 소자(10)의 측벽에 재증착될 수 있다. 이 실리콘은 후속 산화 공정을 통하여 쉽게 절연성의 실리콘 산화물로 변형될 수 있다. 따라서, 가변 저항 소자(10) 형성을 위한 식각 과정에서 가변 저항 소자(10) 측벽에 재증착되는 물질이 누설 경로로 작용하는 현상이 방지될 수 있다. 실리콘계 합금으로는, 예컨대, SiGe, SiAl, SiB, SiNb, SiZr, SiZn, SiSn, SiAg 또는 이들의 조합 등이 이용될 수 있다.
제1 하부층(12A)은 0.1~100Å, 바람직하게는 1~15Å의 두께를 가질 수 있다.
한편, 위와 같이 금속을 포함하는 제2 하부층(12C) 아래에 실리콘계 합금을 포함하는 제1 하부층(12A)을 위치시키고, 제1 하부층(12A)과 제2 하부층(12C) 사이에 블로킹층(12B)을 개재하는 경우, MTJ 구조물에 요구되는 다양한 특성이 더 향상될 수 있음은 실험적으로 확인되었다. 구체적으로, 하부층(12) 상에 위치하는 자유층(13)의 수직 자기 이방성(perpendicular magnetic anisotropy)이 향상되고, MTJ 구조물의 TMR 값 및 열적 안정성(thermal stability)이 증가할 수 있다. 이에 대해서는 도 2를 참조하여 후술하기로 한다.
자기 보정층(17)은 고정층(15)에 의해 생성되는 표류자계의 영향을 상쇄하는 기능을 수행할 수 있다. 이러한 경우, 고정층(15)의 표류자계가 자유층(13)에 미치는 영향이 감소하여 자유층(13)에서의 편향 자기장이 감소할 수 있다. 자기 보정층(17)은 반강자성 물질 또는 강자성 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 자기 보정층(17)이 강자성 물질을 포함하는 경우, 자기 보정층(17)은 고정층(15)의 자화 방향과 반평행한 자화 방향을 가질 수 있다. 예컨대, 도시된 바와 같이, 고정층(15)이 위에서 아래로 향하는 자화 방향을 갖는 경우, 자기 보정층(17)은 아래에서 위로 향하는 자화 방향을 가질 수 있다. 본 실시예에서 자기 보정층(17)은 고정층(15)의 위에 위치하고 있으나, 고정층(15)의 표류자계의 영향을 상쇄하기만 한다면 그 위치는 변형될 수 있다. 예컨대, 자기 보정층(17)은 고정층(15)과 이격되면서 그 옆이나 아래에 위치할 수도 있다.
중간층(16)은 고정층(15)과 자기 보정층(17) 사이에서 버퍼 역할을 수행하면서, 고정층(15) 및/또는 자기 보정층(17)의 특성을 향상시킬 수 있다. 중간층(16)은 비자성 금속 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
이상으로 설명한 가변 저항 소자(10)의 하부 전극(11) 및 상부 전극(18)에 라이트 동작을 위한 전압 또는 전류가 인가되는 경우, 자유층(13)의 자화 방향이 가변되어 고정층(15)의 자화 방향과 평행한 상태가 되거나 또는 반평행한 상태가 될 수 있다. 그에 따라, 가변 저항 소자(10)가 저저항 상태 또는 고저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장할 수 있다. 즉, 가변 저항 소자(10)는 메모리 셀로서 기능할 수 있다.
이하, 도 2를 참조하여 본 발명의 일 실시예에 따른 가변 저항 소자의 특성을 비교예의 가변 저항 소자와 비교하여 설명하기로 한다. 여기서, 본 발명의 일 실시예에 따른 가변 저항 소자는 하부층으로 실리콘계 합금층, 비정질 물질층 및 중금속층의 적층 구조물 특히, SiB층, FeCoB층 및 W층의 적층 구조물을 이용한 경우(① 참조)이고, 비교예의 가변 저항 소자는 하부층으로 실리콘계 합금의 단일층을 이용한 경우(② 참조) 및 하부층으로 우르차이트(wurtzite) 구조를 갖는 단일 금속층을 이용한 경우(③ 참조)를 나타낸다. 또한, 본 실시예 및 비교예의 가변 저항 소자에서 하부층 상의 자유층으로는 CoFeB층이 이용되었다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 소자와 비교예의 가변 저항 소자의 열적 안정성을 설명하기 위한 그래프이다. 도 2의 가로축은 가변 저항 소자에 대한 열처리 온도를 나타내고, 세로축은 가변 저항 소자의 TMR 값을 나타낸다.
도 2를 참조하면, 가변 저항 소자의 열처리 온도가 소정 임계값 이상으로 증가하는 경우, 예컨대, 500℃인 경우, 가변 저항 소자의 TMR 값이 감소하는 특성 열화가 발생할 수 있다. 이 경우, TMR 값의 감소 정도는 본 실시예의 가변 저항 소자(① 참조)가 비교예의 가변 저항 소자(② 및 ③ 참조)보다 현저하게 더 적음을 알 수 있다. 다시 말하면, 본 실시예의 가변 저항 소자의 열적 안정성이 더 증가하였음을 알 수 있다.
이와 같이, MTJ 구조물의 하부층이 실리콘계 합금층, 비정질 물질층 및 금속층의 적층 구조를 포함하는 경우, 하부층이 실리콘계 합금의 단일 층 또는 단일 금속층으로 이루어지는 경우에 비하여, 열적 안정성 향상뿐 아니라, PMA 특성 향상 및 Ic 개선 효과와 같은 다양한 특성 개선을 이룰 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예의 반도체 장치는 전술한 가변 저항 소자(10)를 하나 이상 포함할 수 있다.
먼저, 제조 방법을 설명한다.
도 3a를 참조하면, 요구되는 소정의 하부 구조물(미도시됨)을 포함하는 기판(100)이 제공될 수 있다. 예컨대, 기판(100)은 가변 저항 소자(10)의 하단과 전기적으로 접속하여 가변 저항 소자(10)로의 전류 또는 전압의 공급 여부를 제어하기 위한 스위칭 소자로서 다이오드, 트랜지스터 등을 포함할 수 있다.
이어서, 기판(100) 상에 층간 절연막(110)을 형성한 후, 층간 절연막(110)을 선택적으로 식각하여 기판(100)의 일부 예컨대, 스위칭 소자의 일단을 노출시키는 홀(H)을 형성할 수 있다.
이어서, 홀(H)을 포함하는 결과물 상에 도전 물질을 증착한 후, 층간 절연막(110)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행함으로써, 홀(H)에 매립되는 도전 콘택(120)을 형성할 수 있다.
이어서, 도전 콘택(120) 및 층간 절연막(110) 상에 가변 저항 소자(10) 형성을 위한 물질층들 예컨대, 하부 전극, 하부층, MTJ 구조물, 중간층, 자기 보정층 및 상부 전극 형성을 위한 물질층들을 순차적으로 증착한 후, 상기 물질층들을 선택적으로 식각함으로써, 가변 저항 소자(10)를 형성할 수 있다. 이 식각 과정에서 생성되는 부산물들이 가변 저항 소자(10)의 측벽에 부착되어 초기 스페이서(130)를 형성할 수 있다. 이때, 초기 스페이서(130)는 제1 하부층(12A)으로부터 생성된 실리콘을 포함할 수 있다. 초기 스페이서(130)는 도전성을 가지므로 가변 저항 소자(10)의 측벽에서 서로 분리되어야 할 막들 예컨대, 자유층과 고정층을 전기적으로 연결시키는 문제를 일으킬 수 있다. 이를 방지하기 위하여 도 3b의 공정을 수행할 수 있다.
도 3b를 참조하면, 초기 스페이서(130)에 대해 산화 공정을 수행함으로써 최종 스페이서(130')를 형성할 수 있다. 최종 스페이서(130')는 절연성의 실리콘 산화물을 포함하기 때문에, 자유층과 고정층이 전기적으로 연결되는 문제가 해결될 수 있다.
이상으로 설명한 공정에 의하여 도 3b와 같은 반도체 장치가 제조될 수 있다.
도 3b를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(100) 상의 도전 콘택(120), 도전 콘택(120) 상에서 도전 콘택(110)과 하면이 접속하는 가변 저항 소자(10) 및 가변 저항 소자(10) 측벽의 최종 스페이서(130')를 포함할 수 있다.
여기서, 가변 저항 소자(10)를 이루는 층들 예컨대, 하부 전극, 하부층, MTJ 구조물, 중간층, 자기 보정층 및 상부 전극은 서로 정렬된 측벽을 가질 수 있다. 하나의 마스크를 이용하여 식각되기 때문이다. 그러나, 다른 실시예에서 가변 저항 소자(10)의 일부와 나머지는 서로 다른 공정에서 패터닝됨으로써, 가변 저항 소자(10)의 일부의 측벽은 나머지의 측벽과 정렬되지 않을 수도 있다. 이에 대해서는 도 4를 참조하여 예시적으로 설명하기로 한다.
도 4은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 도 3a 및 도 3b와의 차이를 중심으로 설명하기로 한다.
도 4를 참조하면, 기판(100) 상에 층간 절연막(110)을 형성한 후, 층간 절연막(110)을 선택적으로 식각하여 홀(H)을 형성할 수 있다.
이어서, 홀(H)을 포함하는 결과물 상에 도전 물질을 형성한 후, 원하는 높이를 갖도록 도전 물질을 에치백(etchback)하여 홀(H)의 하부를 매립하는 도전 콘택(120)을 형성할 수 있다.
이어서, 도전 콘택(120)이 형성된 홀(H)의 나머지 공간에 가변 저항 소자(10)의 일부 예컨대, 하부 전극(11) 및 하부층(12)을 매립할 수 있다. 구체적으로, 도전 콘택(120)이 형성된 홀(H) 상에 하부 전극(11) 형성을 위한 물질을 증착한 후, 원하는 높이가 될 때까지 에치백을 수행할 수 있다. 이어서, 하부 전극(11)이 형성된 홀(H) 상에 제1 하부층(12A) 형성을 위한 물질을 증착한 후, 원하는 높이가 될 때까지 에치백을 수행할 수 있다. 이어서, 제1 하부층(12A)이 형성된 홀(H) 상에 블로킹층(12B) 형성을 위한 물질을 증착한 후, 원하는 높이가 될 때까지 에치백을 수행할 수 있다. 이어서, 제1 하부층(12A) 및 블로킹층(12B)이 형성된 홀(H) 상에 제2 하부층(12C) 형성을 위한 물질을 증착한 후, 층간 절연막(110)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다. 그에 따라, 제2 하부층(12C)은 평탄화된 상면을 가질 수 있다.
이어서, 하부층(12) 및 층간 절연막(110) 상에 자유층(13), 터널 베리어층(14), 고정층(15), 중간층(16), 자기 보정층(17) 및 상부 전극(18) 형성을 위한 물질층들을 순차적으로 증착한 후, 상기 물질층들을 선택적으로 식각함으로써, 도 4에 도시된 것과 같은 형상을 갖는 가변 저항 소자(10)를 형성할 수 있다.
본 실시예에 의하는 경우, 하부 전극(11) 및 하부층(12)은 층간 절연막(110) 내에 매립되면서 도전 콘택(120)과 정렬된 측벽을 가질 수 있다. 하부 전극(11) 및 하부층(12)을 제외한 가변 저항 소자(10)의 나머지층들은 층간 절연막(110) 위로 돌출되면서, 그 측벽은 서로 정렬될 수 있고 하부 전극(11) 및 하부층(12)의 측벽과는 정렬되지 않을 수 있다. 이와 같이 가변 저항 소자(10)의 일부가 홀(H) 내에 매립되어 미리 패터닝되는 경우, 가변 저항 소자(10)의 나머지층들의 패터닝을 위한 식각 공정시 식각하여야 하는 높이가 감소하므로 식각 공정이 용이한 장점이 있다. 이하, 설명의 편의를 위하여 층간 절연막(110) 위로 돌출된 가변 저항 소자(10)의 나머지층들을 가변 저항 소자(10)의 돌출부라 하기로 한다.
나아가, 하부층(12)의 상면의 폭은 가변 저항 소자(10)의 돌출부의 하면의 폭보다 더 클 수 있다. 그에 따라, 가변 저항 소자(10)의 돌출부는 전부 평탄화된 상면을 갖는 하부층(12) 위에 존재할 수 있다. 이러한 경우, 가변 저항 소자(10)의 돌출부 특히, 터널 베리어층(14)이 평탄화된 결과물 상에 위치하여 가변 저항 소자(10)의 특성 열화를 방지할 수 있다. 만약, 터널 베리어층(14)이 층간 절연막(110)과 하부층(12)의 경계 상에 위치하여 휘어지는 경우 가변 저항 소자(10)의 특성이 열화될 수 있기 때문이다.
한편, 본 실시예에서는, 가변 저항 소자(10)의 하부 전극(11) 및 하부층(12)이 홀(H) 내에 매립되는 경우가 도시되었으나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자(10)의 하부가 부분적으로 홀(H)에 매립될 수 있다. 예컨대, 가변 저항 소자(10)는, 홀(H) 내에 하부 전극(11)만 매립되고 나머지는 층간 절연막(110) 위로 돌출된 형상을 가질 수 있다. 또는, 가변 저항 소자(10)는, 홀(H) 내에 하부 전극(11) 및 제1 하부층(12A)이 매립되고 나머지는 층간 절연막(110) 위로 돌출된 형상을 가질 수 있다. 홀(H) 내에 하부 전극(11)만 매립되거나 하부 전극(11) 및 제1 하부층(12A)만 매립되는 경우, 가변 저항 소자(10) 형성을 위한 식각 과정에서 가변 저항 소자(10)의 돌출부의 측벽 상에 실리콘을 포함하는 부산물이 부착될 수 있다. 이 부산물은 후속 산화 공정을 통하여 실리콘 산화물을 포함하도록 변형될 수 있다.
한편, 도 4의 실시예에서는, 홀(H) 내에 매립된 제1 하부층(12A), 블로킹층(12B) 및 제2 하부층(12C)의 상면이 서로 평행한 경우를 나타내었으나, 다른 실시예도 가능할 수 있다. 이에 대해서는 도 5를 참조하여 예시적으로 설명하기로 한다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 도 4와의 차이를 중심으로 설명하기로 한다.
도 5를 참조하면, 기판(100) 상에 층간 절연막(110)을 형성한 후, 층간 절연막(110)을 선택적으로 식각하여 홀(H)을 형성할 수 있다.
이어서, 홀(H)의 하부를 매립하는 도전 콘택(120) 및 도전 콘택(120) 상의 하부 전극(11)을 형성할 수 있다.
이어서, 도전 콘택(120) 및 하부 전극(11)이 형성된 홀(H)의 나머지 공간의 측벽 및 저면을 따라 제1 하부층(12A)을 증착할 수 있다.
이어서, 제1 하부층(12A) 상에 제1 하부층(12A)이 형성된 홀(H)의 나머지 공간에 블로킹층(12B)을 증착할 수 있다.
이어서, 블로킹층(12B) 상에, 제1 하부층(12A) 및 블로킹층(12B)이 형성된 홀(H)의 나머지 공간을 충분히 매립하는 두께의 제2 하부층(12C)을 형성한 후, 층간 절연막(110)이 드러날 때까지 평탄화 공정을 수행할 수 있다.
이어서, 하부층(12) 및 층간 절연막(110) 상에 자유층(13), 터널 베리어층(14), 고정층(15), 중간층(16), 자기 보정층(17) 및 상부 전극(18) 형성을 위한 물질층들을 순차적으로 증착한 후, 상기 물질층들을 선택적으로 식각함으로써, 도 5에 도시된 것과 같은 형상을 갖는 가변 저항 소자(10)를 형성할 수 있다. 이때, 가변 저항 소자(10)의 돌출부의 하면의 폭이 제1 하부층(12A)의 외측벽에 의해 둘러싸이는 영역의 폭보다 작아서 제1 하부층(12A)의 상면이 드러나는 경우, 가변 저항 소자(10)의 돌출부의 측벽 상에 실리콘을 포함하는 초기 스페이서(미도시됨)가 형성될 수 있다.
이어서, 산화 공정을 수행함으로써, 가변 저항 소자(10)의 돌출부의 측벽 상에 실리콘 산화물을 포함하는 최종 스페이서(130')를 형성할 수 있다.
본 실시예에 의하는 경우, 제1 하부층(12A)은 블로킹층(12B) 및 제2 하부층(12C)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다. 제1 하부층(12A)의 외측벽은 하부 전극(11) 및 도전 콘택(120)의 측벽과 정렬될 수 있다. 하부 전극(11) 및 하부층(12)을 제외한 가변 저항 소자(10)의 나머지층들의 측벽은 서로 정렬되면서, 하부 전극(11) 및 제1 하부층(12A)과는 정렬되지 않을 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 10은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물의 아래에 위치하는 하부층을 포함하고, 상기 하부층은, 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층; 금속을 포함하는 제2 하부층; 및 상기 제1 하부층과 상기 제2 하부층 사이에 개재되며 비정질 물질을 포함하는 블로킹층을 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물의 아래에 위치하는 하부층을 포함하고, 상기 하부층은, 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층; 금속을 포함하는 제2 하부층; 및 상기 제1 하부층과 상기 제2 하부층 사이에 개재되며 비정질 물질을 포함하는 블로킹층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물의 아래에 위치하는 하부층을 포함하고, 상기 하부층은, 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층; 금속을 포함하는 제2 하부층; 및 상기 제1 하부층과 상기 제2 하부층 사이에 개재되며 비정질 물질을 포함하는 블로킹층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물의 아래에 위치하는 하부층을 포함하고, 상기 하부층은, 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층; 금속을 포함하는 제2 하부층; 및 상기 제1 하부층과 상기 제2 하부층 사이에 개재되며 비정질 물질을 포함하는 블로킹층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물의 아래에 위치하는 하부층을 포함하고, 상기 하부층은, 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층; 금속을 포함하는 제2 하부층; 및 상기 제1 하부층과 상기 제2 하부층 사이에 개재되며 비정질 물질을 포함하는 블로킹층을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 10을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물의 아래에 위치하는 하부층을 포함하고, 상기 하부층은, 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층; 금속을 포함하는 제2 하부층; 및 상기 제1 하부층과 상기 제2 하부층 사이에 개재되며 비정질 물질을 포함하는 블로킹층을 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물의 아래에 위치하는 하부층을 포함하고, 상기 하부층은, 실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층; 금속을 포함하는 제2 하부층; 및 상기 제1 하부층과 상기 제2 하부층 사이에 개재되며 비정질 물질을 포함하는 블로킹층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
11: 하부 전극 12: 하부층
13: 자유층 14: 터널 베리어층
15: 고정층 16: 중간층
17: 자기 보정층 18: 상부 전극

Claims (28)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Mangetic Tunnel Junction) 구조물; 및
    상기 MTJ 구조물의 아래에 위치하는 하부층을 포함하고,
    상기 하부층은,
    실리콘계 합금(silicon-based alloy)을 포함하는 제1 하부층;
    금속을 포함하는 제2 하부층; 및
    상기 제1 하부층과 상기 제2 하부층 사이에 개재되며, 비정질 물질을 포함하는 블로킹층을 포함하는
    전자 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 실리콘계 합금은 SiGe, SiAl, SiB, SiNb, SiZr, SiZn, SiSn, SiAg 또는 이들의 조합을 포함하는
    전자 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 하부층은 중금속을 포함하는
    전자 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 중금속은 Hf, Ta, W, Re, Os, Ir, Pt, Au, Ti, V, Fe, Cr, Mn, Zn, Ge 또는 이들의 조합을 포함하는
    전자 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 블로킹층은 비정질 물질을 포함하는
    전자 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 비정질 물질은 강자성 원소, 비금속 원소, 비자성 금속 원소, 또는 이들의 조합을 포함하는
    전자 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 하부층은 SiB를 포함하고,
    상기 블로킹층은 FeCoB를 포함하고,
    상기 제2 하부층은 W를 포함하는
    전자 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 반도체 메모리는
    상기 MTJ 구조물의 측벽 상에 위치하고, 실리콘 산화물을 포함하는 스페이서를 더 포함하는
    전자 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 MTJ 구조물의 측벽, 상기 제1 하부층의 측벽, 상기 블로킹층의 측벽 및 상기 제2 하부층의 측벽은 서로 정렬된
    전자 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 MTJ 구조물의 측벽은 상기 제1 하부층의 측벽, 상기 블로킹층의 측벽 및 상기 제2 하부층의 측벽 중 적어도 하나와 정렬되지 않는
    전자 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 하부층은, 상기 블로킹층 및 상기 제2 하부층의 측벽 및 저면을 둘러싸는 형상을 갖는
    전자 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 하부층 중 적어도 일부는 상기 MTJ 구조물에 의해 덮이지 않는
    전자 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 반도체 메모리는,
    상기 고정층에 의해 생성되는 표류자계의 영향을 감소시키는 자기 보정층을 더 포함하는
    전자 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 반도체 메모리는,
    상기 고정층과 상기 자기 보정층 사이에 개재되고, 비자성 금속 물질을 포함하는 중간층을 더 포함하는
    전자 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부층은 평탄화된 상면을 갖고,
    상기 하부층의 상기 상면의 폭은, 상기 MTJ 구조물의 하면의 폭보다 큰
    전자 장치.
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