CN108807662B

CN108807662B - 电子装置

Info

Publication number: CN108807662B
Application number: CN201810251234.1A
Authority: CN
Inventors: 金亮坤; 郑求烈; 林钟久; 李哉衡
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2017-05-04
Filing date: 2018-03-26
Publication date: 2022-04-15
Anticipated expiration: 2038-03-26
Also published as: US10305028B2; CN108807662A; US20180323368A1; TW201907553A; TWI782948B; KR20180122771A

Abstract

电子装置可以包括半导体存储器，所述半导体存储器可以包括：磁隧道结MTJ结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层；底层，其设置在MTJ结构下；以及垂直磁各向异性增加层，其设置在底层之下，并且包括具有与底层不同的晶体结构的材料。

Description

电子装置

相关申请的交叉引用

本专利文件要求于2017年5月4日提交的、申请号为10-2017-0056761、发明名称为“ELECTRONIC DEVICE(电子装置)”的韩国专利申请的优先权，其全部内容通过引用结合在本文中。

技术领域

本专利文件涉及存储电路或存储器件及其在电子设备或电子系统中的应用。

背景技术

近来，随着电子设备或电器趋向于小型化、低功耗、高性能、多功能等，需要能够将信息储存在诸如计算机、便携式通信设备等的各种电子设备或电器中的电子装置，并且已经对这种电子装置进行了研究和开发。这种电子装置的示例包括能够利用根据施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据的电子装置，并且能够以各种配置来实现，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电式随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。

发明内容

本专利文件中所公开的技术包括存储电路或存储器件及其在电子装置或系统中的应用，以及电子装置的各种实施方式，其中电子装置包括能够改善可变电阻元件的特性的半导体存储器。

一方面，一种电子装置可以包括半导体存储器，并且所述半导体存储器可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层；底层，其设置在MTJ结构下；以及垂直磁各向异性增加层，其设置在底层之下，并包括具有与底层不同的晶体结构的材料。

上述电子装置的实施方式可以包括以下的一种或更多种。

底层可以包括具有NaCl的晶体结构的材料。底层可以包括具有NaCl的晶体结构的金属氧化物。底层可以包括MgO，或ZnO，或其组合。垂直磁各向异性增加层可以包括具有面心立方(FCC)晶体结构的材料。垂直磁各向异性增加层可以包括具有面心立方(FCC)晶体结构的金属氮化物。垂直磁各向异性增加层可以包括TiN、ZrN、HfN或MoN，或其组合。半导体存储器还可以包括：缓冲层，其设置在垂直磁各向异性增加层之下，并作用为促进设置在缓冲层之上的层的晶体生长。缓冲层可以包括具有六方密堆积(HCP)晶体结构的材料。缓冲层可以包括Mg、Zr、Hf、Ru或Os，或其组合。

电子装置还可以包括微处理器，微处理器包括：控制单元，其被配置为从微处理器的外部接收包括命令的信号，并执行命令的提取、解码或控制微处理器的信号的输入或输出；运算单元，其被配置为基于控制单元对命令解码的结果来执行运算；以及存储部件，其被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或者运算被执行所针对的数据的地址，其中，半导体存储器是微处理器中的存储部件的一部分。

电子装置还可以包括处理器，处理器包括：核心单元，其被配置为利用数据基于从处理器的外部输入的命令来执行与命令相对应的运算；高速缓冲存储单元，其被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或者运算被执行所针对的数据的地址；以及总线接口，其连接在核心单元与高速缓冲存储单元之间，并被配置为在核心单元与高速缓冲存储单元之间传输数据，其中，半导体存储器是处理器中的高速缓冲存储单元的一部分。

电子装置还可以包括处理系统，处理系统包括：处理器，其被配置为对由处理器接收到的命令进行解码，并基于对命令解码的结果来控制对信息的操作；辅助存储器件，其被配置为储存用于解码命令的程序和信息；主存储器件，其被配置为调用并储存来自辅助存储器件的程序和信息，使得处理器能够在执行程序时使用程序和信息来执行操作；以及接口器件，其被配置为执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的一部分。

电子装置还可以包括数据储存系统，数据储存系统包括：储存器件，其被配置为储存数据，并且无论电源状态如何都对储存的数据进行保存；控制器，其被配置为根据从外部输入的命令来控制数据输入至储存器件和数据从储存器件输出；暂时储存器件，其被配置为暂时地储存在储存器件与外部之间交换的数据；以及接口，其被配置为执行储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，其中，半导体存储器是数据储存系统中的储存器件或暂时储存器件的一部分。

电子装置还可以包括存储系统，存储系统包括：存储器，其被配置为储存数据，并且无论电源状态如何都对储存的数据进行保存；存储器控制器，其被配置为根据从外部输入的命令来控制数据输入至存储器和数据从存储器输出；缓冲存储器，其被配置为缓冲在存储器与外部之间交换的数据；以及接口，其被配置为执行存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的一部分。

另一方面，一种电子装置包括半导体存储器，其中，所述半导体存储器可以包括：衬底；存储单元，其形成在衬底之上，每个存储单元包括磁性层、设置在磁性层之下的底层以及设置在底层之下并增强自由层的垂直磁各向异性的垂直磁各向异性增加层；以及开关元件，其形成在衬底之上，并耦接到存储单元以选择或取消选择存储单元；其中，垂直磁各向异性增加层可以包括具有与底层不同的晶体结构的材料。

上述电子装置的实施方式可以包括以下的一种或更多种。

每个存储单元可以包括磁隧道结(MTJ)结构，MTJ结构包括磁性层、底层和垂直磁各向异性增加层。底层可以包括具有NaCl的晶体结构的材料。底层可以包括具有NaCl的晶体结构的金属氧化物。底层可以包括MgO，或ZnO，或其组合。垂直磁各向异性增加层可以包括具有面心立方(FCC)晶体结构的材料。垂直磁各向异性增加层可以包括具有面心立方(FCC)晶体结构的金属氮化物。垂直磁各向异性增加层可以包括TiN、ZrN、HfN或MoN，或其组合。每个存储单元还可以包括：缓冲层，其设置在垂直磁各向异性增加层之下，并作用为促进设置在缓冲层之上的层的晶体生长。缓冲层可以包括具有六方密堆积(HCP)晶体结构的材料。缓冲层可以包括Mg、Zr、Hf、Ru或Os，或其组合。

这些及其它方面、实施方式和相关优点在附图、说明书和权利要求书中进行了更为详细地描述。

附图说明

图1为说明根据本公开的一个实施方式的可变电阻元件的横截面图。

图2为说明根据本公开的另一实施方式的可变电阻元件的横截面图。

图3示出了说明根据本公开的一个实施方式和比较示例的自由层的垂直磁各向异性(Hk)的曲线图。

图4为说明根据本公开的一个实施方式的存储器件及其制造方法的横截面图。

图5为说明根据本公开的另一实施方式的存储器件及其制造方法的横截面图。

图6为基于所公开的技术的实施存储电路系统的微处理器的配置图的示例。

图7为基于所公开的技术的实施存储电路系统的处理器的配置图的示例。

图8为基于所公开的技术的实施存储电路系统的系统的配置图的示例。

图9为基于所公开的技术的实施存储电路系统的数据储存系统的配置图的示例。

图10为基于所公开的技术的实施存储电路系统的存储系统的配置图的示例。

具体实施方式

下面参照附图详细描述所公开的技术的各种示例及实施方式。

附图可以不一定按比例绘制，并且在某些情况中，为了清楚地示出所描述的示例或实施方式的某些特征，可能放大了附图中的至少一些衬底的比例。在附图或说明书中呈现在多层衬底中具有两层或更多层的具体示例时，如图所示的这些层的相对位置关系或布置这些层的顺序反映了所描述或图示的示例的特定实施方式，且可能存在不同的相对位置关系或布置这些层的顺序。另外，所描述或图示的多层衬底的示例可以不反映该特定多层衬底中存在的所有层(例如，在两个图示的层之间可以存在一个或更多个附加层)。作为具体的示例，当所描述或图示的多层衬底中的第一层被称为在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但这也可以代表其中一个或更多个其它中间层可以存在于第一层与第二层或衬底之间的衬底。

可变电阻元件可以意指或包括能够响应于所施加的偏置(例如，电流或电压)而在不同电阻状态之间切换的元件。可变电阻元件可以根据电阻状态来储存不同的数据，因而可变电阻元件可以作为存储单元。存储单元还可以包括耦接到可变电阻元件并控制对可变电阻元件的访问的选择元件。这样的存储单元可以以各种方式布置，以形成半导体存储器。

在一些实施方式中，可变电阻元件可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于二者之间的隧道阻挡层。响应于施加到可变电阻元件的足够幅值的电压或电流，自由层的磁化方向可以变为与钉扎层的磁化方向平行或反平行的方向。因此，可变电阻元件可以在低电阻状态和高电阻状态之间切换，从而基于不同的电阻状态来储存不同的数据。所公开的技术及其实施方式可用于提供能够满足或增强可变电阻元件所需的各种特性的改进的可变电阻元件。

参考图1，根据本公开的实施方式的可变电阻元件100可以包括：MTJ结构，其包括具有可变磁化方向的自由层130、具有固定磁化方向的钉扎层150以及介于自由层130与钉扎层150之间的隧道阻挡层140。

自由层130可以具有使MTJ结构具有可变电阻值的可变磁化方向。随着自由层130的磁化方向的改变，自由层130的磁化方向与钉扎层150的磁化方向的相对关系也改变，这允许可变电阻元件100储存不同的数据或表示不同的数据位。自由层130也可以称为储存层等。自由层130的磁化方向可以基本上与自由层130、隧道阻挡层140和钉扎层150的表面垂直。换句话说，自由层130的磁化方向可以基本上与自由层130、隧道阻挡层140和钉扎层150的层叠方向平行。因此，自由层130的磁化方向可以在向下方向和向上方向之间改变。自由层130的磁化方向的改变可以由自旋转移力矩引起。

自由层130可以具有包括铁磁材料的单层或多层结构。在一些实施方式中，自由层130可以包括：第一铁磁材料层，呈现出与第一铁磁材料层垂直的磁化。例如，自由层130可以包括基于Fe、Ni或Co的合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金等，或者自由层130可以包括诸如Co/Pt或Co/Pd等的金属的叠层。

在数据读取操作和数据写入操作两者中，隧道阻挡层140可以允许电子隧穿。在储存新数据的写入操作中，可以引导高写入电流通过隧道阻挡层140，以改变自由层130的磁化方向，从而改变MTJ的电阻状态用于写入新的数据位。在读取操作中，可以引导低读取电流通过隧道阻挡层140而不改变自由层130的磁化方向，以测量在自由层130的现有磁化方向下的MTJ的现有电阻状态，从而读取MTJ中储存的数据位。隧道阻挡层140可以包括电介质氧化物，例如，诸如MgO、CaO、SrO、TiO或VO或NbO等的氧化物。

钉扎层150可以具有与自由层130的磁化方向不同的钉扎磁化方向，并且可以称为参考层等。在一些实施方式中，钉扎层150包括：第二铁磁材料层，呈现出与第二铁磁材料层垂直的磁化。在图1中，钉扎层150的磁化方向示出为沿向下的方向钉扎。在一些实施方式中，与图1所示不同，钉扎层150的磁化方向可以沿向上的方向钉扎。

钉扎层150可以具有包括铁磁材料的单层或多层结构。例如，钉扎层150可以包括基于Fe、Ni或Co的合金，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-B合金等，或者钉扎层150可以包括诸如Co/Pt或Co/Pd等的金属的叠层。

如果向可变电阻元件100施加电压或电流，则自由层130的磁化方向可以通过自旋转移力矩改变。当自由层130的磁化方向和钉扎层150的磁化方向彼此平行时，可变电阻元件100可以处于低电阻状态，以储存诸如“0”的特定的指定数字数据位。当自由层130的磁化方向和钉扎层150的磁化方向彼此反平行时，可变电阻元件100可以处于高电阻状态，以储存诸如“1”的不同的指定数字数据位。在一些实施方式中，可变电阻元件100可以被配置为：当自由层130的磁化方向和钉扎层150的磁化方向彼此平行时，储存数据位“1”；而当自由层130的磁化方向和钉扎层150的磁化方向彼此反平行时，储存数据位“0”。

在一些实施方式中，可变电阻元件100还可以包括执行各种功能以改善MTJ结构的特性的一个或更多个层。例如，可变电阻元件100还可以包括缓冲层105(见图2)、垂直磁各向异性增加层(PIL)110、底层120、间隔层160、磁校正层170或覆盖层180，或其组合。

覆盖层180可以作为用于图案化可变电阻元件100的硬掩模，并且包括诸如金属的各种导电材料。在一些实施方式中，覆盖层180可以包括几乎不具有或者具有少量针孔并且对湿法和/或干法刻蚀具有高耐受性的金属材料。例如，覆盖层180可以包括诸如钌(Ru)的贵金属。

磁校正层170可以用于抵消由钉扎层150产生的杂散磁场的影响。在这种情况下，钉扎层150的杂散磁场的影响可以减小，因而自由层130中的偏置磁场可以减小。磁校正层170可以具有与钉扎层150的磁化方向反平行的磁化方向。在本实施方式中，当钉扎层150具有向下的磁化方向时，磁校正层170可以具有向上的磁化方向。当钉扎层150具有向上的磁化方向时，磁校正层170可以具有向下的磁化方向。磁校正层170可以具有包括铁磁材料的单层或多层结构。

在本实施方式中，磁校正层170位于钉扎层150之上，但其位置可以改变。例如，磁校正层170也可以位于MTJ结构之上、之下或旁边，但是与MTJ结构分开进行图案化。

间隔层160可以介于磁校正层170和钉扎层150之间，并且作为二者之间的缓冲。此外，间隔层160可以用于改善磁校正层170的特性。间隔层160可以包括诸如钌(Ru)的贵金属。

底层120可以设置在自由层130下，并且用于改善自由层130的垂直磁各向异性。垂直磁各向异性(Hk)是在自由层130的属性中起重要作用的铁磁材料的关键特征。

在本实施方式中，底层120可以包括具有NaCl的晶体结构的材料，或由该材料形成。具有NaCl的晶体结构的材料可以包括具有NaCl的晶体结构的金属氧化物。例如，底层120可以包括MgO或ZnO或其组合，或者由MgO或ZnO或其组合形成，但不限于此。

根据传统的可变电阻元件，底层120包括金属氧化物，或由金属氧化物形成。然而，金属氧化物并不显著地或充分地增加垂直磁各向异性(Hk)，并且在底层120与自由层130之间的界面处产生的垂直磁各向异性不够高而且相当低。原因如下。首先，在底层120与自由层130之间的界面处产生的垂直磁各向异性从根本上比在自由层130与隧道阻挡层140之间由Fe-O轨道结合而产生的垂直磁各向异性低。其次，包括在底层120中的金属氧化物不能充分地用于改善自由层130的垂直磁各向异性。

在本实施方式中，为了改善或增加自由层130的垂直磁各向异性(Hk)，可变电阻元件100还可以包括设置在底层120之下的垂直磁各向异性增加层(PIL)110。垂直磁各向异性增加层(PIL)110作用为改善在底层120与自由层130之间的界面处的晶体取向，以便增加自由层130的垂直磁各向异性(Hk)，从而改善可变电阻元件100的特性。

垂直磁各向异性增加层(PIL)110可以包括具有与底层120不同的晶体结构的材料，或由该材料形成。垂直磁各向异性增加层(PIL)110可以包括具有面心立方(FCC)晶体结构的材料，或由该材料形成。具有面心立方(FCC)晶体结构的材料可以包括具有FCC晶体结构的金属氮化物。例如，垂直磁各向异性增加层(PIL)110可以包括TiN、ZrN、HfN或MoN或其组合，或者由TiN、ZrN、HfN或MoN或其组合形成，但不限于此。

图2为说明根据本公开的另一实施方式的可变电阻元件的横截面图。以下描述将集中于与图1的实施方式的不同之处。

参考图2，与图1的实施方式相比，可变电阻元件100还可以包括设置在垂直磁各向异性增加层(PIL)110之下的缓冲层105。也就是说，在本实施方式中，垂直磁各向异性增加层(PIL)110可以介于底层120和缓冲层105之间。

缓冲层105可以形成在底层120和垂直磁各向异性增加层(PIL)110之下，以作用为促进设置在缓冲层105之上的层的晶体生长。因此，可进一步改善自由层130的垂直磁各向异性(Hk)。

缓冲层105可以包括具有六方密堆积(HCP)晶体结构的材料，或由该材料形成。具有六方密堆积(HCP)晶体结构的材料可以包括具有六方密堆积(HCP)晶体结构的材料的金属。例如，缓冲层105可以包括Mg、Zr、Hf、Ru或Os或其组合，或由Mg、Zr、Hf、Ru或Os或其组合形成，但不限于此。

根据本实施方式，垂直磁各向异性增加层(PIL)110可以介于底层120和缓冲层105之间，而且还有助于增加自由层130的垂直磁各向异性。在一些实施方式中，尽管设备包括根据所公开的技术的实施方式提供的底层120和缓冲层105，但可能仍然需要增加自由层130的垂直磁各向异性。在这种情况下，垂直磁各向异性增加层(PIL)110作用为补偿底层120和缓冲层105的不足作用，并进一步改善或增加自由层130的垂直磁各向异性。垂直磁各向异性增加层(PIL)110可以作用为改善在底层120和自由层130之间的界面处的晶体取向，从而增加自由层130的垂直磁各向异性(Hk)。因此，可以改善可变电阻元件100的特性。

在根据上述实施方式的可变电阻元件100中，自由层130形成在钉扎层150之下。在其它实施方式中，自由层130可以形成在钉扎层150之上。

下面将参考图3详细描述通过在可变电阻元件100中的底层120之下，或在底层120与缓冲层105之间形成垂直磁各向异性增加层(PIL)110所获得的优点。

图3示出了说明根据本公开的一个实施方式和比较示例的自由层的垂直磁各向异性的曲线图。在图3中，横轴表示垂直磁各向异性增加层的厚度

纵轴表示规格化的Hk(垂直磁各向异性场)值。在比较示例中，依次形成金属缓冲层和金属氧化物底层，然后在底层之上形成自由层。在所公开的技术的示例性实施方式中，依次形成具有HCP晶体结构的缓冲层105、具有FCC晶体结构的垂直磁各向异性增加层110和具有NaCl的晶体结构的底层120，然后在底层之上形成自由层130。

参考图3，通过在具有HCP晶体结构的缓冲层与具有NaCl的晶体结构的底层120之间形成具有FCC晶体结构的垂直磁各向异性增加层110，可以显著改善自由层130的垂直磁各向异性。这是因为在底层与自由层130之间的界面处的晶体取向因垂直磁各向异性增加层110得到改善，从而改善自由层130的垂直磁各向异性。

此外，由于自由层130的垂直磁各向异性的改善，自由层130的热稳定性可以增大。作为参考，热稳定性可以由等式(1)表示：

[等式1]

其中，S表示自由层的面积，k_B表示玻尔兹曼常数，T表示温度。

参考等式(1)，由于热稳定性与自由层的Hk值成比例，所以，如果Hk值增大，热稳定性也增大。

基于以上所述，如所公开的技术的实施方式所提出的可变电阻元件100，通过在底层120之下或在底层120与缓冲层105之间形成具有FCC晶体结构的垂直磁各向异性增加层110，使得可以增加在底层120与自由层130之间的界面处的晶体取向，并改善自由层130的垂直磁各向异性(Hk)。此外，可以确保高的热稳定性。因此，可以改善可变电阻元件100的数据储存特性和操作特性。

如本文所公开的半导体存储器件可以包括可变电阻元件100的单元阵列以储存数据。半导体存储器还可以包括诸如线、元件等的各种组件，以驱动或控制每个可变电阻元件100。这将参考图4和图5进行示例性地解释。

参考图4，本实施方式的存储器件可以包括衬底400、在衬底400之上形成的下接触420、在下接触420之上形成的可变电阻元件100以及在可变电阻元件100之上形成的上接触450。对于每个可变电阻元件100，可以在衬底400之上提供用于控制对特定的可变电阻元件100的访问的特定结构，作为开关或开关电路/元件，如晶体管，以控制可变电阻元件100，其中开关可以导通以选择可变电阻元件100，或关断以取消选择可变电阻元件100。下接触420可设置在衬底400之上，并将可变电阻元件100的下端部耦接到衬底400的一部分，例如，耦接到作为可变电阻元件100的开关电路的晶体管的漏极。上接触450可以设置在可变电阻元件100之上，并将可变电阻元件100的上端部耦接到某条线(未示出)，如位线。在图4中，示出了两个可变电阻元件100作为可变电阻元件100的阵列中的元件的示例。

上述存储器件可以通过以下工艺来制造。

首先，可以提供其中形成有晶体管等的衬底400，然后，可以在衬底400之上形成第一层间电介质层410。然后，通过选择性地刻蚀第一层间电介质层410以形成暴露出衬底400的一部分的孔H，并用导电材料填充孔H，可以形成下接触420。然后，通过在第一层间电介质层410和下接触420之上形成可变电阻元件100的材料层，并选择性地刻蚀材料层，可以形成可变电阻元件100。形成可变电阻元件100的刻蚀工艺可以包括具有强物理刻蚀特性的IBE方法。然后，可以形成第二层间电介质层430以覆盖可变电阻元件。然后，可以在可变电阻元件100和第二层间电介质层430之上形成第三层间电介质层440，然后可以形成穿过第三层间电介质层440并且耦接到可变电阻元件100的上端部的上接触450。

在根据本实施方式的存储器件中，形成可变电阻元件100的所有层可以具有彼此对齐的侧壁。这是因为可变电阻元件100经由使用一个掩模的刻蚀工艺形成。

与图4的实施方式不同，可变电阻元件100的一部分可以与其它部分分开图案化。此过程在图5中进行说明。

图5为说明根据本公开的另一实施方式的存储器件及其制造方法的横截面图。以下描述将集中于与图4的实施方式的不同之处。

参考图5，根据本实施方式的存储器件可以包括可变电阻元件100，其中有些部分(例如，缓冲层105、垂直磁各向异性增加层(PIL)110和底层120)具有不与其它层对齐的侧壁。如图5所示，缓冲层105、垂直磁各向异性增加层(PIL)110和底层120可以具有与下接触520对齐的侧壁。

图5中的存储器件可以通过以下工艺制造。

首先，可以在衬底500之上形成第一层间电介质层510，然后选择性地刻蚀第一层间电介质层510以形成暴露出衬底500的一部分的孔H。然后，可以形成下接触520以填充孔H的下部。例如，可以经由如下一系列工艺形成下接触520：形成导电材料以覆盖其中形成有孔的所得结构，并且经由回蚀工艺等去除一部分的导电材料，直到导电材料具有期望的厚度为止。然后，可以形成缓冲层105、垂直磁各向异性增加层(PIL)110和底层120，以便填充孔H的剩余部分。例如，可以通过如下工艺形成缓冲层105：形成用于形成覆盖其中形成有下接触520的所得结构的缓冲层105的材料层，然后通过例如回蚀工艺去除一部分的材料层，直到材料层具有期望的厚度。可以通过如下工艺形成垂直磁各向异性增加层(PIL)110：形成用于形成覆盖其中形成有下接触520和缓冲层105的所得结构的PIL 110的材料层，然后通过例如回蚀工艺去除一部分的材料层，直到材料层具有期望的厚度。此外，可以通过如下工艺形成底层120：形成用于形成覆盖其中形成有下接触520、缓冲层105和PIL 110的所得结构的底层120的材料层，然后执行诸如CMP(化学机械平坦化)工艺的平坦化工艺，直到暴露出第一层间电介质层510的顶表面。然后，可变电阻元件100的剩余部分可以通过如下工艺形成：在下接触520和第一层间电介质层510之上形成用于形成除了缓冲层110和底层120之外的可变电阻元件100的剩余层的材料层。后续工艺与图4中所示基本相同。

在本实施方式中，可以减少为了形成可变电阻元件100所需的一次刻蚀的高度，这可以降低刻蚀工艺的难度水平。

尽管在本实施方式中，缓冲层105、垂直磁各向异性增加层(PIL)110和底层120被掩埋在孔H中，但可变电阻元件100的其它部分也可以按需掩埋。

基于所公开的技术的以上和其它存储电路或半导体器件能够用于各种各样的设备或系统中。图6至图10提供了能够实施本文公开的存储电路的设备或系统的一些示例。

参考图6，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理数据和将处理结果输出到外部设备的一系列过程的任务。微处理器1000可以包括存储部件1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。

存储部件1010是将数据储存在微处理器1000中的部件，如处理器寄存器、寄存器等。存储部件1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储部件1010可以包括各种寄存器。存储部件1010可以执行暂时地储存将要由运算单元1020执行运算的数据、执行运算的结果数据和地址(用于执行运算的数据储存在该地址中)的功能。

存储部件1010可以包括根据实施方式的上述半导体器件的一个或更多个。例如，存储部件1010可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层；底层，其设置在MTJ结构下；以及垂直磁各向异性增加层，其设置在底层之下，并包括具有与底层不同的晶体结构的材料。由此，可以改善存储部件1010的数据储存特性。因此，可以改善微处理器1000的操作特性。

运算单元1020可以根据控制单元1030对命令解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。

控制单元1030可以从存储部件1010、运算单元1020和微处理器1000的外部设备接收信号，执行命令的提取、解码和控制微处理器1000的信号的输入和输出，并且执行程序指示的处理。

根据本实施方式的微处理器1000可以另外包括：高速缓冲存储单元1040，其可以暂时地储存要从除存储部件1010以外的外部设备输入的数据，或要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050来与存储部件1010、运算单元1020和控制单元1030交换数据。

参考图7，处理器1100可以通过包括执行用于控制和调整从各种外部设备接收数据、处理数据和将处理结果输出到外部设备的一系列过程的任务的微处理器的那些功能之外的各种功能来改善性能并实现多功能性。处理器1100可以包括用作微处理器的核心单元1110、用于暂时地储存数据的高速缓冲存储单元1120以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，如多核处理器、图形处理单元(GPU)和应用处理器(AP)。

本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储部件1111、运算单元1112和控制单元1113。

存储部件1111是将数据储存在处理器1100中的部件，如处理器寄存器、寄存器等。存储部件1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储部件1111可以包括各种寄存器。存储部件1111可以执行暂时地储存要由运算单元1112执行运算的数据、执行运算的结果数据和地址(用于执行运算的数据储存在该地址中)的功能。运算单元1112是执行处理器1100中的运算的部件。运算单元1112可以根据控制单元1113对命令解码的结果来执行四则算术运算、逻辑运算等。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储部件1111、运算单元1112和处理器1100的外部设备接收信号，执行命令的提取、解码和控制处理器1100的信号的输入输出，并且执行程序指示的处理。

高速缓冲存储单元1120是暂时地储存数据以补偿以高速运行的核心单元1110与以低速运行的外部设备之间的数据处理速度的差异的部件。高速缓冲存储单元1120可以包括一级储存部1121、二级储存部1122和三级储存部1123。通常，高速缓冲存储单元1120包括一级储存部1121和二级储存部1122，并在需要高存储容量的情况下，可以包括三级储存部1123。根据场合需要，高速缓冲存储单元1120可以包括增加数量的储存部。也就是说，包括在高速缓冲存储单元1120中的储存部的数量可以根据设计而变化。一级储存部1121、二级储存部1122和三级储存部1123储存和区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，一级储存部1121的速度可以最大。高速缓冲存储单元1120的一级储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据实施方式的上述半导体器件的一个或更多个。例如，高速缓冲存储单元1120可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层；底层，其设置在MTJ结构下；以及垂直磁各向异性增加层，其设置在底层之下，并包括具有与底层不同的晶体结构的材料。由此，可以改善高速缓冲存储单元1120的数据储存特性。因此，可以改善处理器1100的操作特性。

虽然在图7中示出了一级储存部1121、二级储存部1122和三级储存部1123均被配置在高速缓冲存储单元1120的内部，但应注意，高速缓冲存储单元1120的一级储存部1121、二级储存部1122和三级储存部1123都可以被配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。同时，应注意，高速缓冲存储单元1120的一级储存部1121可以设置在核心单元1110的内部，而二级储存部1122和三级储存部1123可以被配置在核心单元1110的外部，从而增强补偿数据处理速度差异的功能。在另一个实施方式中，一级储存部1121和二级储存部1122可以设置在核心单元1110的内部，而三级储存部1123可以设置在核心单元1110的外部。

总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并允许数据有效地传输的部件。

根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接，或者经由总线接口1130连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的一级储存部1121可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，而二级储存部1122和三级储存部1123可以以经由总线接口1130而被共享的方式被配置在多个核心单元1110的外部。一级储存部1121的处理速度可以比二级储存部1122的处理速度和三级储存部1123的处理速度大。在另一种实施方式中，一级储存部1121和二级储存部1122可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，而三级储存部1123可以以经由总线接口1130而被共享的方式被配置在多个核心单元1110的外部。

根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其能够以有线或无线的方式向外部设备发送数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理后的数据输出到外部接口设备等。此外，处理器1100可以包括多个不同的模块和器件。在这种情况下，添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据，以及彼此交换数据。

嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)，以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。

通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，诸如经由传输线路发送和接收数据的各种设备。无线网络模块可以包括红外数据通讯(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等，如在没有传输线路的情况下发送和接收数据的各种设备。

存储器控制单元1160用于管理和处理在处理器1100与根据不同通信标准操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(电子集成驱动器)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余数组)、SSD(固态硬盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的器件。

媒体处理单元1170可以处理在处理器1100中处理的数据，或者从外部输入设备以图像、语音和其它形式输入的数据，并将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清音频装置(HD音频)、高清晰度多媒体接口(HDMI)控制器等。

参考图8，作为数据处理的装置的系统1200可以执行输入、处理、输出、通信、储存等以对数据进行一系列操控。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施方式的系统1200可以是使用处理器运行的各种电子系统，如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、数字音乐播放器、PMP(便携式多媒体播放器)、相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。

处理器1210可以解码输入的命令，处理对系统1200中储存的数据的运算、比较等，并且对这些操作进行控制。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。

主存储器件1220是能够在执行程序时暂时地储存、调用和执行来自辅助存储器件1230的程序代码或数据，并且即使在电源被切断时也能保存储存的内容的储存器。主存储器件1220可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，主存储器件1220可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层；底层，其设置在MTJ结构下；以及垂直磁各向异性增加层，其设置在底层之下，并包括具有与底层不同的晶体结构的材料。由此，可以改善主存储器件1220的数据储存特性。因此，可以改善系统1200的操作特性。

而且，主存储器件1220还可以包括全部内容在电源被切断时会被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同地，主存储器件1220可以不包括根据本实施方式的半导体器件，而可以包括全部内容在电源被切断时会被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。

辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层；底层，其设置在MTJ结构下；以及垂直磁各向异性增加层，其设置在底层之下，并包括具有与底层不同的晶体结构的材料。由此，可以改善辅助存储器件1230的数据储存特性。因此，可以改善系统1200的操作特性。

而且，辅助存储器件1230还可以包括数据储存系统(见图9的附图标记1300)，如使用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学两者的磁光盘、固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同地，辅助存储器件1230可以不包括根据本实施方式的半导体器件，而可以包括数据储存系统(见图9的附图标记1300)，如使用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学两者的磁光盘、固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。

接口器件1240可以用于执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口器件1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，诸如通过传输线路发送和接收数据的各种设备。无线网络模块可以包括红外数据通讯(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等，诸如在没有传输线路的情况下发送和接收数据的各种设备。

图9为基于所公开的技术实施的存储电路系统的数据储存系统的配置图的示例。

参考图9，数据储存系统1300可以包括：储存器件1310，其作为用于储存数据的组件并具有非易失性特性；控制器1320，其控制储存器件1310；接口1330，其用于与外部设备连接；以及暂时储存器件1340，其用于暂时地储存数据。数据储存系统1300可以是盘类型，如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字多功能光盘(DVD)、固态盘(SSD)等；也可以是卡类型，如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。

储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

控制器1320可以控制储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括：处理器1321，其用于执行对从数据储存系统1300的外部经由接口1330输入的命令进行处理等的操作。

接口1330用于执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与如下设备中使用的接口兼容：如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者与类似于上述设备的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与如下接口兼容：如IDE(电子集成驱动器)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者与上述接口类似的接口兼容。接口1330可以与彼此类型不同的一个或更多个接口兼容。

暂时储存器件1340能根据与外部设备、控制器和系统的接口的多样化和高性能来暂时地储存数据，以用于在接口1330与储存器件1310之间高效传输数据。用于暂时地储存数据的暂时储存器件1340可以包括根据实施方式的上述半导体器件中的一个或更多个。暂时储存器件1340可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层；底层，其设置在MTJ结构下；以及垂直磁各向异性增加层，其设置在底层之下，并包括具有与底层不同的晶体结构的材料。由此，可以改善储存器件1310或暂时储存器件1340的数据储存特性。因此，可以改善数据储存系统1300的操作特性和数据储存特性。

图10为基于所公开的技术实施的存储电路系统的存储系统的配置图的示例。

参考图10，存储系统1400可以包括：存储器1410，其作为用于储存数据的组件并具有非易失性特性；存储器控制器1420，其控制存储器1410；接口1430，其用于与外部设备连接，等。存储系统1400可以是卡类型，如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。

用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层；底层，其设置在MTJ结构下；以及垂直磁各向异性增加层，其设置在底层之下，并包括具有与底层不同的晶体结构的材料。由此，可以改善存储器1410的数据储存特性。因此，可以改善存储系统1400的操作特性和数据储存特性。

而且，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括：处理器1421，其用于执行对从存储系统1400的外部经由接口1430输入的命令进行处理的操作。

接口1430用于执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与如下设备中使用的接口兼容：如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等，或者与类似于上述设备的设备中使用的接口兼容。接口1430可以与彼此类型不同的一个或更多个接口兼容。

根据本实施方式的存储系统1400还可以包括缓冲存储器1440，用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能来在接口1430与存储器1410之间高效传输数据。例如，用于暂时地储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：MTJ(磁隧道结)结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层；底层，其设置在MTJ结构下；以及垂直磁各向异性增加层，其设置在底层之下，并包括具有与底层不同的晶体结构的材料。由此，可以改善缓冲存储器1440的数据储存特性。因此，可以改善存储系统1400的操作特性和数据储存特性。

此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同地，缓冲存储器1440可以不包括根据实施方式的半导体器件，而包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。

基于本文件中公开的存储器件的图6至图10的电子装置或系统的上述示例中的特征可以在各种设备、系统或应用中实施。一些示例包括移动电话或其它便携式通信设备、平板电脑、笔记本电脑或膝上型电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信功能的腕表或其它可穿戴设备。

尽管本专利文件中包含许多细节，但是这些不应该理解为对任何发明的范围或可以要求保护的范围的限制，而是针对于特定发明的特定实施例的特征的描述。本专利文件中在各个单独的实施例的上下文中描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的上下文中描述的各种特征也可以在多个实施例中单独地或以任何合适的子组合来实施。此外，虽然特征可能在上面描述为以某些组合起作用，并且甚至最初要求如此，但是要求保护的组合中的一个或更多个特征可以在一些情况下从组合中删除，且所要求保护的组合可以是针对于一个子组合或子组合的变体。

类似地，尽管在附图中以特定的顺序对操作进行了描绘，但是这不应该理解为要求以所示出的特定次序或按顺序的次序执行这些操作，也不应该理解为要求执行示出的所有操作来实现期望的结果。此外，在本专利文件中描述的实施例中的各种系统组件的拆分不应理解为所有实施例中都需要这种拆分。

仅描述了几种实施方式和示例。基于本专利文件中描述和图示的内容可以得到其它的实施方式、增强和变化。

Claims

1.一种电子装置，其包括半导体存储器，其中，所述半导体存储器包括：

磁隧道结MTJ结构，其包括具有可变磁化方向的自由层、具有固定磁化方向的钉扎层以及介于自由层和钉扎层之间的隧道阻挡层，所述可变磁化方向垂直于所述自由层，所述固定磁化方向垂直于所述钉扎层；

底层，其设置在MTJ结构下；

垂直磁各向异性增加层，其设置在底层之下，并且包括具有与底层不同的晶体结构的材料；以及

缓冲层，其设置在所述垂直磁各向异性增加层之下，并且包括具有与所述垂直磁各向异性增加层不同的晶体结构的材料。

2.根据权利要求1所述的电子装置，其中，底层包括具有NaCl的晶体结构的材料。

3.根据权利要求2所述的电子装置，其中，底层包括具有NaCl的晶体结构的金属氧化物。

4.根据权利要求3所述的电子装置，其中，底层包括MgO，或ZnO，或其组合。

5.根据权利要求1所述的电子装置，其中，垂直磁各向异性增加层包括具有面心立方FCC晶体结构的材料。

6.根据权利要求5所述的电子装置，其中，垂直磁各向异性增加层包括具有面心立方FCC晶体结构的金属氮化物。

7.根据权利要求6所述的电子装置，其中，垂直磁各向异性增加层包括TiN、ZrN、HfN或MoN，或其组合。

8.根据权利要求1所述的电子装置，其中，缓冲层作用为促进设置在缓冲层之上的层的晶体生长。

9.根据权利要求8所述的电子装置，其中，缓冲层包括具有六方密堆积HCP晶体结构的材料。

10.根据权利要求9所述的电子装置，其中，缓冲层包括Mg、Zr、Hf、Ru或Os，或其组合。

11.一种电子装置，其包括半导体存储器，其中，所述半导体存储器包括：

衬底；

存储单元，其形成在衬底之上，每个存储单元包括磁性层、设置在磁性层之下的底层、设置在底层之下并构造成具有与底层的晶体结构不同的晶体结构的垂直磁各向异性增加层、以及设置在所述垂直磁各向异性增加层之下并且包括具有与所述垂直磁各向异性增加层不同的晶体结构的材料的缓冲层；以及

开关元件，其形成在衬底之上，并耦接到存储单元以选择或取消选择存储单元。

12.根据权利要求11所述的电子装置，其中，每个存储单元包括包含磁性层、底层和垂直磁各向异性增加层的磁隧道结MTJ结构。

13.根据权利要求11所述的电子装置，其中，底层包括具有NaCl的晶体结构的材料。

14.根据权利要求13所述的电子装置，其中，底层包括具有NaCl的晶体结构的金属氧化物。

15.根据权利要求14所述的电子装置，其中，底层包括MgO，或ZnO，或其组合。

16.根据权利要求11所述的电子装置，其中，垂直磁各向异性增加层包括具有面心立方FCC晶体结构的材料。

17.根据权利要求16所述的电子装置，其中，垂直磁各向异性增加层包括具有面心立方FCC晶体结构的金属氮化物。

18.根据权利要求17所述的电子装置，其中，垂直磁各向异性增加层包括TiN、ZrN、HfN或MoN，或其组合。

19.根据权利要求11所述的电子装置，其中，缓冲层作用为促进设置在缓冲层之上的层的晶体生长。

20.根据权利要求19所述的电子装置，其中，缓冲层包括具有六方密堆积HCP晶体结构的材料。